JPH0498698A - 半導体メモリ用オンチップテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ用オンチップテスト方式〔従来の
技術〕 近年、半導体メモリの大容量化に伴うテスト時間の増加
やテスト手順の煩雑さを避けるために、そのテスト手順
を半導体メモリと同一チップ上に搭載するオンチップテ
スト方式が提案されている。それらの一つに、１９８７
年の国際固体回路会議（ＩＳＳＣＣＤｉｇｅｓｔ　　ｏ
ｓ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ＋　　Ｖｏ
ｗ、３０＋ｐｐ、２８Ｂ−２８７，１９８７）で大沢他
により提案されたものがある。

このテスト方式は、予め決められた一連のテスト手順を
多段の２進カウンタによりハード化しておき、このカウ
ンタからの出力で、テストアドレスの発生、テストデー
タの発生、メモリセルへの情報書込み及びメモリセルか
らの読出し情報の比較・検査を制御し、半導体メモリ全
体のテストを行うものである。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリオンチップテスト方式では
、メモリセルからの読出し情報の比較・検査を、情報が
メモリセルから入出力線に読み出されてからすぐに発生
されるストローブ信号を用いて行っているため、このス
トローブ信号の発生タイミングの設定が難しいという問
題があった。

更に、半導体メモリの情報読出し速度の評価ができない
という問題かあった。

本発明の目的は、ストローブ信号の発生タイミングの設
定がチップ設計時に不要となり、かつ、半導体メモリの
情報読出し速度の評価が可能な半導体メモリ用オンチッ
プテスト方式を提供することにある。

〔課題を解決するための手段〕

本発明の半導体メモリ用オンチップテスト方式は、テス
トの開始を指示するテストスタート信号とテスト回路の
動作基準クロックを受けて半導体メモリを自動的にテス
トするだめの信号を発生する制御回路と、該制御回路か
らのストローブ信号を受けて前記半導体メモリの出力情
報を比較・検査する検査回路とを有し、前記ストローブ
信号を前記基準クロックの状態変化時に発生する。また
、前記ストローブ信号は外部からの信号に同期して発生
してもよい。

〔作用〕

本発明の半導体メモリ用オンチップテスト方式では、読
出し情報の比較・検査を半導体メモリの動作が活性から
非活性となるテスト用基準クロックの状態変化時に行う
ことで、そのストローブ信号発生タイミングの設定が不
要にできる。また、ストローブ信号発生タイミングを外
部から設定すことで、情報読出し速度の評価ができる。

〔実施例〕

以下、図面を参照しながら本発明の一実施例について詳
細に説明する。

本発明のオンチップテスト方式を半導体メモリに適用し
た場合のブロック構成図を第１図に、これに用いる主要
な信号のタイミング波形を第２図にそれぞれ示す。

オンチンブチスト回路は制御回路４０と検査回路５０で
構成されている。検査回路５０は、メモリセルから読み
出された入出力線ＩＯ上の情報を制御回路４０から出力
される比較データと検査のためのストローブ信号ＣＭＥ
を受けて比較・検査し、その良否の判定結果Ｆを出力す
る。

制御回路４０はテストスタート信号ＴＳとテスト基準ク
ロックＳを受け、この基準クロックＳに同期して動作す
る。また、基準クロックＳが高レベルの時に、制御回路
４０に組み込まれたテスト手順で決定されるテストアド
レスをアドレス線ＡＤ上に出力し、Ｘデコーダ２０とＹ
デコーダ３０によってメモリセルアレイ１０の中のメモ
リセルを選択する。

そして書込み動作時には入出力線ＩＯを介してテストデ
ータを選択されたメモリセルに書き込む。読出し動作時
には選択されたメモリセルの記憶情報を入出力線ＩＯを
介して検査回路５０に取り込み、基準クロックＳが高レ
ベルから低レベルへの変化時、すなわち、半導体メモリ
が活性状態から非活性化されるとき（時刻ｔ２）に、ス
トローブ信号ＣＭＥを発生し、メモリセルの検査が行わ
れる。

このため、基準クロックＳの高レベルの長さを変えるこ
とで、入出力線ＩＯへの情報読出しが始まる時（時刻ｔ
ｌ）よりも時間をおいて、入出力線ＩＯ上のデータが十
分大きくなってから比較・検査することができる。また
、ストローブ信号ＣＭＥの発生タイミングを基準クロッ
クＳに同期してチップの外部から設定することで、入出
力線ＩＯへの情報読出し時刻（ｔｌ）の測定・評価が可
能である。

〔発明の効果〕

以上説明したように、本発明の半導体メモリ用オンチッ
プテスト方式によれば、メモリセルがらの読出し情報の
比較争検査を半導体メモリの動作が活性から非活性とな
るテスト用基準クロックの状態変化時に行うため、その
ストローブ信号発生タイミングの設定が不要にできる効
果を得る。

また、ストローブ信号発生タイミングを外部から設定す
るので、情報読出し速度の評価が可能になるという効果
を得る。

【図面の簡単な説明】

第１図は本発明の半導体メモリ用オンチップテスト方式
の一実施例を示すブロック図、第２図はその主要信号の
タイミング波形である。 １０・・・メモリセルアレイ、２０・・・Ｘデコーダ、
３０・・・Ｘデコーダ、４０・・・制御回路、５０・・
・検査回路。

Claims (1)

1. 【特許請求の範囲】 １、テストの開始を指示するテストスタート信号とテス
   ト回路の動作基準クロックを受けて半導体メモリを自動
   的にテストするための信号を発生する制御回路と、 該制御回路からのストローブ信号を受けて前記半導体メ
   モリの出力情報を比較・検査する検査回路とを有し、 前記ストローブ信号を前記基準クロックの状態変化時に
   発生することを特徴とする半導体メモリ用オンチップテ
   スト方式。 ２、前記ストローブ信号を外部からの信号に同期して発
   生することを特徴とする請求項１記載の半導体メモリ用
   オンチップテスト方式。