JPS5838879B2 - フエイルメモリ - Google Patents
フエイルメモリInfo
- Publication number
- JPS5838879B2 JPS5838879B2 JP53108374A JP10837478A JPS5838879B2 JP S5838879 B2 JPS5838879 B2 JP S5838879B2 JP 53108374 A JP53108374 A JP 53108374A JP 10837478 A JP10837478 A JP 10837478A JP S5838879 B2 JPS5838879 B2 JP S5838879B2
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- JP
- Japan
- Prior art keywords
- fail
- memory
- comparator
- address
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体回路の不良解析をより効率的、効果的
に行うことを可能にしたフェイルメモリに関するもので
ある。
に行うことを可能にしたフェイルメモリに関するもので
ある。
第１図は従来のフェイルメモリとその周辺の構成例を示
したもので、１は試験パターン発生器、２は被試験回路
、３は比較器、４はフェイルメモリである。
したもので、１は試験パターン発生器、２は被試験回路
、３は比較器、４はフェイルメモリである。
以下、被試験回路２としてメモリ回路を想定した場合の
フェイルメモリ４の動作を説明する。
フェイルメモリ４の動作を説明する。
まず、試験パターン発生器１より被試験回路２に対して
アドレス信号、データ入力信号、読出し命令信号、書込
み命令信号等のいわゆる試験パターンを印加する。
アドレス信号、データ入力信号、読出し命令信号、書込
み命令信号等のいわゆる試験パターンを印加する。
被試験回路２はその試験パターンを受けて所定の動作、
例えば読出し動作時にすでに書込まれている情報を出力
する。
例えば読出し動作時にすでに書込まれている情報を出力
する。
比較器３では試験パターン発生器１より発生された期待
値パターンと被試験回路２から出力された情報とを試験
パターンの各読出し命令サイクル毎に比較を行ない、両
者が一致した場合に’Ｐａ５ｓ”不一致の場合に”Ｆａ
ｉｌ”と判定する。
値パターンと被試験回路２から出力された情報とを試験
パターンの各読出し命令サイクル毎に比較を行ない、両
者が一致した場合に’Ｐａ５ｓ”不一致の場合に”Ｆａ
ｉｌ”と判定する。
フェイルメモリ４は試験パターン発生器１より発生され
た読出し命令信号（ＲＥＡＤ）あるいはサイクルクロッ
ク（ＣＬＫ）を動作クロックとし、被試験回路２に印加
されるアドレス情報（ＡＤＤＲＥＳＳ）あるいはサイク
ルクロックを計数したカウンタ出力（ＣＯＵＮＴ出力）
を受けて自身のアドレス信号とし、データ入力端子（Ｄ
ｉＮ）は例えば゛１″レベル固定として上記比較器３の
出力のうち＋ ｐａｉ ｔ ９＋情報を書込み命令信号
（ＷＥ）として動作する。
た読出し命令信号（ＲＥＡＤ）あるいはサイクルクロッ
ク（ＣＬＫ）を動作クロックとし、被試験回路２に印加
されるアドレス情報（ＡＤＤＲＥＳＳ）あるいはサイク
ルクロックを計数したカウンタ出力（ＣＯＵＮＴ出力）
を受けて自身のアドレス信号とし、データ入力端子（Ｄ
ｉＮ）は例えば゛１″レベル固定として上記比較器３の
出力のうち＋ ｐａｉ ｔ ９＋情報を書込み命令信号
（ＷＥ）として動作する。
具体的には、まず試験実行前にフェイルメモリ４をクリ
ア（例えば全てのメモリセルに０”′情報を書込む）し
、試験実行中に被護１験回路２の動作が比較器３によっ
て’Ｆａｉｌ”と判定された場合、その被試験回路２の
不良セルアドレスに対応したフェイルメモリ４のアドレ
スに１″のフェイル情報を書込む。
ア（例えば全てのメモリセルに０”′情報を書込む）し
、試験実行中に被護１験回路２の動作が比較器３によっ
て’Ｆａｉｌ”と判定された場合、その被試験回路２の
不良セルアドレスに対応したフェイルメモリ４のアドレ
スに１″のフェイル情報を書込む。
これらの動作は、試験中の被護、験回路２が比較器３に
よって” Ｆａｉｌ”と判定されるたびに行われる。
よって” Ｆａｉｌ”と判定されるたびに行われる。
その結果、試験実行後）とフェイルメモリ４の内容を読
出すことにより、被試験回路２の不良状態がメモリセル
対応に把握できる。
出すことにより、被試験回路２の不良状態がメモリセル
対応に把握できる。
以下が従来のフェイルメモリの動作であるが、通常の試
験では、フェイルメモリの内容を読出して処理を行う場
合、処理実行時間がか＼るという意味から極端に不良ビ
ット数の多いものに関してはその処理を行なわないとい
う方法をとり、被試験回路の評価時間の短縮化を図って
いる。
験では、フェイルメモリの内容を読出して処理を行う場
合、処理実行時間がか＼るという意味から極端に不良ビ
ット数の多いものに関してはその処理を行なわないとい
う方法をとり、被試験回路の評価時間の短縮化を図って
いる。
そのための目安となるものが不良ピッ１〜数で、前述の
ようなフェイルメモリではフェイルメモリの内容を読出
し、何等かの方法によりその内容の１″の数を計数する
という作業が必要で、また、被試験回路の規模が大きく
なればそれに応じて計数処理のための時間がかＳるとい
う欠点があった。
ようなフェイルメモリではフェイルメモリの内容を読出
し、何等かの方法によりその内容の１″の数を計数する
という作業が必要で、また、被試験回路の規模が大きく
なればそれに応じて計数処理のための時間がかＳるとい
う欠点があった。
また、そのために第２図のような専用のハードウェアを
設け、試験と実時間で計数する試みも従来から行われて
いるが、この回路は比較器３の”Ｆａｉｌ”を検出した
数をフエイルカウンタ５で計数するものであるため、第
３図に示すような同一被試験回路アドレスを複数回試験
するような試験パターンでは、例えば第３図中のＡ、Ｈ
の双方で同一メモリセルに対する’Ｆａｉｌ”を検出し
た場合にはそれぞれを計数してしまい、その結果は不良
ビット数より冬目に計数され、被試験回路の正しい不良
ビット数を把握できないという欠点があった。
設け、試験と実時間で計数する試みも従来から行われて
いるが、この回路は比較器３の”Ｆａｉｌ”を検出した
数をフエイルカウンタ５で計数するものであるため、第
３図に示すような同一被試験回路アドレスを複数回試験
するような試験パターンでは、例えば第３図中のＡ、Ｈ
の双方で同一メモリセルに対する’Ｆａｉｌ”を検出し
た場合にはそれぞれを計数してしまい、その結果は不良
ビット数より冬目に計数され、被試験回路の正しい不良
ビット数を把握できないという欠点があった。
本発明はこのような欠点を除去するために、試験実行中
フェイルメモリに不良データを書込むと同時に、実時間
で正しい不良ビット数の計数をも行うようにしたもので
、以下図面について詳細に説明する。
フェイルメモリに不良データを書込むと同時に、実時間
で正しい不良ビット数の計数をも行うようにしたもので
、以下図面について詳細に説明する。
第４図は本発明の一実施例を示す。
これは第１図のフェイルメモリ４の部分に相当するもの
で、第１図の比較器３の比較判定結果を示すフェイル情
報をアドレス信号（ＡＤＤＲＥＳＳ）に対応した位置に
格納するメモリ部４１と、その格納制作を行う直前に指
定されたアドレス位置の、それ以前に書込まれたフェイ
ル情報がメモリ部４１より読出されるとき、その状態に
よりメモリ部４１へ入力されるフェイル情を同時にカウ
ンタ部４３へ送出してもよいか否かを制御するゲート部
４２と、ゲー１へ部４２より送られてきたフェイル情報
の計数を行うカウンタ部４３より成っている。
で、第１図の比較器３の比較判定結果を示すフェイル情
報をアドレス信号（ＡＤＤＲＥＳＳ）に対応した位置に
格納するメモリ部４１と、その格納制作を行う直前に指
定されたアドレス位置の、それ以前に書込まれたフェイ
ル情報がメモリ部４１より読出されるとき、その状態に
よりメモリ部４１へ入力されるフェイル情を同時にカウ
ンタ部４３へ送出してもよいか否かを制御するゲート部
４２と、ゲー１へ部４２より送られてきたフェイル情報
の計数を行うカウンタ部４３より成っている。
第１図で説明したように、メモリ部４１は、試験パター
ン発生器１より発生された読出し命令信号（ＲＥＡＤ）
あるいはサイクルクロック（ＣＬＫ）を動作クロック（
ＣＬＫ）とし、比較器３の出力すなわちフェイル情報を
書込み制御信号（ＷＥ）とし、又、被試験回路２に印加
されるアドレス情報（ＡＤＤＲＥＳＳ）を自身のアドレ
ス信号（ＡＤＤＲＥＳＳ）として動作するが、本発明で
は、この試験実行の動作サイクルの前半で、アドレス信
号（ＡＤＤＲＥＳＳ）によって指定されるアドレス位置
の、それ以前の書込みサイクルで書込んだフェイル情報
を読出してゲート部４２に送出し、その動作サイクルの
後半で、同一のアドレス位置に対して現在入力されてい
る比較器出力つまり書込み制御信号（ＷＥ）に応じた書
込み動作を行なわしめる。
ン発生器１より発生された読出し命令信号（ＲＥＡＤ）
あるいはサイクルクロック（ＣＬＫ）を動作クロック（
ＣＬＫ）とし、比較器３の出力すなわちフェイル情報を
書込み制御信号（ＷＥ）とし、又、被試験回路２に印加
されるアドレス情報（ＡＤＤＲＥＳＳ）を自身のアドレ
ス信号（ＡＤＤＲＥＳＳ）として動作するが、本発明で
は、この試験実行の動作サイクルの前半で、アドレス信
号（ＡＤＤＲＥＳＳ）によって指定されるアドレス位置
の、それ以前の書込みサイクルで書込んだフェイル情報
を読出してゲート部４２に送出し、その動作サイクルの
後半で、同一のアドレス位置に対して現在入力されてい
る比較器出力つまり書込み制御信号（ＷＥ）に応じた書
込み動作を行なわしめる。
具体的には、試１験実行前にあらかじめメモリ部をクリ
アした状態（、メモリ部の全てのセルに対して゛０″情
報を書込んだ状態）から機能試験を開始すると仮定する
と、試験中、比較器３が’Ｆａｉｌ”を検出するたびに
メモリ部４１のデータ入力端子（ＤｉＮ）の゛１″情報
が対応したアドレスに書込まれ、”Ｆａｉｌ”が検出さ
れないアドレス位置は元のクリア状態のま５保持される
。
アした状態（、メモリ部の全てのセルに対して゛０″情
報を書込んだ状態）から機能試験を開始すると仮定する
と、試験中、比較器３が’Ｆａｉｌ”を検出するたびに
メモリ部４１のデータ入力端子（ＤｉＮ）の゛１″情報
が対応したアドレスに書込まれ、”Ｆａｉｌ”が検出さ
れないアドレス位置は元のクリア状態のま５保持される
。
ゲート部４２はフェイルメモリの動作サイクルの前半で
読出されたメモリ部４１内のすでに書込まれているフェ
イル情報をデー１〜制御信号として、もしその内容が’
Ｆａｉｌ”である場合には、比較器３の出力信号がカウ
ンタ部４３へ送出されることを禁止し、その内容がクリ
ア状態のま５である場合のみ、比較器３の出力信号がカ
ウンタ部４３へ送出されるのを許可する。
読出されたメモリ部４１内のすでに書込まれているフェ
イル情報をデー１〜制御信号として、もしその内容が’
Ｆａｉｌ”である場合には、比較器３の出力信号がカウ
ンタ部４３へ送出されることを禁止し、その内容がクリ
ア状態のま５である場合のみ、比較器３の出力信号がカ
ウンタ部４３へ送出されるのを許可する。
カウンタ部４３は、このゲート部４２を介して入力され
た比較器３の出力信号のうち、ｕ Ｆａｉ 、 ｌ＋と
判定された出力信号のみを計数する。
た比較器３の出力信号のうち、ｕ Ｆａｉ 、 ｌ＋と
判定された出力信号のみを計数する。
こ５で、第３図に示すような同−被護１験回路アドレス
を複数回試験するような試験パターンを考えてみる。
を複数回試験するような試験パターンを考えてみる。
この場合、フェイルメモリを第４図のような構成にする
ことにより、例えは第３図中のＡ、Ｈの双方で同一セル
に対する’Ｆａｉｌ”が検出された場合、カウンク部４
３にはＡ点で検出された’Ｆａｉｌ”のみが計数され、
Ｂ点の’Ｆａｉｌ”の計数は禁１１−．される。
ことにより、例えは第３図中のＡ、Ｈの双方で同一セル
に対する’Ｆａｉｌ”が検出された場合、カウンク部４
３にはＡ点で検出された’Ｆａｉｌ”のみが計数され、
Ｂ点の’Ｆａｉｌ”の計数は禁１１−．される。
つまり、カウンク部４３には、被試験回路を複数回繰り
返して試験する場合でも、被試験回路内の不良ビット数
が正確に反映される。
返して試験する場合でも、被試験回路内の不良ビット数
が正確に反映される。
以上説明したように、本発明によれば、被護１験回路の
不良状態がビット（セル）対応に把握できると同時に、
その試験実行中に、正確な不良ビット数の計数が実時間
で可能となる。
不良状態がビット（セル）対応に把握できると同時に、
その試験実行中に、正確な不良ビット数の計数が実時間
で可能となる。
更に、この不良ビット数の計数が実時間で可能であると
いう特徴を利用して、カウンク部の内容を試験中常時監
視し、計数値がＮ（Ｎの値は任意）になった場合あるい
は初期設定したカウンタの内容がＯ゛になった場合に、
それ以後の試験を中断することによって、Ｎビット未満
の不良は認めるがそれ以上は認めないような試験時間の
短縮化を図った新たな試験方法が可能になる。
いう特徴を利用して、カウンク部の内容を試験中常時監
視し、計数値がＮ（Ｎの値は任意）になった場合あるい
は初期設定したカウンタの内容がＯ゛になった場合に、
それ以後の試験を中断することによって、Ｎビット未満
の不良は認めるがそれ以上は認めないような試験時間の
短縮化を図った新たな試験方法が可能になる。
第１図は従来のフェイルメモリとその周辺の構成例を示
す図、第２図は従来の実時間フェイル計数の構成例を示
す図、第３図は被試験回路としてメモリを想定した場合
の試験パターンシーケンスの一例を示す図、第４図は本
発明の一実施例を示す図である。 １・・・・・・試験パターン発生器、２・・・・・・被
試験回路、３・・・・・・比較器、４・・・・・・フェ
イルメモリ、４１・・・・・・メモリ部、４２・・・・
・・ゲート部、４３・・・・・・カウンク部。
す図、第２図は従来の実時間フェイル計数の構成例を示
す図、第３図は被試験回路としてメモリを想定した場合
の試験パターンシーケンスの一例を示す図、第４図は本
発明の一実施例を示す図である。 １・・・・・・試験パターン発生器、２・・・・・・被
試験回路、３・・・・・・比較器、４・・・・・・フェ
イルメモリ、４１・・・・・・メモリ部、４２・・・・
・・ゲート部、４３・・・・・・カウンク部。
Claims (1)
- １ 試験実行シーケンスの各サイクル毎に、試験パター
ン発生器より発生された期待値パターンと被試験回路か
ら出力された情報とを比較器で比較して得られるフェイ
ル情報を、アドレス情報により指定されるアドレス位置
へ順次格納するフェイルメモリにおいて、前記サイクル
と同期したフェイルメモリの動作サイクルの前半で、前
期アドレス信号により指定されるアドレス位置のそれ以
前のサイクルで書込んだフェイル情報を読出す動作、及
び、前記動作サイクルの後半で、前記比較器より出力さ
れたフェイル情報が第１の状態（Ｆａｉｌ）を示すとき
、それを前記動作サイクルの前半で読出しを行った同一
アドレス位置に対して書込む動作を実行するメモリ部と
、前記メモリ部より読出されたフェイル情報と前記比較
器より出力されたフェイル情報とを入力とし、前記メモ
リ部より読出されたフェイル情報が第２の状態（Ｐａ５
ｓ）を示す場合のみ前記比較器より得られたフェイル情
報を出力するゲ゛−ト部と、前記ゲ゛−ト部より出力さ
れるフェイル情報の’Ｆａｉｌ”の数を計数するカウン
ク部とを具備していることを特徴とするフェイルメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53108374A JPS5838879B2 (ja) | 1978-09-04 | 1978-09-04 | フエイルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53108374A JPS5838879B2 (ja) | 1978-09-04 | 1978-09-04 | フエイルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534380A JPS5534380A (en) | 1980-03-10 |
| JPS5838879B2 true JPS5838879B2 (ja) | 1983-08-25 |
Family
ID=14483143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53108374A Expired JPS5838879B2 (ja) | 1978-09-04 | 1978-09-04 | フエイルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5838879B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0465176B2 (ja) * | 1985-09-19 | 1992-10-19 | Takehiko Ogiwara |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
| JP3549174B2 (ja) * | 1996-09-30 | 2004-08-04 | 株式会社アドバンテスト | メモリ試験装置 |
-
1978
- 1978-09-04 JP JP53108374A patent/JPS5838879B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0465176B2 (ja) * | 1985-09-19 | 1992-10-19 | Takehiko Ogiwara |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534380A (en) | 1980-03-10 |
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