JP2001167597A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JP2001167597A JP2001167597A JP2000017897A JP2000017897A JP2001167597A JP 2001167597 A JP2001167597 A JP 2001167597A JP 2000017897 A JP2000017897 A JP 2000017897A JP 2000017897 A JP2000017897 A JP 2000017897A JP 2001167597 A JP2001167597 A JP 2001167597A
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、被試験メモリにおいて、注目ブロ
ックで一度不良が検出されたら、以後そのブロックで論
理比較を行なわないことにより試験時間の短縮が可能な
半導体メモリ試験装置を提供する。 【解決手段】 マッチ機能を用いてブロック単位でメモ
リの書き込み消去試験をおこなう半導体メモリ試験装置
において、パターン発生器の第１の制御信号で注目ブロ
ック内で最初に発生したフェイルをホールドするレジス
タを被試験メモリごとに設け、フェイルの発生したブロ
ックの以後の試験サイクルでは、マッチ状態、パス状態
および書き込み禁止状態を作り出し、前記パターン発生
器の第２の制御信号で指定する所定のサイクルで、前記
のレジスタをリセットしてマッチ状態、パス状態、書き
込み禁止の解除を行なう解決手段。
ックで一度不良が検出されたら、以後そのブロックで論
理比較を行なわないことにより試験時間の短縮が可能な
半導体メモリ試験装置を提供する。 【解決手段】 マッチ機能を用いてブロック単位でメモ
リの書き込み消去試験をおこなう半導体メモリ試験装置
において、パターン発生器の第１の制御信号で注目ブロ
ック内で最初に発生したフェイルをホールドするレジス
タを被試験メモリごとに設け、フェイルの発生したブロ
ックの以後の試験サイクルでは、マッチ状態、パス状態
および書き込み禁止状態を作り出し、前記パターン発生
器の第２の制御信号で指定する所定のサイクルで、前記
のレジスタをリセットしてマッチ状態、パス状態、書き
込み禁止の解除を行なう解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の半導体メモリの試験時間を短縮した半導体メモリ試
験装置に関する。
等の半導体メモリの試験時間を短縮した半導体メモリ試
験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図３〜図５とを
参照して説明する。図３に示すように、従来の半導体メ
モリ試験装置の主要構成は、タイミング発生器１０と、
パターン発生器２０と、波形整形器３０と、論理比較器
４０とで構成している。但し、周辺機器やテスタプロッ
セッサ等は、図を簡明とするために省略している。
参照して説明する。図３に示すように、従来の半導体メ
モリ試験装置の主要構成は、タイミング発生器１０と、
パターン発生器２０と、波形整形器３０と、論理比較器
４０とで構成している。但し、周辺機器やテスタプロッ
セッサ等は、図を簡明とするために省略している。
【０００３】そして、被試験メモリであるＭＵＴ１〜Ｍ
ＵＴｎの試験を試験プログラムを実行しておこなう。通
常、半導体メモリ試験装置は、生産の効率を上げるため
に複数個の被試験メモリを同時測定している。
ＵＴｎの試験を試験プログラムを実行しておこなう。通
常、半導体メモリ試験装置は、生産の効率を上げるため
に複数個の被試験メモリを同時測定している。
【０００４】タイミング発生器１０は、基準クロックと
ストローブのタイミング信号を発生する。
ストローブのタイミング信号を発生する。
【０００５】パターン発生器２０は、タイミング発生器
１０からの基準クロックに同期して、あらかじめ内部に
プログラムされた試験パターンに従って、アドレス信号
ＡＤＲＳ、書き込みデータ信号ＷＤＴ、制御信号ＣＳ、
期待値データＥＤを出力する。
１０からの基準クロックに同期して、あらかじめ内部に
プログラムされた試験パターンに従って、アドレス信号
ＡＤＲＳ、書き込みデータ信号ＷＤＴ、制御信号ＣＳ、
期待値データＥＤを出力する。
【０００６】波形整形器３０は、パターン発生器２０か
らのアドレス信号ＡＤＲＳと、書き込みデータ信号ＷＤ
Ｔと、制御信号ＣＳとを受けて試験信号に波形整形し、
被試験メモリＭＵＴ１〜ＭＵＴｎに印加する。試験メモ
リＭＵＴ１〜ＭＵＴｎは、制御信号ＣＳにより試験デー
タ信号の書き込み、読み出しの制御をする。
らのアドレス信号ＡＤＲＳと、書き込みデータ信号ＷＤ
Ｔと、制御信号ＣＳとを受けて試験信号に波形整形し、
被試験メモリＭＵＴ１〜ＭＵＴｎに印加する。試験メモ
リＭＵＴ１〜ＭＵＴｎは、制御信号ＣＳにより試験デー
タ信号の書き込み、読み出しの制御をする。
【０００７】論理比較器４０は、タイミング発生器１０
からのストローブ信号ＳＴＲＢのタイミングで、被試験
メモリＭＵＴ１〜ＭＵＴｎの読み出しデータと一致検出
を行い、ＣＰＥ＝”１”のサイクルでの一致検出結果に
より被試験メモリＭＵＴ１〜ＭＵＴｎの良否判定をおこ
なう。
からのストローブ信号ＳＴＲＢのタイミングで、被試験
メモリＭＵＴ１〜ＭＵＴｎの読み出しデータと一致検出
を行い、ＣＰＥ＝”１”のサイクルでの一致検出結果に
より被試験メモリＭＵＴ１〜ＭＵＴｎの良否判定をおこ
なう。
【０００８】次に、論理比較器４０の原理的回路の動作
について図４を参照して説明する。通常、論理比較器４
０は、ＭＵＴ１〜ＭＵＴｎに対応して論理比較回路４１
〜４ｎを有する。実際には、図４の論理比較回路４１〜
４ｎは、それぞれさらにＭＵＴのデータビットの比較回
路を有するが、図を簡明とするためここではデータビッ
トを１ビットとして表示している。
について図４を参照して説明する。通常、論理比較器４
０は、ＭＵＴ１〜ＭＵＴｎに対応して論理比較回路４１
〜４ｎを有する。実際には、図４の論理比較回路４１〜
４ｎは、それぞれさらにＭＵＴのデータビットの比較回
路を有するが、図を簡明とするためここではデータビッ
トを１ビットとして表示している。
【０００９】論理比較回路４ｎにおいては、まずＤＵＴ
ｎから読み出された試験データ信号ＲＤｎをタイミング
発生器からストローブ信号ＳＴＲＢでラッチしたデータ
と、パターン発生器からの期待値データＥＸＰとを、Ｅ
ＸＮＯＲゲート７０において一致検出し、一致の場合は
一致検出信号＝”１”を出力する。
ｎから読み出された試験データ信号ＲＤｎをタイミング
発生器からストローブ信号ＳＴＲＢでラッチしたデータ
と、パターン発生器からの期待値データＥＸＰとを、Ｅ
ＸＮＯＲゲート７０において一致検出し、一致の場合は
一致検出信号＝”１”を出力する。
【００１０】論理比較（良否判定）は、ＣＰＥ信号と上
記一致検出信号によりおこなわれる。ＣＰＥ＝”１”の
サイクルで不一致が検出された場合を不良（フェイル）
と判定し、ＦＡＩＬ＝”１”を出力する。
記一致検出信号によりおこなわれる。ＣＰＥ＝”１”の
サイクルで不一致が検出された場合を不良（フェイル）
と判定し、ＦＡＩＬ＝”１”を出力する。
【００１１】被試験メモリＭＵＴ１〜ＭＵＴｎから読み
出したデータと期待値とが全て一致したとき、マッチフ
ラグ信号ＭＦがパターン発生器２０へ出力される。
出したデータと期待値とが全て一致したとき、マッチフ
ラグ信号ＭＦがパターン発生器２０へ出力される。
【００１２】次に、フラッシュメモリを試験する場合に
ついて説明する。フラッシュメモリを試験する場合、そ
の原理上、１回の書き込み、消去動作で注目セルにデー
タを設定できるとは限らず、通常は複数回のデータ書き
込み、複数回の消去動作が必要である。そして、書き込
み、消去動作が正しく行われたセルについては、それ以
上の書き込み、消去動作を行なう過剰書き込み、過剰消
去は禁止されている。また、書き込み、消去に必要な回
数は、アドレスによっても異なる。
ついて説明する。フラッシュメモリを試験する場合、そ
の原理上、１回の書き込み、消去動作で注目セルにデー
タを設定できるとは限らず、通常は複数回のデータ書き
込み、複数回の消去動作が必要である。そして、書き込
み、消去動作が正しく行われたセルについては、それ以
上の書き込み、消去動作を行なう過剰書き込み、過剰消
去は禁止されている。また、書き込み、消去に必要な回
数は、アドレスによっても異なる。
【００１３】上記特性のフラッシュメモリのうちＮＡＮ
Ｄ型と呼ばれるものは、内部セルがページ単位で構成さ
れており、このページ単位で書き込みが行われる。
Ｄ型と呼ばれるものは、内部セルがページ単位で構成さ
れており、このページ単位で書き込みが行われる。
【００１４】例えば、図５に示すように、１０２４行×
４２２４列のメモリセルの場合、各行が１ぺージとな
り、０〜１０２３の１０２４ページで構成されている。
また、フラッシュメモリのうちＮＡＮＤ型の消去は、連
続したページの集合であるブロック単位で一括しておこ
なわれる。例えば、図５に示す例では、４ページが１ブ
ロックとなっているので０〜２５５ブロックで構成され
る。
４２２４列のメモリセルの場合、各行が１ぺージとな
り、０〜１０２３の１０２４ページで構成されている。
また、フラッシュメモリのうちＮＡＮＤ型の消去は、連
続したページの集合であるブロック単位で一括しておこ
なわれる。例えば、図５に示す例では、４ページが１ブ
ロックとなっているので０〜２５５ブロックで構成され
る。
【００１５】上記特性を有するフラッシュメモリの試験
においては、マッチ機能が使用される。マッチ機能は、
前述したマッチ信号の結果により、試験パターンのシー
ケンス制御をおこなうものである。
においては、マッチ機能が使用される。マッチ機能は、
前述したマッチ信号の結果により、試験パターンのシー
ケンス制御をおこなうものである。
【００１６】複数の被試験メモリＭＵＴ１〜ＭＵＴｎの
うち、いずれかのＭＵＴの１つでもアンマッチのとき
は、再度そのアドレスで書き込み、消去試験をおこな
う。このとき、マッチがとれたＭＵＴに対しては過剰書
き込み、過剰消去を回避するために書き込み可能信号
（ライトイネーブル信号）の印加を禁止する。
うち、いずれかのＭＵＴの１つでもアンマッチのとき
は、再度そのアドレスで書き込み、消去試験をおこな
う。このとき、マッチがとれたＭＵＴに対しては過剰書
き込み、過剰消去を回避するために書き込み可能信号
（ライトイネーブル信号）の印加を禁止する。
【００１７】すべての被試験メモリＭＵＴ１〜ＭＵＴｎ
がマッチのときは、次のアドレスに進み、書き込み、消
去試験を行なう。同一セルで規定回数を超えてアンマッ
チであったＭＵＴは、不良と判定される。データの書き
込み、消去試験がすべてのアドレスのセルについて規定
回数以内で正しく行なわれたとき、そのＭＵＴを良品と
判定する。
がマッチのときは、次のアドレスに進み、書き込み、消
去試験を行なう。同一セルで規定回数を超えてアンマッ
チであったＭＵＴは、不良と判定される。データの書き
込み、消去試験がすべてのアドレスのセルについて規定
回数以内で正しく行なわれたとき、そのＭＵＴを良品と
判定する。
【００１８】ＮＡＮＤ型のフラッシュメモリでは、不良
ブロックが存在してもその数が規定個数以下であれば良
品と判断される。それは、メモリの使用者が前もってＮ
ＡＮＤ型のフラッシュメモリの不良ブロックを認識し
て、そのブロックは使用しないようにするからである。
ブロックが存在してもその数が規定個数以下であれば良
品と判断される。それは、メモリの使用者が前もってＮ
ＡＮＤ型のフラッシュメモリの不良ブロックを認識し
て、そのブロックは使用しないようにするからである。
【００１９】ところで、ＮＡＮＤ型のフラッシュメモリ
の良否判定を目的とする場合、注目ブロックで一度不良
が検出されたなら不良ブロックと認識されるため、以後
そのブロックで論理比較を行なう必要はない。しかし、
従来の半導体メモリ試験装置では、そのような機能を有
しておらず、不良ブロックと認識した後でもマッチ機能
を用いた論理比較を続行する。
の良否判定を目的とする場合、注目ブロックで一度不良
が検出されたなら不良ブロックと認識されるため、以後
そのブロックで論理比較を行なう必要はない。しかし、
従来の半導体メモリ試験装置では、そのような機能を有
しておらず、不良ブロックと認識した後でもマッチ機能
を用いた論理比較を続行する。
【００２０】
【発明が解決しようとする課題】上記説明のように、Ｎ
ＡＮＤ型のフラッシュメモリの良否判定を目的とする場
合、注目ブロックで一度不良が検出されたら不良ブロッ
クと認識されるため、以後そのブロックで論理比較を行
なう必要はない。しかし、従来の半導体メモリ試験装置
では、不良ブロックと認識した後でもマッチ機能を用い
た論理比較を続行するため、不要な試験時間を要してし
まうという実用上の問題があった。そこで、本発明は、
こ上記欠点を解決するため、フラッシュメモリのブロッ
ク単位の試験において、注目ブロックで一度不良が検出
されたら、以後そのブロックで論理比較を行なわない半
導体メモリ試験装置を提供することにある。
ＡＮＤ型のフラッシュメモリの良否判定を目的とする場
合、注目ブロックで一度不良が検出されたら不良ブロッ
クと認識されるため、以後そのブロックで論理比較を行
なう必要はない。しかし、従来の半導体メモリ試験装置
では、不良ブロックと認識した後でもマッチ機能を用い
た論理比較を続行するため、不要な試験時間を要してし
まうという実用上の問題があった。そこで、本発明は、
こ上記欠点を解決するため、フラッシュメモリのブロッ
ク単位の試験において、注目ブロックで一度不良が検出
されたら、以後そのブロックで論理比較を行なわない半
導体メモリ試験装置を提供することにある。
【００２１】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明は、半導体メモリ試験装置にお
いて、パターン発生器の第１の制御信号で対策ブロック
で最初に発生したフェイルをホールドするレジスタを被
試験メモリごとに設け、そのブロックの以後の試験サイ
クルでは、マッチ状態、パス状態および書き込み禁止状
態を作り出し、前記パターン発生器の第２の制御信号で
指定する所定のサイクルで、前記のレジスタをリセット
してマッチ状態、パス状態、書き込み禁止の解除を行な
うことを特徴とした半導体メモリ試験装置を要旨として
いる。
るためになされた本発明は、半導体メモリ試験装置にお
いて、パターン発生器の第１の制御信号で対策ブロック
で最初に発生したフェイルをホールドするレジスタを被
試験メモリごとに設け、そのブロックの以後の試験サイ
クルでは、マッチ状態、パス状態および書き込み禁止状
態を作り出し、前記パターン発生器の第２の制御信号で
指定する所定のサイクルで、前記のレジスタをリセット
してマッチ状態、パス状態、書き込み禁止の解除を行な
うことを特徴とした半導体メモリ試験装置を要旨として
いる。
【００２２】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００２３】
【実施例】本発明の実施例について、図１と図２とを参
照して説明する。本発明の半導体メモリ試験装置の構成
は、図１に示すように、タイミング発生器１０と、パタ
ーン発生器２０と、波形整形器３０と、論理比較器５０
と、ＡＮＤゲート８１〜８ｎとで構成している。但し、
従来技術と同様に、周辺機器やテスタプロッセッサ等
は、図を簡明とするために省略している。また、タイミ
ング発生器１０と、パターン発生器２０と、波形整形器
３０とは従来と同様であるので説明を省略する。
照して説明する。本発明の半導体メモリ試験装置の構成
は、図１に示すように、タイミング発生器１０と、パタ
ーン発生器２０と、波形整形器３０と、論理比較器５０
と、ＡＮＤゲート８１〜８ｎとで構成している。但し、
従来技術と同様に、周辺機器やテスタプロッセッサ等
は、図を簡明とするために省略している。また、タイミ
ング発生器１０と、パターン発生器２０と、波形整形器
３０とは従来と同様であるので説明を省略する。
【００２４】論理比較器５０は、タイミング発生器１０
からのストローブ信号ＳＴＲＢのタイミングで、被試験
メモリＭＵＴ１〜ＭＵＴｎの読み出しデータと一致検出
を行い、ＣＰＥ＝”１”のサイクルでの一致検出結果に
より被試験メモリＭＵＴ１〜ＭＵＴｎの良否判定をおこ
なう。
からのストローブ信号ＳＴＲＢのタイミングで、被試験
メモリＭＵＴ１〜ＭＵＴｎの読み出しデータと一致検出
を行い、ＣＰＥ＝”１”のサイクルでの一致検出結果に
より被試験メモリＭＵＴ１〜ＭＵＴｎの良否判定をおこ
なう。
【００２５】次に、論理比較器５０の動作について図２
を参照して説明する。通常、論理比較器５０は、ＭＵＴ
１〜ＭＵＴｎに対応して論理比較回路５１〜５ｎを有す
るが、同様の構成なので、図２は論理比較回路５ｎのみ
を示す。また、論理比較回路５ｎは、ＭＵＴのデータビ
ット分あるが、図を簡明とするためデータビットを１ビ
ットとして表示している。
を参照して説明する。通常、論理比較器５０は、ＭＵＴ
１〜ＭＵＴｎに対応して論理比較回路５１〜５ｎを有す
るが、同様の構成なので、図２は論理比較回路５ｎのみ
を示す。また、論理比較回路５ｎは、ＭＵＴのデータビ
ット分あるが、図を簡明とするためデータビットを１ビ
ットとして表示している。
【００２６】論理比較回路５ｎにおいては、まずＤＵＴ
ｎから読み出された試験データ信号ＲＤｎをタイミング
発生器からストローブ信号ＳＴＲＢでラッチしたデータ
と、パターン発生器からの期待値データＥＸＰとを、Ｅ
ＸＮＯＲゲート７０において一致検出し、一致の場合は
一致検出信号＝”１”を出力する。
ｎから読み出された試験データ信号ＲＤｎをタイミング
発生器からストローブ信号ＳＴＲＢでラッチしたデータ
と、パターン発生器からの期待値データＥＸＰとを、Ｅ
ＸＮＯＲゲート７０において一致検出し、一致の場合は
一致検出信号＝”１”を出力する。
【００２７】論理比較（良否判定）は、ＣＰＥ信号と上
記一致検出信号によりおこなわれる。ＣＰＥ＝”１”の
サイクルで不一致が検出された場合を不良（フェイル）
と判定し、ＦＡＩＬ＝”１”を出力する。
記一致検出信号によりおこなわれる。ＣＰＥ＝”１”の
サイクルで不一致が検出された場合を不良（フェイル）
と判定し、ＦＡＩＬ＝”１”を出力する。
【００２８】さらに、フェイル信号ＦＡＩＬをＯＲゲー
ト７５を介してホールドレジスタ６１で受けて、制御信
号Ｃａでフェイルをロードする。そして、制御信号Ｃａ
で一度フェイルをロードすると、その出力をＯＲゲート
７５の入力に返しているので、以後のサイクルでパス状
態をロードしようとしても無効になり、ホールドレジス
タ６１はフェイル状態を保持する。
ト７５を介してホールドレジスタ６１で受けて、制御信
号Ｃａでフェイルをロードする。そして、制御信号Ｃａ
で一度フェイルをロードすると、その出力をＯＲゲート
７５の入力に返しているので、以後のサイクルでパス状
態をロードしようとしても無効になり、ホールドレジス
タ６１はフェイル状態を保持する。
【００２９】そして、制御信号Ｃａで一度フェイルをロ
ードすると、ホールドレジスタ６１の出力は論理”１”
の論理比較禁止信号として、インバータ７２を介してＡ
ＮＤゲート７４のゲート信号としてＣＰＥの信号を禁止
しているので、ＥＸＮＯＲゲート７０の一致検出出力を
論理比較するＡＮＤゲート７３の出力は強制的に常にパ
スとなる。
ードすると、ホールドレジスタ６１の出力は論理”１”
の論理比較禁止信号として、インバータ７２を介してＡ
ＮＤゲート７４のゲート信号としてＣＰＥの信号を禁止
しているので、ＥＸＮＯＲゲート７０の一致検出出力を
論理比較するＡＮＤゲート７３の出力は強制的に常にパ
スとなる。
【００３０】また、ホールドレジスタ６１の出力をＯＲ
ゲート７６の入力として接続しているため、ＭＵＴｎ用
の一致検出信号は”１”に保持される。従って、被試験
メモリの注目ブロックにフェイルが発生すると、そのブ
ロック内では、それ以降一致検出された状態が保持され
る。
ゲート７６の入力として接続しているため、ＭＵＴｎ用
の一致検出信号は”１”に保持される。従って、被試験
メモリの注目ブロックにフェイルが発生すると、そのブ
ロック内では、それ以降一致検出された状態が保持され
る。
【００３１】さらに、ホールドレジスタ６１の出力は、
ライトイネーブル禁止信号ともなり、図１に示すよう
に、ＡＮＤゲート８ｎのゲート信号となり、ＭＵＴｎへ
の書き込みを禁止する。
ライトイネーブル禁止信号ともなり、図１に示すよう
に、ＡＮＤゲート８ｎのゲート信号となり、ＭＵＴｎへ
の書き込みを禁止する。
【００３２】ここで、パターン発生器２０より出力して
いる制御信号Ｃａ、Ｃｂは、あらかじめ試験パターンに
プログラムしておくことにより、任意のサイクルで出力
可能である。
いる制御信号Ｃａ、Ｃｂは、あらかじめ試験パターンに
プログラムしておくことにより、任意のサイクルで出力
可能である。
【００３３】次に、フラッシュメモリを試験する場合に
ついて説明する。フラッシュメモリの試験で、各試験ブ
ロックの書き込み、消去試験での論理比較サイクルで
は、制御信号Ｃａを出力して、注目ブロック内のセルで
不良が発生した場合、それ以降、その被試験メモリにつ
いては強制的にマッチをとり論理比較をパスさせ、およ
び書き込み禁止状態とする。また、次のブロックに移る
前に、各ブロックの最後で制御信号Ｃｂを入力してホー
ルドレジスタ６１をリセットし、次のブロックの試験に
備えることができる。
ついて説明する。フラッシュメモリの試験で、各試験ブ
ロックの書き込み、消去試験での論理比較サイクルで
は、制御信号Ｃａを出力して、注目ブロック内のセルで
不良が発生した場合、それ以降、その被試験メモリにつ
いては強制的にマッチをとり論理比較をパスさせ、およ
び書き込み禁止状態とする。また、次のブロックに移る
前に、各ブロックの最後で制御信号Ｃｂを入力してホー
ルドレジスタ６１をリセットし、次のブロックの試験に
備えることができる。
【００３４】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体メモリ試験装置では、注目ブロックで不
良が発生した場合、そのブロック内ではそれ以降マッチ
をとれた状態にするため試験時間を短縮できる効果があ
る。
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体メモリ試験装置では、注目ブロックで不
良が発生した場合、そのブロック内ではそれ以降マッチ
をとれた状態にするため試験時間を短縮できる効果があ
る。
【００３５】
【図１】本発明の半導体メモリ試験装置のブロック図で
ある。
ある。
【図２】本発明の半導体メモリ試験装置の論理比較回路
の回路図である。
の回路図である。
【図３】従来の半導体メモリ試験装置のブロック図であ
る。
る。
【図４】従来の半導体メモリ試験装置の論理比較回路の
回路図である。
回路図である。
【図５】フラッシュメモリのブロック構造図例である。
１０ タイミング発生器 ２０ パターン発生器 ３０ 波形整形器 ４０ 論理比較器 ４１〜４ｎ 論理比較回路 ５０ 論理比較器 ５ｎ 論理比較回路 ６０ フリップフロップ ６１ ホールドレジスタ ７０ ＥＸＮＯＲゲート ７１、７２ インバータ ７３、７４ ＡＮＤゲート ７５、７６ ＯＲゲート ８１〜８ｎ ＡＮＤゲート ９０ ＡＮＤゲート
Claims (1)
- 【請求項１】 マッチ機能を用いて同一アドレスに複数
回のデータ書き込み、複数回の消去動作によりブロック
単位でメモリの試験をおこなう半導体メモリ試験装置に
おいて、 パターン発生器の第１の制御信号で注目ブロックで最初
に発生したフェイルをホールドするレジスタを被試験メ
モリごとに設け、 フェイルの発生したブロックの以後の試験サイクルで
は、マッチ状態、パス状態および書き込み禁止状態を作
り出し、 前記パターン発生器の第２の制御信号で指定する所定の
サイクルで、前記のレジスタをリセットしてマッチ状
態、パス状態、書き込み禁止の解除を行なうことを特徴
とした半導体メモリ試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017897A JP4185642B2 (ja) | 2000-01-24 | 2000-01-24 | 半導体メモリ試験装置 |
| TW089125900A TW564428B (en) | 1999-12-07 | 2000-12-05 | Semiconductor memory test system |
| KR10-2001-7011636A KR100429444B1 (ko) | 1999-12-07 | 2000-12-06 | 반도체 메모리 시험 장치 |
| PCT/JP2000/008628 WO2001043141A1 (fr) | 1999-12-07 | 2000-12-06 | Dispositif d'essai pour memoire a semi-conducteurs |
| US09/958,860 US7028236B2 (en) | 1999-12-07 | 2000-12-06 | Semiconductor memory testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017897A JP4185642B2 (ja) | 2000-01-24 | 2000-01-24 | 半導体メモリ試験装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1999009266 Continuation | 1999-12-07 | 1999-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001167597A true JP2001167597A (ja) | 2001-06-22 |
| JP4185642B2 JP4185642B2 (ja) | 2008-11-26 |
Family
ID=18544824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
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| WO2006051666A1 (ja) * | 2004-11-15 | 2006-05-18 | Advantest Corporation | 複数のバンクを有する半導体メモリの試験装置及び試験方法 |
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2000
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|---|---|---|---|---|
| KR100475738B1 (ko) * | 2002-09-17 | 2005-03-10 | 삼성전자주식회사 | 칩 동작불능 해제기능을 가지는 반도체 장치 |
| WO2006051666A1 (ja) * | 2004-11-15 | 2006-05-18 | Advantest Corporation | 複数のバンクを有する半導体メモリの試験装置及び試験方法 |
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| JP5047283B2 (ja) * | 2007-06-12 | 2012-10-10 | 株式会社アドバンテスト | 試験装置 |
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