JP2001167597A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JP2001167597A JP2001167597A JP2000017897A JP2000017897A JP2001167597A JP 2001167597 A JP2001167597 A JP 2001167597A JP 2000017897 A JP2000017897 A JP 2000017897A JP 2000017897 A JP2000017897 A JP 2000017897A JP 2001167597 A JP2001167597 A JP 2001167597A
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Abstract
ックで一度不良が検出されたら、以後そのブロックで論
理比較を行なわないことにより試験時間の短縮が可能な
半導体メモリ試験装置を提供する。 【解決手段】 マッチ機能を用いてブロック単位でメモ
リの書き込み消去試験をおこなう半導体メモリ試験装置
において、パターン発生器の第1の制御信号で注目ブロ
ック内で最初に発生したフェイルをホールドするレジス
タを被試験メモリごとに設け、フェイルの発生したブロ
ックの以後の試験サイクルでは、マッチ状態、パス状態
および書き込み禁止状態を作り出し、前記パターン発生
器の第2の制御信号で指定する所定のサイクルで、前記
のレジスタをリセットしてマッチ状態、パス状態、書き
込み禁止の解除を行なう解決手段。
Description
等の半導体メモリの試験時間を短縮した半導体メモリ試
験装置に関する。
参照して説明する。図3に示すように、従来の半導体メ
モリ試験装置の主要構成は、タイミング発生器10と、
パターン発生器20と、波形整形器30と、論理比較器
40とで構成している。但し、周辺機器やテスタプロッ
セッサ等は、図を簡明とするために省略している。
UTnの試験を試験プログラムを実行しておこなう。通
常、半導体メモリ試験装置は、生産の効率を上げるため
に複数個の被試験メモリを同時測定している。
ストローブのタイミング信号を発生する。
10からの基準クロックに同期して、あらかじめ内部に
プログラムされた試験パターンに従って、アドレス信号
ADRS、書き込みデータ信号WDT、制御信号CS、
期待値データEDを出力する。
らのアドレス信号ADRSと、書き込みデータ信号WD
Tと、制御信号CSとを受けて試験信号に波形整形し、
被試験メモリMUT1〜MUTnに印加する。試験メモ
リMUT1〜MUTnは、制御信号CSにより試験デー
タ信号の書き込み、読み出しの制御をする。
からのストローブ信号STRBのタイミングで、被試験
メモリMUT1〜MUTnの読み出しデータと一致検出
を行い、CPE=”1”のサイクルでの一致検出結果に
より被試験メモリMUT1〜MUTnの良否判定をおこ
なう。
について図4を参照して説明する。通常、論理比較器4
0は、MUT1〜MUTnに対応して論理比較回路41
〜4nを有する。実際には、図4の論理比較回路41〜
4nは、それぞれさらにMUTのデータビットの比較回
路を有するが、図を簡明とするためここではデータビッ
トを1ビットとして表示している。
nから読み出された試験データ信号RDnをタイミング
発生器からストローブ信号STRBでラッチしたデータ
と、パターン発生器からの期待値データEXPとを、E
XNORゲート70において一致検出し、一致の場合は
一致検出信号=”1”を出力する。
記一致検出信号によりおこなわれる。CPE=”1”の
サイクルで不一致が検出された場合を不良(フェイル)
と判定し、FAIL=”1”を出力する。
出したデータと期待値とが全て一致したとき、マッチフ
ラグ信号MFがパターン発生器20へ出力される。
ついて説明する。フラッシュメモリを試験する場合、そ
の原理上、1回の書き込み、消去動作で注目セルにデー
タを設定できるとは限らず、通常は複数回のデータ書き
込み、複数回の消去動作が必要である。そして、書き込
み、消去動作が正しく行われたセルについては、それ以
上の書き込み、消去動作を行なう過剰書き込み、過剰消
去は禁止されている。また、書き込み、消去に必要な回
数は、アドレスによっても異なる。
D型と呼ばれるものは、内部セルがページ単位で構成さ
れており、このページ単位で書き込みが行われる。
4224列のメモリセルの場合、各行が1ぺージとな
り、0〜1023の1024ページで構成されている。
また、フラッシュメモリのうちNAND型の消去は、連
続したページの集合であるブロック単位で一括しておこ
なわれる。例えば、図5に示す例では、4ページが1ブ
ロックとなっているので0〜255ブロックで構成され
る。
においては、マッチ機能が使用される。マッチ機能は、
前述したマッチ信号の結果により、試験パターンのシー
ケンス制御をおこなうものである。
うち、いずれかのMUTの1つでもアンマッチのとき
は、再度そのアドレスで書き込み、消去試験をおこな
う。このとき、マッチがとれたMUTに対しては過剰書
き込み、過剰消去を回避するために書き込み可能信号
(ライトイネーブル信号)の印加を禁止する。
がマッチのときは、次のアドレスに進み、書き込み、消
去試験を行なう。同一セルで規定回数を超えてアンマッ
チであったMUTは、不良と判定される。データの書き
込み、消去試験がすべてのアドレスのセルについて規定
回数以内で正しく行なわれたとき、そのMUTを良品と
判定する。
ブロックが存在してもその数が規定個数以下であれば良
品と判断される。それは、メモリの使用者が前もってN
AND型のフラッシュメモリの不良ブロックを認識し
て、そのブロックは使用しないようにするからである。
の良否判定を目的とする場合、注目ブロックで一度不良
が検出されたなら不良ブロックと認識されるため、以後
そのブロックで論理比較を行なう必要はない。しかし、
従来の半導体メモリ試験装置では、そのような機能を有
しておらず、不良ブロックと認識した後でもマッチ機能
を用いた論理比較を続行する。
AND型のフラッシュメモリの良否判定を目的とする場
合、注目ブロックで一度不良が検出されたら不良ブロッ
クと認識されるため、以後そのブロックで論理比較を行
なう必要はない。しかし、従来の半導体メモリ試験装置
では、不良ブロックと認識した後でもマッチ機能を用い
た論理比較を続行するため、不要な試験時間を要してし
まうという実用上の問題があった。そこで、本発明は、
こ上記欠点を解決するため、フラッシュメモリのブロッ
ク単位の試験において、注目ブロックで一度不良が検出
されたら、以後そのブロックで論理比較を行なわない半
導体メモリ試験装置を提供することにある。
るためになされた本発明は、半導体メモリ試験装置にお
いて、パターン発生器の第1の制御信号で対策ブロック
で最初に発生したフェイルをホールドするレジスタを被
試験メモリごとに設け、そのブロックの以後の試験サイ
クルでは、マッチ状態、パス状態および書き込み禁止状
態を作り出し、前記パターン発生器の第2の制御信号で
指定する所定のサイクルで、前記のレジスタをリセット
してマッチ状態、パス状態、書き込み禁止の解除を行な
うことを特徴とした半導体メモリ試験装置を要旨として
いる。
施例において説明する。
照して説明する。本発明の半導体メモリ試験装置の構成
は、図1に示すように、タイミング発生器10と、パタ
ーン発生器20と、波形整形器30と、論理比較器50
と、ANDゲート81〜8nとで構成している。但し、
従来技術と同様に、周辺機器やテスタプロッセッサ等
は、図を簡明とするために省略している。また、タイミ
ング発生器10と、パターン発生器20と、波形整形器
30とは従来と同様であるので説明を省略する。
からのストローブ信号STRBのタイミングで、被試験
メモリMUT1〜MUTnの読み出しデータと一致検出
を行い、CPE=”1”のサイクルでの一致検出結果に
より被試験メモリMUT1〜MUTnの良否判定をおこ
なう。
を参照して説明する。通常、論理比較器50は、MUT
1〜MUTnに対応して論理比較回路51〜5nを有す
るが、同様の構成なので、図2は論理比較回路5nのみ
を示す。また、論理比較回路5nは、MUTのデータビ
ット分あるが、図を簡明とするためデータビットを1ビ
ットとして表示している。
nから読み出された試験データ信号RDnをタイミング
発生器からストローブ信号STRBでラッチしたデータ
と、パターン発生器からの期待値データEXPとを、E
XNORゲート70において一致検出し、一致の場合は
一致検出信号=”1”を出力する。
記一致検出信号によりおこなわれる。CPE=”1”の
サイクルで不一致が検出された場合を不良(フェイル)
と判定し、FAIL=”1”を出力する。
ト75を介してホールドレジスタ61で受けて、制御信
号Caでフェイルをロードする。そして、制御信号Ca
で一度フェイルをロードすると、その出力をORゲート
75の入力に返しているので、以後のサイクルでパス状
態をロードしようとしても無効になり、ホールドレジス
タ61はフェイル状態を保持する。
ードすると、ホールドレジスタ61の出力は論理”1”
の論理比較禁止信号として、インバータ72を介してA
NDゲート74のゲート信号としてCPEの信号を禁止
しているので、EXNORゲート70の一致検出出力を
論理比較するANDゲート73の出力は強制的に常にパ
スとなる。
ゲート76の入力として接続しているため、MUTn用
の一致検出信号は”1”に保持される。従って、被試験
メモリの注目ブロックにフェイルが発生すると、そのブ
ロック内では、それ以降一致検出された状態が保持され
る。
ライトイネーブル禁止信号ともなり、図1に示すよう
に、ANDゲート8nのゲート信号となり、MUTnへ
の書き込みを禁止する。
いる制御信号Ca、Cbは、あらかじめ試験パターンに
プログラムしておくことにより、任意のサイクルで出力
可能である。
ついて説明する。フラッシュメモリの試験で、各試験ブ
ロックの書き込み、消去試験での論理比較サイクルで
は、制御信号Caを出力して、注目ブロック内のセルで
不良が発生した場合、それ以降、その被試験メモリにつ
いては強制的にマッチをとり論理比較をパスさせ、およ
び書き込み禁止状態とする。また、次のブロックに移る
前に、各ブロックの最後で制御信号Cbを入力してホー
ルドレジスタ61をリセットし、次のブロックの試験に
備えることができる。
施され、以下に記載されるような効果を奏する。即ち、
本発明の半導体メモリ試験装置では、注目ブロックで不
良が発生した場合、そのブロック内ではそれ以降マッチ
をとれた状態にするため試験時間を短縮できる効果があ
る。
ある。
の回路図である。
る。
回路図である。
Claims (1)
- 【請求項1】 マッチ機能を用いて同一アドレスに複数
回のデータ書き込み、複数回の消去動作によりブロック
単位でメモリの試験をおこなう半導体メモリ試験装置に
おいて、 パターン発生器の第1の制御信号で注目ブロックで最初
に発生したフェイルをホールドするレジスタを被試験メ
モリごとに設け、 フェイルの発生したブロックの以後の試験サイクルで
は、マッチ状態、パス状態および書き込み禁止状態を作
り出し、 前記パターン発生器の第2の制御信号で指定する所定の
サイクルで、前記のレジスタをリセットしてマッチ状
態、パス状態、書き込み禁止の解除を行なうことを特徴
とした半導体メモリ試験装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000017897A JP4185642B2 (ja) | 2000-01-24 | 2000-01-24 | 半導体メモリ試験装置 |
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KR10-2001-7011636A KR100429444B1 (ko) | 1999-12-07 | 2000-12-06 | 반도체 메모리 시험 장치 |
PCT/JP2000/008628 WO2001043141A1 (fr) | 1999-12-07 | 2000-12-06 | Dispositif d'essai pour memoire a semi-conducteurs |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000017897A JP4185642B2 (ja) | 2000-01-24 | 2000-01-24 | 半導体メモリ試験装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1999009266 Continuation | 1999-12-07 | 1999-12-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001167597A true JP2001167597A (ja) | 2001-06-22 |
JP4185642B2 JP4185642B2 (ja) | 2008-11-26 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000017897A Expired - Fee Related JP4185642B2 (ja) | 1999-12-07 | 2000-01-24 | 半導体メモリ試験装置 |
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Country | Link |
---|---|
JP (1) | JP4185642B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100475738B1 (ko) * | 2002-09-17 | 2005-03-10 | 삼성전자주식회사 | 칩 동작불능 해제기능을 가지는 반도체 장치 |
WO2006051666A1 (ja) * | 2004-11-15 | 2006-05-18 | Advantest Corporation | 複数のバンクを有する半導体メモリの試験装置及び試験方法 |
WO2008152694A1 (ja) * | 2007-06-12 | 2008-12-18 | Advantest Corporation | 試験装置 |
JP2012104204A (ja) * | 2010-11-11 | 2012-05-31 | Advantest Corp | 試験装置 |
-
2000
- 2000-01-24 JP JP2000017897A patent/JP4185642B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100475738B1 (ko) * | 2002-09-17 | 2005-03-10 | 삼성전자주식회사 | 칩 동작불능 해제기능을 가지는 반도체 장치 |
WO2006051666A1 (ja) * | 2004-11-15 | 2006-05-18 | Advantest Corporation | 複数のバンクを有する半導体メモリの試験装置及び試験方法 |
WO2008152694A1 (ja) * | 2007-06-12 | 2008-12-18 | Advantest Corporation | 試験装置 |
JP5047283B2 (ja) * | 2007-06-12 | 2012-10-10 | 株式会社アドバンテスト | 試験装置 |
JP2012104204A (ja) * | 2010-11-11 | 2012-05-31 | Advantest Corp | 試験装置 |
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---|---|
JP4185642B2 (ja) | 2008-11-26 |
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