JP2004086996A - メモリテスト回路 - Google Patents
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Abstract
【課題】ＢＩＳＴ手法を用いて内蔵メモリを実仕様のスピードでテストしても、解析に必要なすべての不良メモリセル情報を後刻取り出す。
【解決手段】テスト対象のメモリセル３の読み出しデータと期待値生成回路４の出力データを期待値比較回路５で比較し、期待値比較回路５で不一致が検出された場合には、テスト項目検出回路７に保持されたテスト項目と、アドレスレジスタ８に保持されたメモリセルのアドレス情報と、不良ビット検出回路９に保持されたビット位置情報を不良メモリセル情報蓄積用メモリ１１に格納することでテスト中断を最小限にし、内蔵メモリを実仕様のスピードでテストする。不良メモリセル情報蓄積用メモリ１１に蓄積された不良メモリセル情報はテスト終了後に低速で読み出す。
【選択図】 図１
【解決手段】テスト対象のメモリセル３の読み出しデータと期待値生成回路４の出力データを期待値比較回路５で比較し、期待値比較回路５で不一致が検出された場合には、テスト項目検出回路７に保持されたテスト項目と、アドレスレジスタ８に保持されたメモリセルのアドレス情報と、不良ビット検出回路９に保持されたビット位置情報を不良メモリセル情報蓄積用メモリ１１に格納することでテスト中断を最小限にし、内蔵メモリを実仕様のスピードでテストする。不良メモリセル情報蓄積用メモリ１１に蓄積された不良メモリセル情報はテスト終了後に低速で読み出す。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＢＩＳＴ（ビルトインセルフテスト）手法によるメモリテスト回路に関し、特に、大規模ＬＳＩに内蔵されるメモリセルのテストにおいて故障箇所の検出を容易にすることができるメモリテスト回路に関する。
【０００２】
【従来の技術】
近年、システムＬＳＩの大規模化が進み、内蔵されるメモリも大容量化、多ビット化が進んでいる。さらに、搭載されるメモリの数も非常に増えている。そのようなＬＳＩを作成した場合、ＬＳＩの検査も非常に困難になっている。特に、内蔵メモリの増加によりメモリ部の検査に必要な検査時間が増大している。
【０００３】
メモリ回路のテスト手法は、メモリ回路の入力部とＬＳＩの出力端子の直前にセレクタ回路を設けて外部から直接メモリ回路を制御し検査するダイレクトメモリアクセス方式から、近年は、検査時のメモリ制御回路と書き込みデータ生成回路と読み出しデータの比較回路をＬＳＩに内蔵し、外部から制御するのではなく、ＬＳＩ自身で検査を行いパス／フェイル情報のみを出力するＢＩＳＴ（ビルトインセルフテスト）手法に変わりつつある。
【０００４】
図３は、従来のＢＩＳＴ手法によりメモリセルをテストするメモリテスト回路の構成を示すブロック図である。図３において、１はテスト用メモリ制御回路、２は書き込みデータ生成回路、３はメモリセル、４は期待値生成回路、５は期待値比較回路、６はコンペアレジスタである。
【０００５】
ＬＳＩ外部より入力されたメモリテストモード信号ＴＥＳＴＭＯＤとテスト開始信号ＭＥＭＲＳＴはテスト用メモリ制御回路１に入力される。また、テスト開始信号ＭＥＭＲＳＴは書き込みデータ生成回路２にも入力される。書き込みデータ生成回路２からはメモリ書き込みデータＷＤＡＴＡが出力され、これがメモリセル３に入力される。また、テスト用メモリ制御回路１から書き込みアドレス信号ＷＡＤＲ、書き込み制御信号ＷＥ、読み出しアドレス信号ＲＡＤＲ、読み出し制御信号ＲＥが出力され、これらがメモリセル３に入力される。
【０００６】
さらに、テスト用メモリ制御回路１から出力される読み出しアドレス信号ＲＡＤＲと読み出し制御信号ＲＥは期待値生成回路４にも接続される。そしてメモリセル３から出力される読み出しデータＲＤＡＴＡと期待値生成回路４の出力である期待値データＥＸＤＡＴＡは期待値比較回路５に入力される。期待値比較回路５から出力されるパスフェイル判定信号ＰＡＳＳＮＧはＬＳＩの外部に出力される。また、パスフェイル判定信号ＰＡＳＳＮＧはテスト用メモリ制御回路１にも接続される。
【０００７】
さらに、ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤはテスト用メモリ制御回路１に接続される。期待値比較回路５から出力される全ビットの比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６に入力される。コンペアレジスタ６からはＬＳＩの外部へメモリ解析信号ＴＥＳＴＳＯが出力され、メモリ解析終了信号ＭＥＭＲＥＳＴＡＲＴがテスト用メモリ制御回路１に接続される。
【０００８】
次に、図３のメモリテスト回路の動作について説明する。ＬＳＩ外部からのメモリテストモード信号ＴＥＳＴＭＯＤによりメモリテストモードが設定され、テスト開始信号ＭＥＭＲＳＴが入力されることによってテスト用メモリ制御回路１と書き込みデータ生成回路２がリセットされ、書き込みデータ生成回路２で書き込みデータＷＤＡＴＡの生成が開始される。
【０００９】
また、テスト用メモリ制御回路１にてメモリセルに書き込むための書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが生成され、書き込みデータＷＤＡＴＡがメモリセルへ書き込まれる。すべてのアドレスにデータが書き込まれたら書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが停止する。
【００１０】
次に、テスト用メモリ制御回路１にて読み出し制御信号ＲＥと読み出しアドレス信号ＲＡＤＲが生成され、期待値生成回路４にて読み出しアドレス信号ＲＡＤＲに対応した期待値データＥＸＤＡＴＡが生成される。期待値データＥＸＤＡＴＡは読み出し制御信号ＲＥの発生された回数を検知して複数あるテストパターンに対応した期待値が生成される。
【００１１】
期待値生成回路４にて生成された期待値データＥＸＤＡＴＡとメモリセルから読み出された読み出しデータＲＤＡＴＡは期待値比較回路５にて比較され、全ビットが一致していればＨレベルを出力し、１ビットでも不一致の場合はＬレベルをパスフェイル判定信号ＰＡＳＳＮＧとして出力する。
【００１２】
さらに、ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤがＨレベルでメモリ解析モードを示している場合は、期待値比較回路５で比較結果の不一致が検出されると、パスフェイル判定信号ＰＡＳＳＮＧによりテスト用メモリ制御回路１内でフラグが立てられ、次のアドレスの読み出しが停止される。
【００１３】
また、期待値比較回路５で比較された全ビット分の比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６にて保持され、メモリ解析信号ＴＥＳＴＳＯより１ビットずつ出力される。全ビット分が出力された後に、コンペアレジスタ６よりメモリ解析終了信号ＭＥＭＲＥＳＴＡＲＴがテスト用メモリ制御回路１に伝えられ、立てられていたフラグが解除され、次のアドレスのテストが再開される。
【００１４】
図４は、上記従来のメモリテスト回路の動作を説明するタイミングチャートである。図４では、メモリは２５６語８ビットの構成で、メモリ解析モード時にアドレス値１で下位２ビットが不良だった場合を事例として示している。
【００１５】
まず書き込み期間では、書き込み制御信号ＷＥにより、書き込みデータＷＤＡＴＡとして“ＡＡ”と“５５”が交互に、書き込みアドレス信号ＷＡＤＲが示すアドレス値０から２５５までのメモリセルに書き込まれる。次に読み出し期間では、読み出し制御信号ＲＥにより、読み出しアドレスＲＡＤＲが示すアドレス値０から２５５までのメモリセルが順に読み出される。
【００１６】
読み出しのアドレス値が１のときに、読み出しデータＲＤＡＴＡの下位２ビットが不良で“５６”となり、期待値データＥＸＤＡＴＡの“５５”との不一致が生じ、比較データＣＯＭＰＤＡＴＡは“０３”となる。コンペアレジスタ６に保持された比較データＣＯＭＰＤＡＴＡの“０３”がメモリ解析信号ＴＥＳＴＳＯにより上位ビットから１ビットずつ出力され、８ビット分の出力が終了するとメモリ解析終了信号ＭＥＭＲＥＳＴＡＲＴにより次のアドレスのテストが再開される。
【００１７】
【発明が解決しようとする課題】
このように、ＬＳＩのメモリセルを検査する手段としてメモリＢＩＳＴ手法を用いると、ＬＳＩの外部からメモリを直接アクセスせずにＬＳＩの内部でテストをすべて行うため、テストの際にＬＳＩの端子による制限を受けずに１度にテストを行うことができる上に、実仕様のスピードでメモリテストを行うことが可能となる。
【００１８】
しかしながら、上記従来の手法では、ＬＳＩ外部からパスかフェイルしか分からないため、メモリの故障箇所を突き止めることが容易にできないという問題があった。また、上記従来の故障検出の手法は、１アドレス毎にテストを行い、期待値比較で不一致が出た際はテストを停止し、不一致時の比較結果を１ビットずつ出力してから次のアドレスのテストを行っているため、メモリ解析モードでのテストは低速で行う必要がある上に、結果データを大幅に加工しないと解析用データとして纏められないという問題があった。
【００１９】
本発明は上記従来の問題点を解決するためになされたもので、ＢＩＳＴ手法を用いて内蔵メモリを実仕様のスピードでテストしても、後刻、解析に必要な不良箇所のアドレス値やビット値等のすべての不良メモリセル情報を簡単に取り出すことが可能なメモリテスト回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るメモリテスト回路は、ＢＩＳＴ手法によりメモリセルの読み出しデータと期待値生成回路の出力データを期待値比較回路で比較してＬＳＩが内蔵するメモリのテストを行うメモリテスト回路であって、前記期待値比較回路で不一致が検出された場合にメモリセルのアドレス情報と期待値比較の結果情報を格納する不良メモリセル情報蓄積用メモリを備えるものである。
【００２１】
上記構成によれば、不良メモリセル情報蓄積用メモリを備えることにより、全アドレスのテスト終了後に不良メモリセル情報蓄積用メモリに蓄積された不良メモリセル情報を低速で読み出すことができるため、テスト中は実仕様の動作スピードでメモリテストを実行することができる。
【００２２】
本発明の請求項２に係るメモリテスト回路は、請求項１記載のメモリテスト回路において、不一致が検出されたビット位置情報を前記不良メモリセル情報蓄積用メモリに格納する期待値比較の結果情報とするものである。
【００２３】
上記構成によれば、期待値比較回路で不一致が検出された場合に、メモリセルのアドレス情報とビット位置情報が不良メモリセル情報蓄積用メモリに保存されているため、テスト中は実仕様の動作スピードでメモリテストを実行しても、後刻の不良箇所の解析が容易になる。
【００２４】
本発明の請求項３に係るメモリテスト回路は、請求項１または２記載のメモリテスト回路において、前記不良メモリセル情報蓄積用メモリに格納する情報は、期待値比較回路で不一致が検出されたメモリセルのアドレス情報と期待値比較の結果情報に加えて、メモリセルの制御情報から生成されるテスト項目情報を含むものである。
【００２５】
上記構成によれば、期待値比較回路で不一致が検出された場合に、メモリセルのアドレス情報とビット位置情報に加えて、テスト項目情報が不良メモリセル情報蓄積用メモリに保存されているため、後刻の不良箇所の解析が一層容易になる。
【００２６】
本発明の請求項４に係るメモリテスト回路は、請求項１から３のいずれか一項記載のメモリテスト回路において、通常動作時に使用される複数のメモリがＬＳＩに内蔵される場合に、前記複数のメモリのうち１つをテスト対象とし、前記複数のメモリのうちテスト対象外のメモリの１つを前記不良メモリセル情報蓄積用メモリとして使用するものである。
【００２７】
上記構成によれば、通常動作時に使用される複数のメモリがＬＳＩに内蔵される場合には、そのいずれかのメモリを不良メモリセル情報蓄積用メモリとして使用することができるため、メモリテスト専用の不良メモリセル情報蓄積用メモリを搭載する必要がなく、回路規模の増加を最小限に抑えることができる。
【００２８】
本発明の請求項５に係るメモリテスト回路は、請求項１から３のいずれか一項記載のメモリテスト回路において、不良メモリセル情報蓄積用メモリとして、メモリに代えてレジスタバッファを用いるものである。
【００２９】
上記構成によれば、メモリテスト専用の不良メモリセル情報蓄積用メモリを搭載せずに、不良メモリセル情報蓄積用メモリとしてレジスタバッファを用いるため、蓄積できる不良メモリセル情報は減少するが、通常はメモリセルの不良がわずかである場合は、回路規模の増加を適当量に抑えることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るメモリテスト回路の構成を示すブロック図である。
【００３１】
図１において、１はテスト用メモリ制御回路、２は書き込みデータ生成回路、３はメモリセル、４は期待値生成回路、５は期待値比較回路、６はコンペアレジスタ、７はテスト項目検出回路、８はアドレスレジスタ、９は不良ビット検出回路、１０はＦＢＭ（フェイルビットマップ）用メモリ制御回路、１１は不良メモリセル情報を蓄積するためのＦＢＭ（フェイルビットマップ）用メモリセルである。ここで説明のために、メモリセルは２５６語８ビットの構成とする。
【００３２】
ＬＳＩ外部より入力されたメモリテストモード信号ＴＥＳＴＭＯＤとテスト開始信号ＭＥＭＲＳＴはテスト用メモリ制御回路１に入力される。また、テスト開始信号ＭＥＭＲＳＴは書き込みデータ生成回路２とＦＢＭ用メモリ制御回路１０にも入力される。書き込みデータ生成回路２からはメモリ書き込みデータＷＤＡＴＡが出力され、これがメモリセル３に入力される。また、テスト用メモリ制御回路１から書き込みアドレス信号ＷＡＤＲ、書き込み制御信号ＷＥ、読み出しアドレス信号ＲＡＤＲ、読み出し制御信号ＲＥが出力され、これらがメモリセル３に入力される。
【００３３】
さらに、テスト用メモリ制御回路１から出力される読み出しアドレス信号ＲＡＤＲは期待値生成回路４とアドレスレジスタ８に接続され、読み出し制御信号ＲＥは期待値生成回路４とテスト項目検出回路７に接続される。そしてメモリセル３から出力される読み出しデータＲＤＡＴＡと期待値生成回路４の出力である期待値データＥＸＤＡＴＡは期待値比較回路５に入力される。期待値比較回路５から出力されるパスフェイル判定信号ＰＡＳＳＮＧはＬＳＩの外部に出力される。
【００３４】
また、期待値比較回路５から出力される比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６に接続され、コンペアレジスタ６から出力される比較結果データＣＯＭＰＤＡＴＡ２は不良ビット検出回路９に接続される。さらに、期待値比較回路５からテスト中断信号ＣＯＭＰＮＧが出力され、これがテスト用メモリ制御回路１とＦＢＭ用メモリ制御回路１０に接続される。
【００３５】
ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤと解析結果読み出し信号ＤＥＢＧＲＥＡＤはＦＢＭ用メモリ制御回路１０に入力される。ＦＢＭ用メモリ制御回路１０からは、ＦＢＭ用アドレス信号ＦＢＭＡＤＲとＦＭＢ用書き込み制御信号ＦＢＭＷＥとＦＢＭ用読み出し制御信号ＦＢＭＲＥが出力され、これらがＦＢＭ用メモリセル１１に接続される。
【００３６】
ＦＢＭ用メモリセル１１への書き込みデータＦＢＭＤＡＴＡは、この例では１４ビット構成で、上位ビットから３ビットがテスト項目検出回路７の出力信号ＴＥＳＴＮＯ、次の８ビットがアドレスレジスタ８の出力信号ＦＡＩＬＡＤＲ、残りの３ビットが不良ビット検出回路９の出力信号ＦＡＩＬＢＩＴである。
【００３７】
ＦＢＭ用メモリセル１１として１４ビット幅以上のメモリセルを使用すれば不良情報を１度に格納することができる。ＦＢＭ用メモリセル１１の容量はテストするメモリセルのビット幅と不良情報の格納数で決定される。ＦＢＭ用メモリセル１１の出力はＬＳＩ外部へ出力されるＦＢＭ読み出し信号ＦＢＭＯＵＴとなる。
【００３８】
次に、図１のメモリテスト回路の動作について説明する。ＬＳＩ外部よりメモリテストモード信号ＴＥＳＴＭＯＤによりメモリテストモードが設定され、テスト開始信号ＭＥＭＲＳＴが入力されることによってテスト用メモリ制御回路１と書き込みデータ生成回路２とＦＢＭ用メモリ制御回路１０がリセットされ、書き込みデータ生成回路２で書き込みデータＷＤＡＴＡの生成が開始される。
【００３９】
また、テスト用メモリ制御回路１にてメモリセルに書き込むための書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが生成され、書き込みデータＷＤＡＴＡがメモリセルへ書き込まれる。すべてのアドレスにデータが書き込まれたら書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが停止する。
【００４０】
次に、テスト用メモリ制御回路１にて読み出し制御信号ＲＥと読み出しアドレス信号ＲＡＤＲが生成され、期待値生成回路４にて読み出しアドレス信号ＲＡＤＲに対応した期待値データＥＸＤＡＴＡが生成される。
【００４１】
期待値生成回路４にて生成された期待値データＥＸＤＡＴＡとメモリセルから読み出された読み出しデータＲＤＡＴＡは期待値比較回路５にて比較され、全ビットが一致していればＨレベルを出力し、１ビットでも不一致の場合はＬレベルをパスフェイル判定信号ＰＡＳＳＮＧとして出力する。
【００４２】
また、読み出しアドレス信号ＲＡＤＲはアドレス値に対応した比較結果が出るまでアドレスレジスタ８にて蓄えられる。また、テスト項目検出回路にて読み出し制御信号ＲＥを数えることにより何番目の読み出しであるかを検出し、どのテスト項目で不良が発生したかを判別する情報としている。テスト項目からそのときのテストパターンを知ることができる。
【００４３】
さらに、ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤがＨレベルでメモリ解析モードを示している場合は、期待値比較回路５で比較結果の不一致が検出されると、不良ビット数分のクロック期間だけテスト中断信号ＣＯＭＰＮＧがＨレベルとなる。テスト用メモリ制御回路１内ではテスト中断信号ＣＯＭＰＮＧがＨレベルとなった期間より１クロック少ない期間だけ、次のアドレスの読み出しを停止する。すなわち、１ビットだけの不良の場合は停止させず、３ビットの不良があった場合は２クロック分停止する。
【００４４】
また、期待値比較回路５で比較された全ビット分の比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６で保持されており、不良ビット検出回路９では不一致だったビット値を検出し、１つの不良情報としてテスト項目番号、不良アドレス、不良ビットを同時にＦＢＭ用メモリセルに書き込む。１アドレスに１ビットの不良しかない場合は１度書き込むだけで良いが、複数ビットの不良がある場合は不良ビット検出回路９で不良ビットを順に検出し、複数回ＦＢＭ用メモリセル１１に書き込む。ＦＢＭ用メモリセル制御回路１０はテスト中断信号ＣＯＭＰＮＧがＨレベルのときにＦＢＭ用アドレス信号ＦＢＭＡＤＲをカウントアップさせる。
【００４５】
また、全テスト終了後に解析結果読み出し信号ＤＥＢＧＲＥＡＤをＨレベルにすると、ＦＢＭ用メモリ制御回路１０が読み出しモードとなり、ＦＢＭ用メモリセル１１から不良情報が読み出されＦＢＭ読み出し信号ＦＢＭＯＵＴに出力される。
【００４６】
図２は、上記本実施の形態のメモリテスト回路の動作を説明するタイミングチャートである。図２では、メモリは２５６語８ビットの構成で、メモリ解析モード時にアドレス値１で下位２ビットが不良だった場合を事例として示している。
【００４７】
まず書き込み期間では、書き込み制御信号ＷＥにより、書き込みデータＷＤＡＴＡとして“ＡＡ”と“５５”が交互に、書き込みアドレス信号ＷＡＤＲが示すアドレス値０から２５５までのメモリセルに書き込まれる。次に読み出し期間では、読み出し制御信号ＲＥにより、読み出しアドレスＲＡＤＲが示すアドレス値０から２５５までのメモリセルが順に読み出される。
【００４８】
読み出しのアドレス値が１のときに、読み出しデータＲＤＡＴＡの下位２ビットが不良で“５６”となり、期待値データＥＸＤＡＴＡの“５５”との不一致が生じ、比較データＣＯＭＰＤＡＴＡは“０３”となって、２ビットの不良が検出される。これにより、２クロック期間だけテスト中断信号ＣＯＭＰＮＧがＨレベルとなり、次のアドレスの読み出しを１クロック期間停止する。
【００４９】
この間に、検出された不良情報として、（テスト項目番号１、不良アドレス１、不良ビット０）と（テスト項目番号１、不良アドレス１、不良ビット１）をＦＢＭ用メモリセルに順に書き込む。このようにして、１クロック期間の読み出し停止の後、次のアドレスのテストが再開される。テスト終了後に、解析結果読み出し信号ＤＥＢＧＲＥＡＤにより、ＦＢＭ用メモリセル１１に保存された不良情報を読み出し信号ＦＢＭＯＵＴに読み出すことができる。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、不良メモリセル情報を蓄積するためのＦＢＭ用メモリセルを備えることにより、すべてのテストを終了するまでＬＳＩ外部に信号を出力する必要がないため、実仕様の動作スピードでメモリテストを行うことができる。ＦＢＭ用メモリセルには不良が発生したテストパターンとアドレスとビットの情報が保存されるため、テスト終了後に低速で読み出すことにより、システムＬＳＩの解析のために多量の正確な解析情報を入手することができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るメモリテスト回路の構成を示すブロック図。
【図２】本発明の一実施の形態に係るメモリテスト回路の動作を説明するタイミングチャート。
【図３】従来のメモリテスト回路の構成を示すブロック図。
【図４】従来のメモリテスト回路の動作を説明するタイミングチャート。
【符号の説明】
１ テスト用メモリ制御回路
２ 書き込みデータ生成回路
３ メモリセル
４ 期待値生成回路
５ 期待値比較回路
６ コンペアレジスタ
７ テスト項目検出回路
８ アドレスレジスタ
９ 不良ビット検出回路
１０ ＦＢＭ用メモリ制御回路
１１ ＦＢＭ用メモリセル
【発明の属する技術分野】
本発明はＢＩＳＴ（ビルトインセルフテスト）手法によるメモリテスト回路に関し、特に、大規模ＬＳＩに内蔵されるメモリセルのテストにおいて故障箇所の検出を容易にすることができるメモリテスト回路に関する。
【０００２】
【従来の技術】
近年、システムＬＳＩの大規模化が進み、内蔵されるメモリも大容量化、多ビット化が進んでいる。さらに、搭載されるメモリの数も非常に増えている。そのようなＬＳＩを作成した場合、ＬＳＩの検査も非常に困難になっている。特に、内蔵メモリの増加によりメモリ部の検査に必要な検査時間が増大している。
【０００３】
メモリ回路のテスト手法は、メモリ回路の入力部とＬＳＩの出力端子の直前にセレクタ回路を設けて外部から直接メモリ回路を制御し検査するダイレクトメモリアクセス方式から、近年は、検査時のメモリ制御回路と書き込みデータ生成回路と読み出しデータの比較回路をＬＳＩに内蔵し、外部から制御するのではなく、ＬＳＩ自身で検査を行いパス／フェイル情報のみを出力するＢＩＳＴ（ビルトインセルフテスト）手法に変わりつつある。
【０００４】
図３は、従来のＢＩＳＴ手法によりメモリセルをテストするメモリテスト回路の構成を示すブロック図である。図３において、１はテスト用メモリ制御回路、２は書き込みデータ生成回路、３はメモリセル、４は期待値生成回路、５は期待値比較回路、６はコンペアレジスタである。
【０００５】
ＬＳＩ外部より入力されたメモリテストモード信号ＴＥＳＴＭＯＤとテスト開始信号ＭＥＭＲＳＴはテスト用メモリ制御回路１に入力される。また、テスト開始信号ＭＥＭＲＳＴは書き込みデータ生成回路２にも入力される。書き込みデータ生成回路２からはメモリ書き込みデータＷＤＡＴＡが出力され、これがメモリセル３に入力される。また、テスト用メモリ制御回路１から書き込みアドレス信号ＷＡＤＲ、書き込み制御信号ＷＥ、読み出しアドレス信号ＲＡＤＲ、読み出し制御信号ＲＥが出力され、これらがメモリセル３に入力される。
【０００６】
さらに、テスト用メモリ制御回路１から出力される読み出しアドレス信号ＲＡＤＲと読み出し制御信号ＲＥは期待値生成回路４にも接続される。そしてメモリセル３から出力される読み出しデータＲＤＡＴＡと期待値生成回路４の出力である期待値データＥＸＤＡＴＡは期待値比較回路５に入力される。期待値比較回路５から出力されるパスフェイル判定信号ＰＡＳＳＮＧはＬＳＩの外部に出力される。また、パスフェイル判定信号ＰＡＳＳＮＧはテスト用メモリ制御回路１にも接続される。
【０００７】
さらに、ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤはテスト用メモリ制御回路１に接続される。期待値比較回路５から出力される全ビットの比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６に入力される。コンペアレジスタ６からはＬＳＩの外部へメモリ解析信号ＴＥＳＴＳＯが出力され、メモリ解析終了信号ＭＥＭＲＥＳＴＡＲＴがテスト用メモリ制御回路１に接続される。
【０００８】
次に、図３のメモリテスト回路の動作について説明する。ＬＳＩ外部からのメモリテストモード信号ＴＥＳＴＭＯＤによりメモリテストモードが設定され、テスト開始信号ＭＥＭＲＳＴが入力されることによってテスト用メモリ制御回路１と書き込みデータ生成回路２がリセットされ、書き込みデータ生成回路２で書き込みデータＷＤＡＴＡの生成が開始される。
【０００９】
また、テスト用メモリ制御回路１にてメモリセルに書き込むための書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが生成され、書き込みデータＷＤＡＴＡがメモリセルへ書き込まれる。すべてのアドレスにデータが書き込まれたら書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが停止する。
【００１０】
次に、テスト用メモリ制御回路１にて読み出し制御信号ＲＥと読み出しアドレス信号ＲＡＤＲが生成され、期待値生成回路４にて読み出しアドレス信号ＲＡＤＲに対応した期待値データＥＸＤＡＴＡが生成される。期待値データＥＸＤＡＴＡは読み出し制御信号ＲＥの発生された回数を検知して複数あるテストパターンに対応した期待値が生成される。
【００１１】
期待値生成回路４にて生成された期待値データＥＸＤＡＴＡとメモリセルから読み出された読み出しデータＲＤＡＴＡは期待値比較回路５にて比較され、全ビットが一致していればＨレベルを出力し、１ビットでも不一致の場合はＬレベルをパスフェイル判定信号ＰＡＳＳＮＧとして出力する。
【００１２】
さらに、ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤがＨレベルでメモリ解析モードを示している場合は、期待値比較回路５で比較結果の不一致が検出されると、パスフェイル判定信号ＰＡＳＳＮＧによりテスト用メモリ制御回路１内でフラグが立てられ、次のアドレスの読み出しが停止される。
【００１３】
また、期待値比較回路５で比較された全ビット分の比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６にて保持され、メモリ解析信号ＴＥＳＴＳＯより１ビットずつ出力される。全ビット分が出力された後に、コンペアレジスタ６よりメモリ解析終了信号ＭＥＭＲＥＳＴＡＲＴがテスト用メモリ制御回路１に伝えられ、立てられていたフラグが解除され、次のアドレスのテストが再開される。
【００１４】
図４は、上記従来のメモリテスト回路の動作を説明するタイミングチャートである。図４では、メモリは２５６語８ビットの構成で、メモリ解析モード時にアドレス値１で下位２ビットが不良だった場合を事例として示している。
【００１５】
まず書き込み期間では、書き込み制御信号ＷＥにより、書き込みデータＷＤＡＴＡとして“ＡＡ”と“５５”が交互に、書き込みアドレス信号ＷＡＤＲが示すアドレス値０から２５５までのメモリセルに書き込まれる。次に読み出し期間では、読み出し制御信号ＲＥにより、読み出しアドレスＲＡＤＲが示すアドレス値０から２５５までのメモリセルが順に読み出される。
【００１６】
読み出しのアドレス値が１のときに、読み出しデータＲＤＡＴＡの下位２ビットが不良で“５６”となり、期待値データＥＸＤＡＴＡの“５５”との不一致が生じ、比較データＣＯＭＰＤＡＴＡは“０３”となる。コンペアレジスタ６に保持された比較データＣＯＭＰＤＡＴＡの“０３”がメモリ解析信号ＴＥＳＴＳＯにより上位ビットから１ビットずつ出力され、８ビット分の出力が終了するとメモリ解析終了信号ＭＥＭＲＥＳＴＡＲＴにより次のアドレスのテストが再開される。
【００１７】
【発明が解決しようとする課題】
このように、ＬＳＩのメモリセルを検査する手段としてメモリＢＩＳＴ手法を用いると、ＬＳＩの外部からメモリを直接アクセスせずにＬＳＩの内部でテストをすべて行うため、テストの際にＬＳＩの端子による制限を受けずに１度にテストを行うことができる上に、実仕様のスピードでメモリテストを行うことが可能となる。
【００１８】
しかしながら、上記従来の手法では、ＬＳＩ外部からパスかフェイルしか分からないため、メモリの故障箇所を突き止めることが容易にできないという問題があった。また、上記従来の故障検出の手法は、１アドレス毎にテストを行い、期待値比較で不一致が出た際はテストを停止し、不一致時の比較結果を１ビットずつ出力してから次のアドレスのテストを行っているため、メモリ解析モードでのテストは低速で行う必要がある上に、結果データを大幅に加工しないと解析用データとして纏められないという問題があった。
【００１９】
本発明は上記従来の問題点を解決するためになされたもので、ＢＩＳＴ手法を用いて内蔵メモリを実仕様のスピードでテストしても、後刻、解析に必要な不良箇所のアドレス値やビット値等のすべての不良メモリセル情報を簡単に取り出すことが可能なメモリテスト回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るメモリテスト回路は、ＢＩＳＴ手法によりメモリセルの読み出しデータと期待値生成回路の出力データを期待値比較回路で比較してＬＳＩが内蔵するメモリのテストを行うメモリテスト回路であって、前記期待値比較回路で不一致が検出された場合にメモリセルのアドレス情報と期待値比較の結果情報を格納する不良メモリセル情報蓄積用メモリを備えるものである。
【００２１】
上記構成によれば、不良メモリセル情報蓄積用メモリを備えることにより、全アドレスのテスト終了後に不良メモリセル情報蓄積用メモリに蓄積された不良メモリセル情報を低速で読み出すことができるため、テスト中は実仕様の動作スピードでメモリテストを実行することができる。
【００２２】
本発明の請求項２に係るメモリテスト回路は、請求項１記載のメモリテスト回路において、不一致が検出されたビット位置情報を前記不良メモリセル情報蓄積用メモリに格納する期待値比較の結果情報とするものである。
【００２３】
上記構成によれば、期待値比較回路で不一致が検出された場合に、メモリセルのアドレス情報とビット位置情報が不良メモリセル情報蓄積用メモリに保存されているため、テスト中は実仕様の動作スピードでメモリテストを実行しても、後刻の不良箇所の解析が容易になる。
【００２４】
本発明の請求項３に係るメモリテスト回路は、請求項１または２記載のメモリテスト回路において、前記不良メモリセル情報蓄積用メモリに格納する情報は、期待値比較回路で不一致が検出されたメモリセルのアドレス情報と期待値比較の結果情報に加えて、メモリセルの制御情報から生成されるテスト項目情報を含むものである。
【００２５】
上記構成によれば、期待値比較回路で不一致が検出された場合に、メモリセルのアドレス情報とビット位置情報に加えて、テスト項目情報が不良メモリセル情報蓄積用メモリに保存されているため、後刻の不良箇所の解析が一層容易になる。
【００２６】
本発明の請求項４に係るメモリテスト回路は、請求項１から３のいずれか一項記載のメモリテスト回路において、通常動作時に使用される複数のメモリがＬＳＩに内蔵される場合に、前記複数のメモリのうち１つをテスト対象とし、前記複数のメモリのうちテスト対象外のメモリの１つを前記不良メモリセル情報蓄積用メモリとして使用するものである。
【００２７】
上記構成によれば、通常動作時に使用される複数のメモリがＬＳＩに内蔵される場合には、そのいずれかのメモリを不良メモリセル情報蓄積用メモリとして使用することができるため、メモリテスト専用の不良メモリセル情報蓄積用メモリを搭載する必要がなく、回路規模の増加を最小限に抑えることができる。
【００２８】
本発明の請求項５に係るメモリテスト回路は、請求項１から３のいずれか一項記載のメモリテスト回路において、不良メモリセル情報蓄積用メモリとして、メモリに代えてレジスタバッファを用いるものである。
【００２９】
上記構成によれば、メモリテスト専用の不良メモリセル情報蓄積用メモリを搭載せずに、不良メモリセル情報蓄積用メモリとしてレジスタバッファを用いるため、蓄積できる不良メモリセル情報は減少するが、通常はメモリセルの不良がわずかである場合は、回路規模の増加を適当量に抑えることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るメモリテスト回路の構成を示すブロック図である。
【００３１】
図１において、１はテスト用メモリ制御回路、２は書き込みデータ生成回路、３はメモリセル、４は期待値生成回路、５は期待値比較回路、６はコンペアレジスタ、７はテスト項目検出回路、８はアドレスレジスタ、９は不良ビット検出回路、１０はＦＢＭ（フェイルビットマップ）用メモリ制御回路、１１は不良メモリセル情報を蓄積するためのＦＢＭ（フェイルビットマップ）用メモリセルである。ここで説明のために、メモリセルは２５６語８ビットの構成とする。
【００３２】
ＬＳＩ外部より入力されたメモリテストモード信号ＴＥＳＴＭＯＤとテスト開始信号ＭＥＭＲＳＴはテスト用メモリ制御回路１に入力される。また、テスト開始信号ＭＥＭＲＳＴは書き込みデータ生成回路２とＦＢＭ用メモリ制御回路１０にも入力される。書き込みデータ生成回路２からはメモリ書き込みデータＷＤＡＴＡが出力され、これがメモリセル３に入力される。また、テスト用メモリ制御回路１から書き込みアドレス信号ＷＡＤＲ、書き込み制御信号ＷＥ、読み出しアドレス信号ＲＡＤＲ、読み出し制御信号ＲＥが出力され、これらがメモリセル３に入力される。
【００３３】
さらに、テスト用メモリ制御回路１から出力される読み出しアドレス信号ＲＡＤＲは期待値生成回路４とアドレスレジスタ８に接続され、読み出し制御信号ＲＥは期待値生成回路４とテスト項目検出回路７に接続される。そしてメモリセル３から出力される読み出しデータＲＤＡＴＡと期待値生成回路４の出力である期待値データＥＸＤＡＴＡは期待値比較回路５に入力される。期待値比較回路５から出力されるパスフェイル判定信号ＰＡＳＳＮＧはＬＳＩの外部に出力される。
【００３４】
また、期待値比較回路５から出力される比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６に接続され、コンペアレジスタ６から出力される比較結果データＣＯＭＰＤＡＴＡ２は不良ビット検出回路９に接続される。さらに、期待値比較回路５からテスト中断信号ＣＯＭＰＮＧが出力され、これがテスト用メモリ制御回路１とＦＢＭ用メモリ制御回路１０に接続される。
【００３５】
ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤと解析結果読み出し信号ＤＥＢＧＲＥＡＤはＦＢＭ用メモリ制御回路１０に入力される。ＦＢＭ用メモリ制御回路１０からは、ＦＢＭ用アドレス信号ＦＢＭＡＤＲとＦＭＢ用書き込み制御信号ＦＢＭＷＥとＦＢＭ用読み出し制御信号ＦＢＭＲＥが出力され、これらがＦＢＭ用メモリセル１１に接続される。
【００３６】
ＦＢＭ用メモリセル１１への書き込みデータＦＢＭＤＡＴＡは、この例では１４ビット構成で、上位ビットから３ビットがテスト項目検出回路７の出力信号ＴＥＳＴＮＯ、次の８ビットがアドレスレジスタ８の出力信号ＦＡＩＬＡＤＲ、残りの３ビットが不良ビット検出回路９の出力信号ＦＡＩＬＢＩＴである。
【００３７】
ＦＢＭ用メモリセル１１として１４ビット幅以上のメモリセルを使用すれば不良情報を１度に格納することができる。ＦＢＭ用メモリセル１１の容量はテストするメモリセルのビット幅と不良情報の格納数で決定される。ＦＢＭ用メモリセル１１の出力はＬＳＩ外部へ出力されるＦＢＭ読み出し信号ＦＢＭＯＵＴとなる。
【００３８】
次に、図１のメモリテスト回路の動作について説明する。ＬＳＩ外部よりメモリテストモード信号ＴＥＳＴＭＯＤによりメモリテストモードが設定され、テスト開始信号ＭＥＭＲＳＴが入力されることによってテスト用メモリ制御回路１と書き込みデータ生成回路２とＦＢＭ用メモリ制御回路１０がリセットされ、書き込みデータ生成回路２で書き込みデータＷＤＡＴＡの生成が開始される。
【００３９】
また、テスト用メモリ制御回路１にてメモリセルに書き込むための書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが生成され、書き込みデータＷＤＡＴＡがメモリセルへ書き込まれる。すべてのアドレスにデータが書き込まれたら書き込みアドレス信号ＷＡＤＲと書き込み制御信号ＷＥが停止する。
【００４０】
次に、テスト用メモリ制御回路１にて読み出し制御信号ＲＥと読み出しアドレス信号ＲＡＤＲが生成され、期待値生成回路４にて読み出しアドレス信号ＲＡＤＲに対応した期待値データＥＸＤＡＴＡが生成される。
【００４１】
期待値生成回路４にて生成された期待値データＥＸＤＡＴＡとメモリセルから読み出された読み出しデータＲＤＡＴＡは期待値比較回路５にて比較され、全ビットが一致していればＨレベルを出力し、１ビットでも不一致の場合はＬレベルをパスフェイル判定信号ＰＡＳＳＮＧとして出力する。
【００４２】
また、読み出しアドレス信号ＲＡＤＲはアドレス値に対応した比較結果が出るまでアドレスレジスタ８にて蓄えられる。また、テスト項目検出回路にて読み出し制御信号ＲＥを数えることにより何番目の読み出しであるかを検出し、どのテスト項目で不良が発生したかを判別する情報としている。テスト項目からそのときのテストパターンを知ることができる。
【００４３】
さらに、ＬＳＩ外部から入力されるメモリ解析モード信号ＤＥＢＧＭＯＤがＨレベルでメモリ解析モードを示している場合は、期待値比較回路５で比較結果の不一致が検出されると、不良ビット数分のクロック期間だけテスト中断信号ＣＯＭＰＮＧがＨレベルとなる。テスト用メモリ制御回路１内ではテスト中断信号ＣＯＭＰＮＧがＨレベルとなった期間より１クロック少ない期間だけ、次のアドレスの読み出しを停止する。すなわち、１ビットだけの不良の場合は停止させず、３ビットの不良があった場合は２クロック分停止する。
【００４４】
また、期待値比較回路５で比較された全ビット分の比較データＣＯＭＰＤＡＴＡはコンペアレジスタ６で保持されており、不良ビット検出回路９では不一致だったビット値を検出し、１つの不良情報としてテスト項目番号、不良アドレス、不良ビットを同時にＦＢＭ用メモリセルに書き込む。１アドレスに１ビットの不良しかない場合は１度書き込むだけで良いが、複数ビットの不良がある場合は不良ビット検出回路９で不良ビットを順に検出し、複数回ＦＢＭ用メモリセル１１に書き込む。ＦＢＭ用メモリセル制御回路１０はテスト中断信号ＣＯＭＰＮＧがＨレベルのときにＦＢＭ用アドレス信号ＦＢＭＡＤＲをカウントアップさせる。
【００４５】
また、全テスト終了後に解析結果読み出し信号ＤＥＢＧＲＥＡＤをＨレベルにすると、ＦＢＭ用メモリ制御回路１０が読み出しモードとなり、ＦＢＭ用メモリセル１１から不良情報が読み出されＦＢＭ読み出し信号ＦＢＭＯＵＴに出力される。
【００４６】
図２は、上記本実施の形態のメモリテスト回路の動作を説明するタイミングチャートである。図２では、メモリは２５６語８ビットの構成で、メモリ解析モード時にアドレス値１で下位２ビットが不良だった場合を事例として示している。
【００４７】
まず書き込み期間では、書き込み制御信号ＷＥにより、書き込みデータＷＤＡＴＡとして“ＡＡ”と“５５”が交互に、書き込みアドレス信号ＷＡＤＲが示すアドレス値０から２５５までのメモリセルに書き込まれる。次に読み出し期間では、読み出し制御信号ＲＥにより、読み出しアドレスＲＡＤＲが示すアドレス値０から２５５までのメモリセルが順に読み出される。
【００４８】
読み出しのアドレス値が１のときに、読み出しデータＲＤＡＴＡの下位２ビットが不良で“５６”となり、期待値データＥＸＤＡＴＡの“５５”との不一致が生じ、比較データＣＯＭＰＤＡＴＡは“０３”となって、２ビットの不良が検出される。これにより、２クロック期間だけテスト中断信号ＣＯＭＰＮＧがＨレベルとなり、次のアドレスの読み出しを１クロック期間停止する。
【００４９】
この間に、検出された不良情報として、（テスト項目番号１、不良アドレス１、不良ビット０）と（テスト項目番号１、不良アドレス１、不良ビット１）をＦＢＭ用メモリセルに順に書き込む。このようにして、１クロック期間の読み出し停止の後、次のアドレスのテストが再開される。テスト終了後に、解析結果読み出し信号ＤＥＢＧＲＥＡＤにより、ＦＢＭ用メモリセル１１に保存された不良情報を読み出し信号ＦＢＭＯＵＴに読み出すことができる。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、不良メモリセル情報を蓄積するためのＦＢＭ用メモリセルを備えることにより、すべてのテストを終了するまでＬＳＩ外部に信号を出力する必要がないため、実仕様の動作スピードでメモリテストを行うことができる。ＦＢＭ用メモリセルには不良が発生したテストパターンとアドレスとビットの情報が保存されるため、テスト終了後に低速で読み出すことにより、システムＬＳＩの解析のために多量の正確な解析情報を入手することができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るメモリテスト回路の構成を示すブロック図。
【図２】本発明の一実施の形態に係るメモリテスト回路の動作を説明するタイミングチャート。
【図３】従来のメモリテスト回路の構成を示すブロック図。
【図４】従来のメモリテスト回路の動作を説明するタイミングチャート。
【符号の説明】
１ テスト用メモリ制御回路
２ 書き込みデータ生成回路
３ メモリセル
４ 期待値生成回路
５ 期待値比較回路
６ コンペアレジスタ
７ テスト項目検出回路
８ アドレスレジスタ
９ 不良ビット検出回路
１０ ＦＢＭ用メモリ制御回路
１１ ＦＢＭ用メモリセル
Claims (5)
- ＢＩＳＴ手法によりメモリセルの読み出しデータと期待値生成回路の出力データを期待値比較回路で比較してＬＳＩに内蔵するメモリのテストを行うメモリテスト回路であって、
前記期待値比較回路で不一致が検出された場合にメモリセルのアドレス情報と期待値比較の結果情報を格納する不良メモリセル情報蓄積用メモリを備えることを特徴とするメモリテスト回路。 - 前記不良メモリセル情報蓄積用メモリに格納する期待値比較の結果情報は不一致が検出されたビット位置情報であることを特徴とする請求項１記載のメモリテスト回路。
- 前記不良メモリセル情報蓄積用メモリに格納する情報は、前記期待値比較回路で不一致が検出されたメモリセルのアドレス情報と期待値比較の結果情報に加えて、メモリセルの制御情報から生成されるテスト項目情報を含むことを特徴とする請求項１または２記載のメモリテスト回路。
- 通常動作時に使用される複数のメモリがＬＳＩに内蔵される場合に、前記複数のメモリのうち１つをテスト対象とし、前記複数のメモリのうちテスト対象外のメモリの１つを前記不良メモリセル情報蓄積用メモリとして使用することを特徴とする請求項１から３のいずれか一項記載のメモリテスト回路。
- 不良メモリセル情報蓄積用メモリとして、メモリに代えてレジスタバッファを用いることを特徴とする請求項１から３のいずれか一項記載のメモリテスト回路。
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