JP2002032998A - 半導体記憶装置の不良解析装置 - Google Patents
半導体記憶装置の不良解析装置Info
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- JP2002032998A JP2002032998A JP2000214821A JP2000214821A JP2002032998A JP 2002032998 A JP2002032998 A JP 2002032998A JP 2000214821 A JP2000214821 A JP 2000214821A JP 2000214821 A JP2000214821 A JP 2000214821A JP 2002032998 A JP2002032998 A JP 2002032998A
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- memory
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- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 複雑な回路構成を追加することなく、不具合
の有無、箇所、個数等を一度のＢＩＳＴ試験で特定する
ことができるようにする。 【解決手段】 メモリ１０の内部に作り込まれたテスト
回路を用いて、メモリ１０に供給されるアドレス情報に
基づいて当該メモリ１０の不良判定を順次行い、その結
果比較回路１３から出力される不良判定情報とアドレス
カウンタ回路１１から出力されるアドレス情報とをロジ
ックスキャンチェイン１５に順次取り込んで保持するよ
うにすることにより、ロジックテストのために元々備え
られているロジックスキャンチェイン１５をメモリテス
トにも有効に利用して、複雑な回路構成を追加すること
なく、一度のＢＩＳＴ試験で１つ以上の不良箇所および
不良個数に関する情報をロジックスキャンチェイン１５
に取得することができるようにする。
の有無、箇所、個数等を一度のＢＩＳＴ試験で特定する
ことができるようにする。 【解決手段】 メモリ１０の内部に作り込まれたテスト
回路を用いて、メモリ１０に供給されるアドレス情報に
基づいて当該メモリ１０の不良判定を順次行い、その結
果比較回路１３から出力される不良判定情報とアドレス
カウンタ回路１１から出力されるアドレス情報とをロジ
ックスキャンチェイン１５に順次取り込んで保持するよ
うにすることにより、ロジックテストのために元々備え
られているロジックスキャンチェイン１５をメモリテス
トにも有効に利用して、複雑な回路構成を追加すること
なく、一度のＢＩＳＴ試験で１つ以上の不良箇所および
不良個数に関する情報をロジックスキャンチェイン１５
に取得することができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
不良解析装置に関するものである。
不良解析装置に関するものである。
【０００２】
【従来の技術】従来、半導体記憶装置等のメモリの不良
を解析するための手法として、ＢＩＳＴ（Built-in Sel
f Test）を使ったメモリテスト手法が良く用いられてい
る。このＢＩＳＴは、半導体チップの内部にテストパタ
ーンをあらかじめ作りこんでおき、そのテストパターン
を使ってチップの中で全メモリセルのテストを実行し
て、その結果メモリ上に不良があったか否かをＰＡＳＳ
またはＦＡＩＬの情報として半導体チップの外部に出力
するものである。
を解析するための手法として、ＢＩＳＴ（Built-in Sel
f Test）を使ったメモリテスト手法が良く用いられてい
る。このＢＩＳＴは、半導体チップの内部にテストパタ
ーンをあらかじめ作りこんでおき、そのテストパターン
を使ってチップの中で全メモリセルのテストを実行し
て、その結果メモリ上に不良があったか否かをＰＡＳＳ
またはＦＡＩＬの情報として半導体チップの外部に出力
するものである。
【０００３】
【発明が解決しようとする課題】このようなＢＩＳＴに
よるテスト手法を用いれば、メモリテストを高速に行う
ことができるというメリットがある。しかしながら、得
られる情報はメモリ上に不具合があったか否かの情報だ
けであり、メモリセルのどこに不具合があったのか、何
箇所で不具合があったのか等についての情報は一切得る
ことができないという問題があった。
よるテスト手法を用いれば、メモリテストを高速に行う
ことができるというメリットがある。しかしながら、得
られる情報はメモリ上に不具合があったか否かの情報だ
けであり、メモリセルのどこに不具合があったのか、何
箇所で不具合があったのか等についての情報は一切得る
ことができないという問題があった。
【０００４】メモリセルに対応して不具合情報を保持す
るためのレジスタをＢＩＳＴ回路に付加すれば、メモリ
セルの不良箇所や不良個数等を特定することは可能であ
るが、これではＢＩＳＴの回路規模が非常に大きくなっ
てしまう。そして、より多くの不具合情報を取得するた
めには、より大きなＢＩＳＴ回路が必要になってしま
う。また、不具合が発生しなかった場合には、不具合情
報を保持するために付加した回路が無駄になってしま
う。
るためのレジスタをＢＩＳＴ回路に付加すれば、メモリ
セルの不良箇所や不良個数等を特定することは可能であ
るが、これではＢＩＳＴの回路規模が非常に大きくなっ
てしまう。そして、より多くの不具合情報を取得するた
めには、より大きなＢＩＳＴ回路が必要になってしま
う。また、不具合が発生しなかった場合には、不具合情
報を保持するために付加した回路が無駄になってしま
う。
【０００５】図７は、このように不具合情報を保持する
レジスタを備えた従来のメモリＢＩＳＴ回路の構成例を
示す図である。図７に示すように、メモリＢＩＳＴ回路
は、メモリ（ＲＡＭ）１００上のメモリセルを特定する
ためのアドレス情報を出力するアドレスカウンタ回路１
０１、テスト結果の期待値を発生するデータ発生回路１
０２、メモリ１００の出力信号と上記期待値とを比較し
てメモリ１００の良否を判定する比較回路１０３、およ
びメモリＢＩＳＴ動作のステートを制御するＢＩＳＴコ
ントローラ回路１０４から構成される。
レジスタを備えた従来のメモリＢＩＳＴ回路の構成例を
示す図である。図７に示すように、メモリＢＩＳＴ回路
は、メモリ（ＲＡＭ）１００上のメモリセルを特定する
ためのアドレス情報を出力するアドレスカウンタ回路１
０１、テスト結果の期待値を発生するデータ発生回路１
０２、メモリ１００の出力信号と上記期待値とを比較し
てメモリ１００の良否を判定する比較回路１０３、およ
びメモリＢＩＳＴ動作のステートを制御するＢＩＳＴコ
ントローラ回路１０４から構成される。
【０００６】上記アドレスカウンタ回路１０１、データ
発生回路１０２および比較回路１０３は、それぞれＢＩ
ＳＴコントローラ回路１０４によって制御される。比較
回路１０３は、比較した結果をビット線の単位でレジス
タに保持することができる機能を備えている。そのた
め、そのレジスタの状態を検出することによって、少な
くとも各ビット線上の不良については識別することが可
能である。しかし、アドレス情報を保持する機能がない
ため、より詳細に不良箇所を特定することができないと
いう問題があった。
発生回路１０２および比較回路１０３は、それぞれＢＩ
ＳＴコントローラ回路１０４によって制御される。比較
回路１０３は、比較した結果をビット線の単位でレジス
タに保持することができる機能を備えている。そのた
め、そのレジスタの状態を検出することによって、少な
くとも各ビット線上の不良については識別することが可
能である。しかし、アドレス情報を保持する機能がない
ため、より詳細に不良箇所を特定することができないと
いう問題があった。
【０００７】一方、全てのメモリセルの出力信号とテス
トアドレスとを半導体チップの外部端子に出力し、これ
を専用のメモリテスタ等に入力して検証するといったテ
スト手法も行われているが、これでは高速に動作するメ
モリのテストは行うことができないという問題があっ
た。すなわち、メモリの動作速度に対してメモリテスタ
の動作速度が遅いため、最近の高速なメモリを専用のメ
モリテスタで試験するのには限界があった。
トアドレスとを半導体チップの外部端子に出力し、これ
を専用のメモリテスタ等に入力して検証するといったテ
スト手法も行われているが、これでは高速に動作するメ
モリのテストは行うことができないという問題があっ
た。すなわち、メモリの動作速度に対してメモリテスタ
の動作速度が遅いため、最近の高速なメモリを専用のメ
モリテスタで試験するのには限界があった。
【０００８】また、半導体チップに複数のメモリを搭載
した製品では、半導体チップの外部端子に全てのメモリ
セルの出力信号を出力するためには、多くのセレクタ回
路が必要になる。そのため、製品全体のテスト回路が大
きくなってしまうほか、信号の伝播速度が遅くなり、製
品のシステム動作速度を損なう場合があるという問題も
あった。
した製品では、半導体チップの外部端子に全てのメモリ
セルの出力信号を出力するためには、多くのセレクタ回
路が必要になる。そのため、製品全体のテスト回路が大
きくなってしまうほか、信号の伝播速度が遅くなり、製
品のシステム動作速度を損なう場合があるという問題も
あった。
【０００９】以上のことから、ＢＩＳＴ手法を使った試
験および不良解析は、以下のようにして行われているの
が現状である。すなわち、まずＢＩＳＴ手法によってメ
モリテストを行い、テストを行ったメモリ上における不
具合の有無を判定する。この判定方法は、メモリ出力信
号とあらかじめ用意した期待値とを比較し、両者が不一
致の場合に「不具合有り」の情報をレジスタに記憶さ
せ、この情報を外部端子に出力する。ここで得られる情
報は、不具合発生の有無だけである。
験および不良解析は、以下のようにして行われているの
が現状である。すなわち、まずＢＩＳＴ手法によってメ
モリテストを行い、テストを行ったメモリ上における不
具合の有無を判定する。この判定方法は、メモリ出力信
号とあらかじめ用意した期待値とを比較し、両者が不一
致の場合に「不具合有り」の情報をレジスタに記憶さ
せ、この情報を外部端子に出力する。ここで得られる情
報は、不具合発生の有無だけである。
【００１０】不具合発生が確認された場合は、次に不良
解析を行う。この不良解析では、ＢＩＳＴ動作を行い、
不具合発生パターンでＢＩＳＴ動作を止めて、そのとき
の不良箇所を表す情報（ビット線／ワード線情報）を外
部端子に出力する回路状態に設定し、不良情報を入手す
る。
解析を行う。この不良解析では、ＢＩＳＴ動作を行い、
不具合発生パターンでＢＩＳＴ動作を止めて、そのとき
の不良箇所を表す情報（ビット線／ワード線情報）を外
部端子に出力する回路状態に設定し、不良情報を入手す
る。
【００１１】しかしながら、このようなテスト手法で
は、複数の不具合があるメモリの場合には、全ての不良
情報を取得するのにＢＩＳＴ動作と不良情報検出動作と
を繰り返し行う必要がある。このため、ＢＩＳＴ動作に
連続性がなくなってしまい、最初に不具合の有無を検証
する際の試験結果と異なる場合が生じてしまう。さら
に、どのパターンで不具合が発生したか分かっていない
ため、最後のパターンまでＢＩＳＴ動作を実行して不具
合情報を入手しなければならず、不良情報検出に長い時
間がかかってしまうという問題があった。
は、複数の不具合があるメモリの場合には、全ての不良
情報を取得するのにＢＩＳＴ動作と不良情報検出動作と
を繰り返し行う必要がある。このため、ＢＩＳＴ動作に
連続性がなくなってしまい、最初に不具合の有無を検証
する際の試験結果と異なる場合が生じてしまう。さら
に、どのパターンで不具合が発生したか分かっていない
ため、最後のパターンまでＢＩＳＴ動作を実行して不具
合情報を入手しなければならず、不良情報検出に長い時
間がかかってしまうという問題があった。
【００１２】本発明は、このような問題を解決するため
に成されたものであり、複雑な回路構成を追加すること
なく、不具合の有無、箇所、個数等を一度のＢＩＳＴ試
験で特定することができるようにし、メモリテストに要
する処理時間を大幅に短くできるようにすることを目的
とする。
に成されたものであり、複雑な回路構成を追加すること
なく、不具合の有無、箇所、個数等を一度のＢＩＳＴ試
験で特定することができるようにし、メモリテストに要
する処理時間を大幅に短くできるようにすることを目的
とする。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
の不良解析装置では、半導体記憶装置のテスト回路を用
いて、半導体記憶装置に供給されるアドレス情報に基づ
いて当該半導体記憶装置の内部の不良判定を順次行い、
その結果出力される不良判定結果情報とアドレス情報と
をスキャンレジスタ回路に順次取り込んで保持する。こ
のスキャンレジスタ回路は、半導体記憶装置以外のロジ
ック回路のテストを行う際に使用するために元々備えら
れているロジックスキャンレジスタ回路を利用し、不良
判定結果の情報を取得できる機能を追加したものであ
る。
の不良解析装置では、半導体記憶装置のテスト回路を用
いて、半導体記憶装置に供給されるアドレス情報に基づ
いて当該半導体記憶装置の内部の不良判定を順次行い、
その結果出力される不良判定結果情報とアドレス情報と
をスキャンレジスタ回路に順次取り込んで保持する。こ
のスキャンレジスタ回路は、半導体記憶装置以外のロジ
ック回路のテストを行う際に使用するために元々備えら
れているロジックスキャンレジスタ回路を利用し、不良
判定結果の情報を取得できる機能を追加したものであ
る。
【００１４】本発明は上記技術手段より成るので、元々
存在するスキャンレジスタ回路を有効に利用して、半導
体記憶装置のテスト時に検出される不良判定結果情報を
アドレス情報と共にスキャンレジスタ回路に順次保持し
ていくことが可能となる。これにより、複雑な回路構成
を追加しなくても、不良が検出される度にテスト動作を
止めてその不良箇所を特定するという処理を繰り返し行
う必要がなくなり、一度のテストで１つ以上の不良箇所
および不良個数に関する情報をスキャンレジスタ回路に
取得することが可能となる。
存在するスキャンレジスタ回路を有効に利用して、半導
体記憶装置のテスト時に検出される不良判定結果情報を
アドレス情報と共にスキャンレジスタ回路に順次保持し
ていくことが可能となる。これにより、複雑な回路構成
を追加しなくても、不良が検出される度にテスト動作を
止めてその不良箇所を特定するという処理を繰り返し行
う必要がなくなり、一度のテストで１つ以上の不良箇所
および不良個数に関する情報をスキャンレジスタ回路に
取得することが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本実施形態による半導体
記憶装置の不良解析装置の構成例を示す図である。
に基づいて説明する。図１は、本実施形態による半導体
記憶装置の不良解析装置の構成例を示す図である。
【００１６】図１において、１６は本実施形態のメモリ
ＢＩＳＴ回路であり、アドレスカウンタ回路１１、デー
タ発生回路１２、比較回路１３およびＢＩＳＴコントロ
ーラ回路１４から構成される。上記アドレスカウンタ回
路１１は、メモリ（ＲＡＭ）１０上のメモリセルを特定
するためのアドレス情報を出力する。データ発生回路１
２は、テスト結果の期待値を発生するものである。
ＢＩＳＴ回路であり、アドレスカウンタ回路１１、デー
タ発生回路１２、比較回路１３およびＢＩＳＴコントロ
ーラ回路１４から構成される。上記アドレスカウンタ回
路１１は、メモリ（ＲＡＭ）１０上のメモリセルを特定
するためのアドレス情報を出力する。データ発生回路１
２は、テスト結果の期待値を発生するものである。
【００１７】比較回路１３は、アドレス情報に基づきメ
モリ１０から出力された信号と、上記データ発生回路１
２から出力された期待値とをそれぞれのリードパターン
毎に比較してメモリ１０の良否を判定するものである。
ＢＩＳＴコントローラ回路１４は、メモリＢＩＳＴ動作
のステートを制御するものである。上記アドレスカウン
タ回路１１、データ発生回路１２および比較回路１３
は、それぞれＢＩＳＴコントローラ回路１４によって制
御される。
モリ１０から出力された信号と、上記データ発生回路１
２から出力された期待値とをそれぞれのリードパターン
毎に比較してメモリ１０の良否を判定するものである。
ＢＩＳＴコントローラ回路１４は、メモリＢＩＳＴ動作
のステートを制御するものである。上記アドレスカウン
タ回路１１、データ発生回路１２および比較回路１３
は、それぞれＢＩＳＴコントローラ回路１４によって制
御される。
【００１８】また、１５はスキャンフリップフロップで
構成されたロジックスキャンチェインである。このロジ
ックスキャンチェイン１５は、複数のシフトレジスタ１
５−１，１５−２，…，１５−ｎに分割されている。分
割された各シフトレジスタ１５−１，１５−２，…，１
５−ｎはそれぞれ、１つのビット線上に存在するメモリ
セルの数（例えば７２個）とほぼ同数のレジスタで構成
されている。
構成されたロジックスキャンチェインである。このロジ
ックスキャンチェイン１５は、複数のシフトレジスタ１
５−１，１５−２，…，１５−ｎに分割されている。分
割された各シフトレジスタ１５−１，１５−２，…，１
５−ｎはそれぞれ、１つのビット線上に存在するメモリ
セルの数（例えば７２個）とほぼ同数のレジスタで構成
されている。
【００１９】このロジックスキャンチェイン１５は、メ
モリ１０以外のロジック部分（図示せず）について試験
を行う際の故障検出率を高くするために元々備えられて
いる構成であり、本実施形態ではこのように元々備えら
れている構成をメモリテストにも利用する。
モリ１０以外のロジック部分（図示せず）について試験
を行う際の故障検出率を高くするために元々備えられて
いる構成であり、本実施形態ではこのように元々備えら
れている構成をメモリテストにも利用する。
【００２０】通常のロジックテストを行う際には、それ
ぞれのシフトレジスタ１５−１，１５−２，…，１５−
ｎはＸ方向（図の横方向）にシフト動作を行う。これに
対して、メモリテストを行う際にはＹ方向（図の縦方
向）にシフト動作を行うようにする。本実施形態では、
ロジックスキャンチェイン１５が備える既存の構成に、
Ｙ方向にもシフト動作を行えるようにするための構成を
追加している。これについての詳細は後述する。
ぞれのシフトレジスタ１５−１，１５−２，…，１５−
ｎはＸ方向（図の横方向）にシフト動作を行う。これに
対して、メモリテストを行う際にはＹ方向（図の縦方
向）にシフト動作を行うようにする。本実施形態では、
ロジックスキャンチェイン１５が備える既存の構成に、
Ｙ方向にもシフト動作を行えるようにするための構成を
追加している。これについての詳細は後述する。
【００２１】上記のように構成した不良解析装置でＢＩ
ＳＴによるメモリテストを行うときには、ロジックスキ
ャンチェイン１５は、Ｙ方向のシフトレジスタをアクテ
ィブにする。このとき、アドレスカウンタ回路１１から
出力されるアドレス情報と、比較回路１３から出力され
るメモリ１０の不良判定結果情報（１つのビット線につ
ながる各メモリセル分の不良判定情報）は、ロジックス
キャンチェイン１５内の１段目のシフトレジスタ１５−
１に常に出力されている。
ＳＴによるメモリテストを行うときには、ロジックスキ
ャンチェイン１５は、Ｙ方向のシフトレジスタをアクテ
ィブにする。このとき、アドレスカウンタ回路１１から
出力されるアドレス情報と、比較回路１３から出力され
るメモリ１０の不良判定結果情報（１つのビット線につ
ながる各メモリセル分の不良判定情報）は、ロジックス
キャンチェイン１５内の１段目のシフトレジスタ１５−
１に常に出力されている。
【００２２】この場合、あるアドレス情報にて示される
ビット線上のＢＩＳＴ試験をした結果、そのビット線上
の各メモリセルに不具合が全くない場合には、全ての値
が“０”の不良判定結果情報が一段目のシフトレジスタ
１５−１に出力される。一方、あるビット線上の各メモ
リセルの何れか１つにでも不具合があった場合は、その
メモリセルに対応する部分の値が“１”となった不良判
定結果情報が１段目のシフトレジスタ１５−１に出力さ
れる。
ビット線上のＢＩＳＴ試験をした結果、そのビット線上
の各メモリセルに不具合が全くない場合には、全ての値
が“０”の不良判定結果情報が一段目のシフトレジスタ
１５−１に出力される。一方、あるビット線上の各メモ
リセルの何れか１つにでも不具合があった場合は、その
メモリセルに対応する部分の値が“１”となった不良判
定結果情報が１段目のシフトレジスタ１５−１に出力さ
れる。
【００２３】そして、不良が検出されると、ロジックス
キャンチェイン１５を動作させるクロックが発生し、ア
ドレス情報と不良判定結果情報とがレジスタ内に取りこ
まれる。１つの不良が検出された場合でもＢＩＳＴによ
るメモリテストは継続して行われる。そして、複数の不
良が検出された場合には、１段目のシフトレジスタ１５
−１は２段目のシフトレジスタ１５−２に、２段目のシ
フトレジスタ１５−２は３段目のシフトレジスタ１５−
３というように、レジスタ内に格納された不良情報をＹ
方向に順次シフトする。これにより、最大でｎ個の不良
情報を各シフトレジスタ１５−１，１５−２，…，１５
−ｎに保持することが可能である。
キャンチェイン１５を動作させるクロックが発生し、ア
ドレス情報と不良判定結果情報とがレジスタ内に取りこ
まれる。１つの不良が検出された場合でもＢＩＳＴによ
るメモリテストは継続して行われる。そして、複数の不
良が検出された場合には、１段目のシフトレジスタ１５
−１は２段目のシフトレジスタ１５−２に、２段目のシ
フトレジスタ１５−２は３段目のシフトレジスタ１５−
３というように、レジスタ内に格納された不良情報をＹ
方向に順次シフトする。これにより、最大でｎ個の不良
情報を各シフトレジスタ１５−１，１５−２，…，１５
−ｎに保持することが可能である。
【００２４】以上のＢＩＳＴ試験の結果、各シフトレジ
スタ１５−１，１５−２，…，１５−ｎに保持された情
報の状態を検出することによって、アドレス情報に基づ
きメモリ１０上の不良箇所を詳細に特定することができ
る。また、メモリ１０上にいくつの不良があったのかに
ついても簡単に知ることができる。
スタ１５−１，１５−２，…，１５−ｎに保持された情
報の状態を検出することによって、アドレス情報に基づ
きメモリ１０上の不良箇所を詳細に特定することができ
る。また、メモリ１０上にいくつの不良があったのかに
ついても簡単に知ることができる。
【００２５】図２は、上記ロジックスキャンチェイン１
５を構成する１つのスキャンフリップフロップの回路構
成を示す図である。図２に示すように、スキャンフリッ
プフロップは、Ｄ型フリップフロップ（ＤＦＦ）２１
と、２個のセレクタ２２，２３とにより構成される。こ
のような構成のスキャンフリップフロップが、図３に示
すようにマトリクス状に複数配置されて、図１のロジッ
クスキャンチェイン１５が構成されている。なお、図３
において、点線はロジックテスト時に使用するＸ方向の
スキャン動作の流れを示し、実線はメモリテスト時に使
用するＹ方向のスキャン動作の流れを示している。
５を構成する１つのスキャンフリップフロップの回路構
成を示す図である。図２に示すように、スキャンフリッ
プフロップは、Ｄ型フリップフロップ（ＤＦＦ）２１
と、２個のセレクタ２２，２３とにより構成される。こ
のような構成のスキャンフリップフロップが、図３に示
すようにマトリクス状に複数配置されて、図１のロジッ
クスキャンチェイン１５が構成されている。なお、図３
において、点線はロジックテスト時に使用するＸ方向の
スキャン動作の流れを示し、実線はメモリテスト時に使
用するＹ方向のスキャン動作の流れを示している。
【００２６】図２において、ＳＩｘ，ＳＩｙはそれぞれ
スキャンチェインの入力端子、ＳＯｘ、ＳＯｙはそれぞ
れスキャンチェインの出力端子である。図示しないロジ
ック部のテストを行う際のロジックスキャンチェイン
（Ｘ方向のシフト動作）は、入力端子ＳＩｘと出力端子
ＳＯｘとにより実現される。すなわち、あるスキャンフ
リップフロップの出力端子ＳＯｘから出力された情報
は、Ｘ方向の隣りにある次段のスキャンフリップフロッ
プの入力端子ＳＩｘに入力される。
スキャンチェインの入力端子、ＳＯｘ、ＳＯｙはそれぞ
れスキャンチェインの出力端子である。図示しないロジ
ック部のテストを行う際のロジックスキャンチェイン
（Ｘ方向のシフト動作）は、入力端子ＳＩｘと出力端子
ＳＯｘとにより実現される。すなわち、あるスキャンフ
リップフロップの出力端子ＳＯｘから出力された情報
は、Ｘ方向の隣りにある次段のスキャンフリップフロッ
プの入力端子ＳＩｘに入力される。
【００２７】また、メモリ１０のテストを行う際のＢＩ
ＳＴ状態（Ｙ方向のシフト動作）は、入力端子ＳＩｙと
出力端子ＳＯｙとにより実現される。すなわち、あるス
キャンフリップフロップの出力端子ＳＯｙから出力され
た情報は、Ｙ方向の隣りにある次段のスキャンフリップ
フロップの入力端子ＳＩｙに入力される。
ＳＴ状態（Ｙ方向のシフト動作）は、入力端子ＳＩｙと
出力端子ＳＯｙとにより実現される。すなわち、あるス
キャンフリップフロップの出力端子ＳＯｙから出力され
た情報は、Ｙ方向の隣りにある次段のスキャンフリップ
フロップの入力端子ＳＩｙに入力される。
【００２８】このようなＸ方向およびＹ方向のチェイン
の切り替えは、セレクタ２２がメモリテストモード信号
ＭＴに基づいて行う。すなわち、セレクタ２２には、Ｘ
方向の入力端子ＳＩｘからの情報と、Ｙ方向の入力端子
ＳＩｙからの情報とが入力されている。セレクタ２２
は、入力されるメモリテストモード信号ＭＴに従って何
れかの情報を選択し、選択した情報をセレクタ２３に出
力する。
の切り替えは、セレクタ２２がメモリテストモード信号
ＭＴに基づいて行う。すなわち、セレクタ２２には、Ｘ
方向の入力端子ＳＩｘからの情報と、Ｙ方向の入力端子
ＳＩｙからの情報とが入力されている。セレクタ２２
は、入力されるメモリテストモード信号ＭＴに従って何
れかの情報を選択し、選択した情報をセレクタ２３に出
力する。
【００２９】セレクタ２３には、上記セレクタ２２によ
り選択された情報と、テスト時以外の通常のシステム動
作時に与えられる情報Sys-inとが入力されている。セレ
クタ２３は、入力されるセレクトイネーブル信号ＳＥに
従って何れかの情報を選択し、選択した情報をＤＦＦ２
１に出力する。セレクタ２３は、製品出荷前のロジック
テストあるいはメモリテスト時にはセレクタ２２からの
出力情報を選択し、製品出荷後はシステム情報Sys-inを
常に選択する。
り選択された情報と、テスト時以外の通常のシステム動
作時に与えられる情報Sys-inとが入力されている。セレ
クタ２３は、入力されるセレクトイネーブル信号ＳＥに
従って何れかの情報を選択し、選択した情報をＤＦＦ２
１に出力する。セレクタ２３は、製品出荷前のロジック
テストあるいはメモリテスト時にはセレクタ２２からの
出力情報を選択し、製品出荷後はシステム情報Sys-inを
常に選択する。
【００３０】このように、本実施形態では、スキャンフ
リップフロップの構成として元々備えられていたセレク
タ２３およびＤＦＦ２１に対し、セレクタ２２を追加す
ることにより、ＢＩＳＴによるメモリテスト時にはＹ方
向にもシフト動作を行えるようにしている。
リップフロップの構成として元々備えられていたセレク
タ２３およびＤＦＦ２１に対し、セレクタ２２を追加す
ることにより、ＢＩＳＴによるメモリテスト時にはＹ方
向にもシフト動作を行えるようにしている。
【００３１】上記セレクタ２３で選択された情報は、Ｄ
ＦＦ２１に供給されるクロックＣＫに従って当該ＤＦＦ
２１に保持される。ＢＩＳＴによるメモリテスト実行時
におけるクロックＣＫは、図１の比較回路１３における
ＢＩＳＴの判定結果に基づき生成される不良フラグに従
って生成される。この不良フラグを生成するための回路
は、例えば図４のように構成される。
ＦＦ２１に供給されるクロックＣＫに従って当該ＤＦＦ
２１に保持される。ＢＩＳＴによるメモリテスト実行時
におけるクロックＣＫは、図１の比較回路１３における
ＢＩＳＴの判定結果に基づき生成される不良フラグに従
って生成される。この不良フラグを生成するための回路
は、例えば図４のように構成される。
【００３２】図４に示すように、図１に示した比較回路
１３に対して不良フラグ生成回路４１を追加している。
比較回路１３は、１つのビット線上に存在するメモリセ
ルの数（例えば７２個）と同数の比較処理部４２−１，
４２−２，…，４２−ｍを有している。それぞれの比較
処理部４２−１，４２−２，…，４２−ｍは、メモリ１
０内のメモリセルからの出力信号とデータ発生回路１２
からの期待値とを２入力とするＸＯＲ回路４３と、この
ＸＯＲ回路４３の出力信号とリードイネーブル信号ＲＥ
とを２入力とするＡＮＤ回路４４と、このＡＮＤ回路４
４の出力信号をクロックＣＫに従って保持するレジスタ
４５とから構成される。
１３に対して不良フラグ生成回路４１を追加している。
比較回路１３は、１つのビット線上に存在するメモリセ
ルの数（例えば７２個）と同数の比較処理部４２−１，
４２−２，…，４２−ｍを有している。それぞれの比較
処理部４２−１，４２−２，…，４２−ｍは、メモリ１
０内のメモリセルからの出力信号とデータ発生回路１２
からの期待値とを２入力とするＸＯＲ回路４３と、この
ＸＯＲ回路４３の出力信号とリードイネーブル信号ＲＥ
とを２入力とするＡＮＤ回路４４と、このＡＮＤ回路４
４の出力信号をクロックＣＫに従って保持するレジスタ
４５とから構成される。
【００３３】上記リードイネーブル信号ＲＥは、リード
状態では“Ｈ”となり、ライト状態では“Ｌ”となる。
これにより、メモリ１０のメモリセルから読み出された
信号と期待値との不一致が検出されると、レジスタ４５
の出力信号は“Ｈ”となる。このような不良判定動作が
複数の比較処理部４２−１，４２−２，…，４２−ｍに
おいてそれぞれ行われ、その結果が全て不良フラグ生成
回路４１内のＯＲ回路４６に入力される。
状態では“Ｈ”となり、ライト状態では“Ｌ”となる。
これにより、メモリ１０のメモリセルから読み出された
信号と期待値との不一致が検出されると、レジスタ４５
の出力信号は“Ｈ”となる。このような不良判定動作が
複数の比較処理部４２−１，４２−２，…，４２−ｍに
おいてそれぞれ行われ、その結果が全て不良フラグ生成
回路４１内のＯＲ回路４６に入力される。
【００３４】したがって、複数の比較処理部４２−１，
４２−２，…，４２−ｍにおいて、あるビット線上に存
在する複数のメモリセルに関してそれぞれ不良判定を行
った結果、何れか１つでもメモリセルの不良が検出され
た場合には、ＯＲ回路４６から“Ｈ”の信号が出力され
る。ＯＲ回路４６の出力信号は、クロックＣＫと共にＮ
ＡＮＤ回路４７に入力され、このＮＡＮＤ回路４７の出
力信号が不良フラグとして出力される。これにより、不
良フラグとしては、クロックＣＫと逆相のパルスが出力
される。
４２−２，…，４２−ｍにおいて、あるビット線上に存
在する複数のメモリセルに関してそれぞれ不良判定を行
った結果、何れか１つでもメモリセルの不良が検出され
た場合には、ＯＲ回路４６から“Ｈ”の信号が出力され
る。ＯＲ回路４６の出力信号は、クロックＣＫと共にＮ
ＡＮＤ回路４７に入力され、このＮＡＮＤ回路４７の出
力信号が不良フラグとして出力される。これにより、不
良フラグとしては、クロックＣＫと逆相のパルスが出力
される。
【００３５】このようにして不良フラグ生成回路４１に
より生成された不良フラグは、図１に示したロジックス
キャンチェイン１５の動作クロックとして使用する。図
５にその場合の概要図を示す。図５は、ロジックスキャ
ン時に使用するクロックとＢＩＳＴによるメモリスキャ
ン時に使用するクロックとの切り替え方法を説明するた
めの図であり、上記不良フラグ生成回路４１を含めた構
成を示している。なお、図５において、図１に示した符
号と同一の符号を付したものは同一の機能を有するもの
であるので、これについての詳細な説明は省略する。
より生成された不良フラグは、図１に示したロジックス
キャンチェイン１５の動作クロックとして使用する。図
５にその場合の概要図を示す。図５は、ロジックスキャ
ン時に使用するクロックとＢＩＳＴによるメモリスキャ
ン時に使用するクロックとの切り替え方法を説明するた
めの図であり、上記不良フラグ生成回路４１を含めた構
成を示している。なお、図５において、図１に示した符
号と同一の符号を付したものは同一の機能を有するもの
であるので、これについての詳細な説明は省略する。
【００３６】図５に示すように、不良フラグ生成回路４
１より出力された不良フラグと、外部より供給されるク
ロックＣＫとの何れかを、メモリテストモード信号ＭＴ
に従ってセレクタ５１にて選択し、選択した方の信号を
ロジックスキャンチェイン１５の動作クロックとして使
用している。ロジックスキャン時には外部より供給され
るクロックＣＫをロジックスキャンチェイン１５に供給
し、メモリスキャン時には不良フラグをロジックスキャ
ンチェイン１５に動作クロックＣＫとして供給する。
１より出力された不良フラグと、外部より供給されるク
ロックＣＫとの何れかを、メモリテストモード信号ＭＴ
に従ってセレクタ５１にて選択し、選択した方の信号を
ロジックスキャンチェイン１５の動作クロックとして使
用している。ロジックスキャン時には外部より供給され
るクロックＣＫをロジックスキャンチェイン１５に供給
し、メモリスキャン時には不良フラグをロジックスキャ
ンチェイン１５に動作クロックＣＫとして供給する。
【００３７】これにより、メモリスキャン時には、ロジ
ックスキャンチェイン１５は、メモリ１０上で不良が検
出されたときにのみ、その不良情報をシフトレジスタ１
５−１，１５−２，…，１５−ｎに順次取りこんでい
く。
ックスキャンチェイン１５は、メモリ１０上で不良が検
出されたときにのみ、その不良情報をシフトレジスタ１
５−１，１５−２，…，１５−ｎに順次取りこんでい
く。
【００３８】すなわち、メモリ１０のあるビット線上で
不良が検出されると、不良フラグ生成回路４１より不良
フラグが出力され、アドレスカウンタ回路１１より出力
されるアドレス情報と、比較回路１３より出力される不
良判定結果情報とがロジックスキャンチェイン１５の１
段目のシフトレジスタ１５−１に入力され、不良フラグ
の立ち上がりエッジによって不良判定結果情報が取り込
まれる。
不良が検出されると、不良フラグ生成回路４１より不良
フラグが出力され、アドレスカウンタ回路１１より出力
されるアドレス情報と、比較回路１３より出力される不
良判定結果情報とがロジックスキャンチェイン１５の１
段目のシフトレジスタ１５−１に入力され、不良フラグ
の立ち上がりエッジによって不良判定結果情報が取り込
まれる。
【００３９】また、不良が２つ検出された場合は、不良
フラグの立ち上がりエッジに同期して、１段目のシフト
レジスタ１５−１に保持された不良情報が２段目のシフ
トレジスタ１５−２にシフトされ、新しい不良情報が１
段目のシフトレジスタ１５−１に上書きされる。３つ以
上の不良が検出された場合も同様に、レジスタ内に保持
された不良情報をＹ方向に順次シフトする。これによ
り、最大でｎ個の不良情報を各シフトレジスタ１５−
１，１５−２，…，１５−ｎに保持する。
フラグの立ち上がりエッジに同期して、１段目のシフト
レジスタ１５−１に保持された不良情報が２段目のシフ
トレジスタ１５−２にシフトされ、新しい不良情報が１
段目のシフトレジスタ１５−１に上書きされる。３つ以
上の不良が検出された場合も同様に、レジスタ内に保持
された不良情報をＹ方向に順次シフトする。これによ
り、最大でｎ個の不良情報を各シフトレジスタ１５−
１，１５−２，…，１５−ｎに保持する。
【００４０】全てのＢＩＳＴ動作が完了した後、メモリ
テストモード信号ＭＴを切り替えてロジックスキャン状
態にし、各シフトレジスタ１５−１，１５−２，…，１
５−ｎの保持結果を外部端子ＳＤＯより出力して検証す
ることにより、不良が発生した箇所や個数を正確に検出
することができる。
テストモード信号ＭＴを切り替えてロジックスキャン状
態にし、各シフトレジスタ１５−１，１５−２，…，１
５−ｎの保持結果を外部端子ＳＤＯより出力して検証す
ることにより、不良が発生した箇所や個数を正確に検出
することができる。
【００４１】なお、上記実施形態では、メモリ１０が１
つの場合について説明したが、ロジックスキャンチェイ
ン１５の長さを変えることによって、複数のメモリを同
時にテストし、不良情報も一度に収集することが可能で
ある。図６は、２つのメモリ６０−１，６０−２を同時
にテストする場合の構成例を示す図である。なお、この
図６において、図１に示した符号と同一の符号を付した
ものは同一の機能を有するものであるので、重複する説
明を省略する。
つの場合について説明したが、ロジックスキャンチェイ
ン１５の長さを変えることによって、複数のメモリを同
時にテストし、不良情報も一度に収集することが可能で
ある。図６は、２つのメモリ６０−１，６０−２を同時
にテストする場合の構成例を示す図である。なお、この
図６において、図１に示した符号と同一の符号を付した
ものは同一の機能を有するものであるので、重複する説
明を省略する。
【００４２】図６に示すメモリＢＩＳＴ回路６１は、ア
ドレスカウンタ回路１１と、データ発生回路１２と、２
つの比較回路１３−１，１３−２と、ＢＩＳＴコントロ
ーラ回路１４とを備えている。アドレスカウンタ回路１
１は、同一のアドレス情報を２つのメモリ６０−１，６
０−２に出力する。これに応じてメモリ６０−１，６０
−２は、指定された同じアドレスのメモリセルの情報を
２つの比較回路１３−１，１３−２に出力する。比較回
路１３−１，１３−２は、不良判定処理を並列的に実行
する。
ドレスカウンタ回路１１と、データ発生回路１２と、２
つの比較回路１３−１，１３−２と、ＢＩＳＴコントロ
ーラ回路１４とを備えている。アドレスカウンタ回路１
１は、同一のアドレス情報を２つのメモリ６０−１，６
０−２に出力する。これに応じてメモリ６０−１，６０
−２は、指定された同じアドレスのメモリセルの情報を
２つの比較回路１３−１，１３−２に出力する。比較回
路１３−１，１３−２は、不良判定処理を並列的に実行
する。
【００４３】また、図６に示すロジックスキャンチェイ
ン６２は、複数のシフトレジスタ６２−１，６２−２，
…，６２−ｎに分割されている。分割された各シフトレ
ジスタ６２−１，６２−２，…，６２−ｎはそれぞれ、
２つのメモリ６０−１，６０−２のそれぞれにある１つ
のビット線上に存在するメモリセルの合計数とほぼ同数
のレジスタで構成されている。つまり、メモリ６０−
１，６０−２がそれぞれ図１のメモリ１０と同等の容量
を持つものであるとすれば、図６のシフトレジスタ６２
−１，６２−２，…，６２−ｎが持つレジスタ数は、図
１のシフトレジスタ１５−１，１５−２，…，１５−ｎ
が持つレジスタ数の２倍となる。
ン６２は、複数のシフトレジスタ６２−１，６２−２，
…，６２−ｎに分割されている。分割された各シフトレ
ジスタ６２−１，６２−２，…，６２−ｎはそれぞれ、
２つのメモリ６０−１，６０−２のそれぞれにある１つ
のビット線上に存在するメモリセルの合計数とほぼ同数
のレジスタで構成されている。つまり、メモリ６０−
１，６０−２がそれぞれ図１のメモリ１０と同等の容量
を持つものであるとすれば、図６のシフトレジスタ６２
−１，６２−２，…，６２−ｎが持つレジスタ数は、図
１のシフトレジスタ１５−１，１５−２，…，１５−ｎ
が持つレジスタ数の２倍となる。
【００４４】この図６のように構成した場合も、ＢＩＳ
Ｔによるメモリテストを行うときには、ロジックスキャ
ンチェイン６２は、Ｙ方向のシフトレジスタをアクティ
ブにする。このとき、アドレスカウンタ回路１１から出
力されるアドレス情報と、２つの比較回路１３−１，１
３−２から出力されるメモリ６０−１，６０−２の不良
判定結果情報は、ロジックスキャンチェイン６２内の１
段目のシフトレジスタ６２−１に常に出力されている。
Ｔによるメモリテストを行うときには、ロジックスキャ
ンチェイン６２は、Ｙ方向のシフトレジスタをアクティ
ブにする。このとき、アドレスカウンタ回路１１から出
力されるアドレス情報と、２つの比較回路１３−１，１
３−２から出力されるメモリ６０−１，６０−２の不良
判定結果情報は、ロジックスキャンチェイン６２内の１
段目のシフトレジスタ６２−１に常に出力されている。
【００４５】この場合、あるアドレス情報にて示される
ビット線上のＢＩＳＴ試験をした結果、そのビット線上
の各メモリセルに不具合が全くない場合には、全ての値
が“０”の不良判定結果情報が１段目のシフトレジスタ
６２−１に出力される。一方、あるビット線上の各メモ
リセルの何れか１つにでも不具合があった場合は、その
メモリセルに対応する部分の値が“１”となった不良判
定結果情報が１段目のシフトレジスタ６２−１に出力さ
れる。
ビット線上のＢＩＳＴ試験をした結果、そのビット線上
の各メモリセルに不具合が全くない場合には、全ての値
が“０”の不良判定結果情報が１段目のシフトレジスタ
６２−１に出力される。一方、あるビット線上の各メモ
リセルの何れか１つにでも不具合があった場合は、その
メモリセルに対応する部分の値が“１”となった不良判
定結果情報が１段目のシフトレジスタ６２−１に出力さ
れる。
【００４６】そして、不良が検出されると、ロジックス
キャンチェイン６２を動作させるクロックが発生し、ア
ドレス情報と不良判定結果情報とがレジスタ内に取りこ
まれる。１つの不良が検出された場合でもＢＩＳＴによ
るメモリテストは継続して行われる。そして、複数の不
良が検出された場合には、１段目のシフトレジスタ６２
−１は２段目のシフトレジスタ６２−２に、２段目のシ
フトレジスタ６２−２は３段目のシフトレジスタ６２−
３というように、レジスタ内に格納された不良情報をＹ
方向に順次シフトする。これにより、２つのメモリ６０
−１，６０−２に関する不良情報を最大でｎ個同時に各
シフトレジスタ６２−１，６２−２，…，６２−ｎに保
持することが可能である。
キャンチェイン６２を動作させるクロックが発生し、ア
ドレス情報と不良判定結果情報とがレジスタ内に取りこ
まれる。１つの不良が検出された場合でもＢＩＳＴによ
るメモリテストは継続して行われる。そして、複数の不
良が検出された場合には、１段目のシフトレジスタ６２
−１は２段目のシフトレジスタ６２−２に、２段目のシ
フトレジスタ６２−２は３段目のシフトレジスタ６２−
３というように、レジスタ内に格納された不良情報をＹ
方向に順次シフトする。これにより、２つのメモリ６０
−１，６０−２に関する不良情報を最大でｎ個同時に各
シフトレジスタ６２−１，６２−２，…，６２−ｎに保
持することが可能である。
【００４７】そして、全てのＢＩＳＴ動作が完了した
後、メモリテストモード信号ＭＴを切り替えてロジック
スキャン状態にし、各シフトレジスタ６２−１，６２−
２，…，６２−ｎの保持結果を外部端子ＳＤＯより出力
して検証することにより、２つのメモリ６０−１，６０
−２において不良が発生した箇所や個数を正確に検出す
ることができる。
後、メモリテストモード信号ＭＴを切り替えてロジック
スキャン状態にし、各シフトレジスタ６２−１，６２−
２，…，６２−ｎの保持結果を外部端子ＳＤＯより出力
して検証することにより、２つのメモリ６０−１，６０
−２において不良が発生した箇所や個数を正確に検出す
ることができる。
【００４８】なお、上記に示した実施形態は、何れも本
発明を実施するにあたっての具体化の一例を示したもの
に過ぎず、これらによって本発明の技術的範囲が限定的
に解釈されてはならないものである。すなわち、本発明
はその精神、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
発明を実施するにあたっての具体化の一例を示したもの
に過ぎず、これらによって本発明の技術的範囲が限定的
に解釈されてはならないものである。すなわち、本発明
はその精神、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
【００４９】
【発明の効果】以上詳しく説明したように、本発明によ
れば、ロジックテストのために元々存在するスキャンレ
ジスタ回路をメモリテストにも有効に利用して、半導体
記憶装置のテスト時に検出される不良判定結果情報をア
ドレス情報と共にスキャンレジスタ回路に順次保持して
いくことが可能となる。これにより、複雑な回路構成を
追加することなく、一度のテストで１つ以上の不良箇所
および不良個数を特定することができ、メモリテストに
要する処理時間を大幅に短くすることができる。
れば、ロジックテストのために元々存在するスキャンレ
ジスタ回路をメモリテストにも有効に利用して、半導体
記憶装置のテスト時に検出される不良判定結果情報をア
ドレス情報と共にスキャンレジスタ回路に順次保持して
いくことが可能となる。これにより、複雑な回路構成を
追加することなく、一度のテストで１つ以上の不良箇所
および不良個数を特定することができ、メモリテストに
要する処理時間を大幅に短くすることができる。
【図１】本実施形態による半導体記憶装置の不良解析装
置の構成例を示す図である。
置の構成例を示す図である。
【図２】ロジックスキャンチェインを構成する１つのス
キャンフリップフロップの回路構成を示す図である。
キャンフリップフロップの回路構成を示す図である。
【図３】図２に示したスキャンフリップフロップを用い
たレジスタチェインの構成例を示す図である。
たレジスタチェインの構成例を示す図である。
【図４】不良フラグ生成回路の構成例を示す図である。
【図５】ロジックスキャン時に使用するクロックとＢＩ
ＳＴによるメモリスキャン時に使用するクロックとの切
り替え方法を説明するための図である。
ＳＴによるメモリスキャン時に使用するクロックとの切
り替え方法を説明するための図である。
【図６】本実施形態による半導体記憶装置の不良解析装
置の他の構成例を示す図である。
置の他の構成例を示す図である。
【図７】従来のメモリＢＩＳＴ回路の構成を示す図であ
る。
る。
１０ メモリ（ＲＡＭ） １１ アドレスカウンタ回路 １２ データ発生回路 １３ 比較回路 １４ ＢＩＳＴコントローラ回路 １５ ロジックスキャンチェイン １５−１，１５−２，１５−ｎ シフトレジスタ １６ メモリＢＩＳＴ回路 ２２ セレクタ ４１ 不良フラグ生成回路 ５１ セレクタ ６０−１，６０−２ メモリ（ＲＡＭ） ６１ メモリＢＩＳＴ回路 １３−１，１３−２ 比較回路 ６２ ロジックスキャンチェイン ６２−１，６２−２，６２−ｎ シフトレジスタ
Claims (8)
- 【請求項１】 半導体記憶装置の内部に作り込まれたテ
スト回路を用いて、供給されるアドレス情報に基づき上
記半導体記憶装置の内部の不良判定を順次行う不良判定
回路と、 上記不良判定回路から出力される不良判定結果情報と上
記アドレス情報とを取り込んで順次保持するスキャンレ
ジスタ回路とを備えたことを特徴とする半導体記憶装置
の不良解析装置。 - 【請求項２】 上記不良判定回路は、上記半導体記憶装
置からの出力信号の期待値を発生するデータ発生回路
と、 上記半導体記憶装置からの出力信号と上記データ発生回
路から出力される期待値とを比較し、一致または不一致
の結果を上記不良判定結果情報として出力する比較回路
とを備えることを特徴とする請求項１に記載の半導体記
憶装置の不良解析装置。 - 【請求項３】 上記スキャンレジスタ回路は、上記半導
体記憶装置以外のロジック回路のテストを行う際に使用
されるロジックスキャンレジスタ回路であることを特徴
とする請求項１に記載の半導体記憶装置の不良解析装
置。 - 【請求項４】 上記スキャンレジスタ回路は複数のシフ
トレジスタにより構成され、第1の方向に対するシフト
動作と第２の方向に対するシフト動作とを切り替えるセ
レクタを備えたことを特徴とする請求項３に記載の半導
体記憶装置の不良解析装置。 - 【請求項５】 上記セレクタは、上記ロジック回路のテ
ストを行う際には上記第１の方向に対するシフト動作を
選択し、上記半導体記憶装置のテストを行う際には上記
第２の方向に対するシフト動作を選択することを特徴と
する請求項４に記載の半導体記憶装置の不良解析装置。 - 【請求項６】 上記比較回路によって上記半導体記憶装
置からの出力信号と上記データ発生回路から出力される
期待値との不一致が検出されたときに、不良フラグを生
成し、上記不良フラグをテスト動作クロックと同期して
出力する不良フラグ生成回路を備えたことを特徴とする
請求項２に記載の半導体記憶装置の不良解析装置。 - 【請求項７】 上記不良フラグ生成回路より出力される
不良フラグを上記スキャンレジスタ回路の動作クロック
として用いるようにしたことを特徴とする請求項６に記
載の半導体記憶装置の不良解析装置。 - 【請求項８】 上記不良判定回路は、複数の半導体記憶
装置に共通に供給されるアドレス情報に基づいて上記複
数の半導体記憶装置の内部の不良判定を行い、 上記スキャンレジスタ回路は、上記不良判定回路から出
力される上記複数の半導体記憶装置に関する不良判定結
果情報と上記アドレス情報とを取り込んで順次保持する
ことを特徴とする請求項１に記載の半導体記憶装置の不
良解析装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000214821A JP3893238B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体記憶装置の不良解析装置 |
| US09/726,615 US6359818B2 (en) | 2000-07-14 | 2000-12-01 | Apparatus for analyzing failure for semiconductor memory device |
| US10/062,544 US6549478B2 (en) | 2000-07-14 | 2002-02-05 | Scan register circuit for scanning data for determining failure in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000214821A JP3893238B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体記憶装置の不良解析装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002032998A true JP2002032998A (ja) | 2002-01-31 |
| JP2002032998A5 JP2002032998A5 (ja) | 2004-12-09 |
| JP3893238B2 JP3893238B2 (ja) | 2007-03-14 |
Family
ID=18710336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000214821A Expired - Fee Related JP3893238B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体記憶装置の不良解析装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6359818B2 (ja) |
| JP (1) | JP3893238B2 (ja) |
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| US8055961B2 (en) | 2008-06-17 | 2011-11-08 | Fujitsu Limited | Semiconductor device testing |
| JP2017079091A (ja) * | 2015-10-22 | 2017-04-27 | 富士通株式会社 | 集積回路、および集積回路の試験方法 |
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| JP3626698B2 (ja) * | 2001-05-14 | 2005-03-09 | 松下電器産業株式会社 | 半導体装置 |
| JP2003068098A (ja) * | 2001-08-28 | 2003-03-07 | Mitsubishi Electric Corp | テスト回路装置および半導体集積回路装置 |
| JP2003303499A (ja) * | 2002-04-08 | 2003-10-24 | Mitsubishi Electric Corp | 半導体集積回路 |
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