JP2017079091A - 集積回路、および集積回路の試験方法 - Google Patents

Abstract

【課題】自己テスト回路の試験クロックによる試験の繰り返しを低減する。【解決手段】集積回路は、記憶部、アドレス生成部、試験実行部、複数の結果データ格納部、および複数のアドレス格納部と、記憶部、アドレス生成部、試験実行部、複数の結果データ格納部、複数のアドレス格納部に第１のクロックを供給する第１クロック回路を有する。また、本集積回路は、外部出力部と、外部出力部に前記第１のクロックよりも低速の第２のクロックを供給する第２クロック回路を有する。複数の結果データ格納部は、試験の結果がエラーの場合のエラー結果データを順次格納する。複数のアドレス格納部は、複数の結果データ格納部で保持されるエラー結果データに対応する複数の試験対象アドレスをそれぞれ格納する。外部出力部は、第１クロックによる試験後、第２クロックにより複数の結果データ格納部にそれぞれ格納されたエラー結果データと複数のアドレス格納部にそれぞれ格納された試験対象アドレスとを外部装置に出力する。【選択図】図６

Description

本発明は、集積回路、および集積回路の試験方法に関する。

集積回路内のRAM(Random Access Memory)の全アドレスのfail bit情報を取得する方法
としてfail bit map (FBM)試験がある。FBM試験では、例えば、自己テスト（Built In Self Test, BIST)回路が集積回路に組み込まれ、集積回路内のRAMのテストが実行される。

特開２００９−２６３７２号公報 特開２０１０−４００８５号公報

ところで、従来の技術は、自己テスト回路のクロックよりも低速なクロックにより動作する記憶回路でfail bit情報とfail アドレス情報を記憶する。このため、従来の技術は
、fail アドレス情報等のエラー結果取得のために、一旦自己テスト回路による試験を終
了させる方式を採用する。したがって、一度の自己テスト回路による試験の実行で複数のfailアドレス情報等のエラー結果データを取得することができず、試験の繰り返しが多くなってしまうという欠点が生じる。

そこで、本発明は、集積回路内のテスト回路による試験で複数のエラー結果及びエラーが発生した複数の試験対象アドレスを取得し、集積回路内のテスト回路による試験の繰り返しを低減し、高速クロックによる試験を効率良く実行できる集積回路、および集積回路の試験方法を提供することを目的とする。

開示の技術の一側面は、次の集積回路によって例示される。本集積回路は、記憶部、アドレス生成部、試験実行部、複数の結果データ格納部、および複数のアドレス格納部と、この記憶部、アドレス生成部、試験実行部、複数の結果データ格納部、複数のアドレス格納部に第１のクロックを供給する第１クロック回路を有する。また、本集積回路は、外部出力部と、この外部出力部に前記第１のクロックよりも低速の第２のクロックを供給する第２クロック回路を有する。

アドレス生成部は、記憶部の試験対象アドレスを生成する。試験実行部は、前記記憶部の試験対象アドレスのそれぞれにおける試験の結果データを生成する。複数の結果データ格納部は、試験の結果がエラーの場合のエラー結果データを順次格納する。複数のアドレス格納部は、複数の結果データ格納部で保持されるエラー結果データに対応する複数の試験対象アドレスをそれぞれ格納する。外部出力部は、複数の結果データ格納部にそれぞれエラー結果データが格納され、前記複数のアドレス格納部にそれぞれ試験対象アドレスが格納された後に、前記複数の結果データ格納部にそれぞれ格納されたエラー結果データと前記複数のアドレス格納部にそれぞれ格納された試験対象アドレスとを外部装置に出力する。

本集積回路によれば、集積回路内のテスト回路による試験で複数のエラー結果及びエラ
ーが発生した複数の試験対象アドレスを取得し、集積回路内のテスト回路による試験の繰り返しを低減し、高速クロックによる試験を効率良く実行することができる。

実施形態１のFBM試験の処理手順を例示するフローチャートである。 実施形態１の集積回路の回路ブロック図と、本集積回路でのFBM試験を起動するLSIテスタの構成を例示する図である。 fail bitパタンの例である。 fail bitパタンが発生したときに記憶回路が保持するデータの例である。 実施形態１の集積回路が実行する高速FBM試験の処理手順を例示するフローチャートである。 実施形態２の集積回路の構成を例示する構成図である。 実施形態２の集積回路での高速FBM試験の処理手順を例示するフローチャートである。 fail bit情報とfail アドレス情報を３組記憶する記憶回路の構成を例示する図である。 BIST試験の実行、データ転送、およびBIST試験の再開・継続のタイミングと、fail bit情報、およびfail アドレス情報を例示する図である。 BIST試験後にLSIテスタに転送されるデータを例示する図である。 集積回路において、エラーが検知されたときの各部の値の変化を例示する図である。 集積回路において、エラーが検知されたときの各部の値の変化を例示する図である。

以下、図面を参照して、実施形態に係る集積回路について説明する。以下の実施形態の構成は例示であり、本集積回路は実施形態の構成には限定されない。

［実施形態１］
図１から図５に基づいて実施形態１に係る集積回路を説明する。本集積回路は、メモリと、メモリのBIST試験を実行するBIST回路と、BIST回路にBIST試験のための初期設定を行い、BIST試験終了後に試験結果を読み出すためのスキャンシフト回路とを有する。スキャンシフト回路は、本集積回路外部のLSI（Large Scale Integration）テスタに接続される。本集積回路は、LSIテスタの指令によって以下の手順でBIST回路を用いた高速FBM試験を実行する。すなわち、
(1)本集積回路は、BIST試験による試験対象のアドレスでpass/failの判定を実施する。
(2)そして、本集積回路は、BIST試験中に初めてfailした時の試験対象アドレスである第
１の特定アドレスと、BIST試験で検出されたエラービットを示す第１のfail bitパタンの情報を記憶する。さらに、本集積回路は、第１のfail bitパタンが連続して出現したら、第１のfail bitパタンについての同一fail bitパタン連続出現回数を記憶することをBIST試験中に行なう。
(3)さらに、本集積回路は、第１のfail bitパタンとは異なる第２のfail bitパタンが出
現したら、その第２のfail bitパタンが出現した第２の特定アドレスと第２のfail bitパタンの情報とを記憶する。さらに、本集積回路は、第２のfail bitパタンが連続して出現したら、第２のfail bitパタンについての同一fail bitパタン連続出現回数を記憶することをBIST試験中に行なう。
(4)そして、本集積回路は、BIST試験中の最後にfail bit情報を得た最後の特定アドレス
の次のアドレスにおいて、次回BIST試験のpass/failの判定が開始するように、最後の特
定アドレスを保持し、次回のBIST試験に備える。

なお、本集積回路は、上記(2)(3)において、fail bitパタンと、fail bitパタンが最初に出現したアドレスと、fail bitパタンの連続出現回数を試験結果として記憶するとともに、一連のBIST試験終了後に、記憶している試験結果をスキャンシフトで外部のLSIテス
タに出力可能な記憶部を複数組有する。

上記項目(2)(3)はBIST試験中にfailアドレス情報を記憶すること、項目(4)はBIST制御
回路なしに次回BIST試験の試験対象アドレスを設定することを実行する。本集積回路は、この手順を試験対象アドレスの末尾にいたるまで繰り返して実行することにより、高速FBM試験の時間を短縮する。本集積回路は、特に下記効果を達成する。
（効果１）本集積回路は、上記項目(2)(3)を実行することで、同一fail bitパタンが連続した場合、fail bit情報の記憶をスキップすることが可能となる。また、本集積回路は、同一fail bitパタンが連続したときのfail bit情報の転送をスキップすることが可能となる。
（効果２）本集積回路は、上記項目(2)(3)を実行することで、一度のBIST試験で複数のfail bit情報を転送することが可能となる。すなわち、本集積回路は、1回のBIST試験で記
憶できるfail bit情報及びfailアドレス情報を増やせる回路構成をとる。

図１は、FBM試験の処理手順を例示するフローチャートである。本集積回路は、LSIテスタからの設定にしたがってBIST試験を開始する（G1）。

本集積回路は、試験対象アドレスにシーケンシャルにアクセスして、BIST試験を実行する(G2)。そして、前後する２つの試験対象アドレスにおいて、同一fail bitパタンが出現した場合には、本集積回路は、同一fail bitパタン連続回数を記憶し、当該アドレスをスキップする。また、試験対象アドレスの試験結果が正常、すなわち、passと判断された場合には、本集積回路は、当該アドレスをスキップする。このようにして、BIST試験において、本集積回路は、(a)異なるfail bitパタンの情報、(b) 異なるfail bitパタンが発生
したfailアドレス情報、及び、(c) 同一fail bitパタン連続回数を記憶する。

そして、本集積回路は、すべての記憶回路にデータを記憶したか、または、所定範囲のアドレスの試験を終了したか、否かを判定する(G3)。すべての記憶回路にデータを記憶していない場合で、かつ、所定アドレスの試験を終了していない場合には、本集積回路は、G2の処理に戻る。一方、所定範囲の記憶回路にデータを記憶したか、または、所定範囲のアドレスの試験を終了したかのいずれかが充足される場合には、本集積回路は、BIST試験を終了する(G4)。ここで、所定範囲のアドレスとは、fail bit情報が発生しない場合に連続して実行できるテスト範囲のアドレスをいう。所定範囲のアドレスは例えば、RAMの全
範囲でもよい。

そして、本集積回路は、クロックを高速CLKから低速CLKに切り替える。そして、本集積回路は、スキャンシフトにより、試験結果を外部のLSIテスタに転送する(G6)。さらに、LSIテスタは全アドレスの試験結果を取得したか否かを判定する(G7)。LSIテスタは、全ア
ドレスの試験結果を取得していない場合には、本集積回路において次のBIST試験を起動する。すると、本集積回路は、最後に記憶したfailアドレスの次のアドレスからBIST試験の判定を開始する(G8)。一方、LSIテスタは、全アドレスの試験結果を取得した場合には、
高速FBM試験を終了する。

図２は、本集積回路の回路ブロック図と、本集積回路でのFBM試験を起動するLSIテスタの構成を例示する図である。図２で、本集積回路は、LSIで例示されている。本集積回路
は、フェーズロックループ（PLL）回路 3-22と、分周回路 3-23と、パターンジェネレー
タ（PG） 3-1と、メモリ(RAM) 3-3と、マスク回路 3-7a,3-7b,3-7mと、fail bit記憶回路
3-8a,3-8b,3-8mと、比較回路3-18a,3-18bと、マスク回路3-21a,3-21bと、同一fail連続
回数カウンタ3-20a,3-20bと、試験アドレスカウンタ 3-10と、マスク回路 3-12a, 3-12b,
3-12mと、failアドレス記憶回路3-11a,3-11b,3-11mと、マスク信号生成回路3-19とを有
する。

メモリ(RAM) 3-3は記憶部の一例である。パターンジェネレータ（PG） 3-1は、記憶部
の試験対象アドレスに書き込まれる試験データを生成するデータ生成部の一例である。マスク回路 3-7aは、複数の結果データ格納部のうち第１の結果データ格納部にエラー結果
データが格納されたときに、前記第１の結果データ格納部への次のエラー結果データの格納を遮断する第１の遮断回路の一例である。マスク回路 3-7bは、複数の結果データ格納
部のうち第１の結果データ格納部に第１のエラー結果データが格納された後に、第２の結果データ格納部に第１のエラー結果データとは異なる第２のエラー結果データが格納されたときに、前記第２の結果データ格納部への次のエラー結果データの格納を遮断する第２の遮断回路の一例である。fail bit記憶回路 3-8a, 3-8b, 3-8mは、試験の結果がエラー
の場合のエラー結果データを順次格納する複数の結果データ格納部の一例である。fail bit記憶回路 3-8aは、第１の結果データ格納部の一例でもある。fail bit記憶回路 3-8bは、第２の結果データ格納部の一例でもある。試験アドレスカウンタ 3-10は記憶部の試験
対象アドレスを生成するアドレス生成部の一例である。試験アドレスカウンタ 3-10はア
ドレス生成部が有する第１カウンタの一例でもある。failアドレス記憶回路3-11a, 3-11b, 3-11mは、複数の結果データ格納部で保持されるエラー結果データに対応する複数の試
験対象アドレスをそれぞれ格納するアドレス格納部の一例である。failアドレス記憶回路
3-11a, 3-11b, 3-11mは、第1カウンタを駆動するクロックと同一のクロックで駆動され
る第２カウンタの一例でもある。マスク回路 3-12a, 3-12b, 3-12mは、複数の結果データ格納部のいずれかにエラー結果データが格納されたときに、前記エラー結果データが格納された結果データ格納部に対応するアドレス格納部の前記第２カウンタへのクロックを遮断する遮断回路の一例である。同一fail連続回数カウンタ3-20aは、同一のエラー結果デ
ータが複数回連続して繰り返される場合に、繰り返し数を計数する第３カウンタの一例である。同一fail連続回数カウンタ3-20bは第４カウンタの一例である。フェーズロックル
ープ（PLL）回路 3-22は,記憶部、アドレス生成部、試験実行部、複数の結果データ格納
部、および複数のアドレス格納部に第１のクロックを供給する第１クロック回路の一例である。分周回路 3-23は、外部出力部に前記第１のクロックよりも低速の第２のクロック
を供給する第２クロック回路の一例である。

PLL回路 3-22は、LSIテスタからテスタクロックの供給を受ける。PLL回路 3-22は、テ
スタクロックに同期した高周波クロックを発生する。高周波クロックは、パターンジェネレータ 3-1、メモリ 3-3及び本集積回路内の各記憶回路に供給される。

分周回路 3-23は、PLL回路 3-22からの高周波クロックを分周し、低周波クロックを生
成する。低周波クロックは、パターンジェネレータ 3-1、メモリ 3-3及び本集積回路内の各記憶回路に供給され、スキャンシフトによる初期設定、および試験結果の読み出しに用いられる。

パターンジェネレータ 3-1は、スキャン入力(SI)端子とスキャン出力(SO)端子を有している。パターンジェネレータ 3-1は、スキャンチェーン回路からSI端子を通じて、スキャンシフトによりLSIテスタから初期値の設定を受ける。そして、パターンジェネレータ 3-1は、PLL回路 3-22からの高周波クロックにしたがって、試験パタンを生成し、生成した
試験パタンをメモリ 3-3等へ供給する。

試験アドレスカウンタ3-10は、PLL回路 3-22からの高周波クロックにしたがって、試験対象のアドレスを生成する。メモリ 3-3は、試験対象のアドレスに対して、パターンジェネレータ 3-1が生成した試験パタンを書き込み、試験対象のアドレスに書き込まれている
データを読み出す。メモリ 3-3の試験対象のアドレスから読み出されたデータは、パターンジェネレータ 3-1が生成した試験パタン（期待値）と比較される。図２では、メモリ 3-3から読み出されたデータと期待値とを比較する比較器は省略されている。

fail bit記憶回路3-8a,3-8b,3-8mは、メモリ 3-3から読み出されたデータと期待値との比較の結果、エラーが発生した場合に、エラーのビットパタンであるfail bitパタン(pf_info_a,pf_info_b, pf_info_m)を格納する。fail bitパタン(pf_info_a, pf_info_b, pf_info_m)は、エラー結果データの一例である。ただし、本実施形態では、上記比較の結果
、エラーが発生した場合で、かつ、前後して試験される試験対象アドレスでのfail bitパタンが相互に異なる場合に、相互に異なるfail bitパタンがfail bit記憶回路3-8a, 3-8b, 3-8mに記憶される。

一方、メモリ 3-3から読み出されたデータと期待値との比較の結果、エラーが発生しなかった場合には、試験結果パタンはfail bit記憶回路3-8a,3-8b,3-8mに記憶されない。また、前後して試験される試験対象アドレスで同一のfail bitパタンが出現した場合には、後のfail bitパタンは記憶されない。このため、マスク回路 3-7a,3-7b,3-7mが設けられ
ている。マスク回路3-7a,3-7b,3-7mには、メモリ 3-3から読み出されたデータと期待値との比較の結果、エラーが発生し、かつ、前後して試験される試験対象アドレスで異なるfail bitパタンが出現した場合に、相互に異なるfail bitパタンをそれぞれ順次fail bit記憶回路3-8a,3-8b,3-8mに記憶するためのマスク信号が供給される。

例えば、初期状態では、マスク回路 3-7a,3-7b,3-7mには、マスクなしの設定されてい
る。マスク回路 3-7a,3-7b,3-7mの設定は、fail bitパタンが出現するまで維持される。
したがって、最初のfail bitパタンが出現まで、メモリ 3-3から読み出されたデータと期待値との比較の結果は、fail bit記憶回路3-8a,3-8b,3-8mにそれぞれ上書きされる。そして、最初のfail bitパタンが出現し、fail bit記憶回路3-8a,3-8b,3-8mに書き込まれると、まず、マスク回路 3-7aが入力信号をマスクするように設定され、マスク回路 3-7b,3-7mはマスクなしの設定が維持される。このマスク信号は、マスク信号生成回路 3-19が、最初のfail bitパタンから生成する。

すると、次の試験対象アドレスにおける試験結果である、メモリ 3-3から読み出されたデータと期待値との比較の結果は、fail bit記憶回路3-8aには書き込まれない。その結果、最初のfail bitパタンがfail bit記憶回路3-8aに保持される。そして、メモリ 3-3から読み出されたデータと期待値との比較の結果が正常（pass）、あるいは、最初のfail bitパタンと同一のエラーである場合には、マスク回路 3-7b,3-7mはマスクなしの設定が維持される。その結果、メモリ 3-3から読み出されたデータと期待値との比較の結果が正常（pass）、あるいは、最初のfail bitパタンと同一のエラーが継続する限り、メモリ 3-3から読み出されたデータと期待値との比較の結果は、fail bit記憶回路3-8b,3-8mに上書き
して記憶される。

そして、最初のfail bitパタンとは異なる第２のfail bitパタンが発生すると、マスク信号生成回路 3-19が、マスク回路 3-7bをマスクし、マスク回路 3-7mをマスクなしとす
るマスク信号を生成する。なお、このとき、マスク回路 3-7aはマスクが維持されたまま
である。すると、さらに次の試験対象アドレスにおける試験結果である、メモリ 3-3から読み出されたデータと期待値との比較の結果は、fail bit記憶回路3-8bには書き込まれない。その結果、第２のfail bitパタンがfail bit記憶回路3-8bに保持される。マスク回路
3-7mの動作もマスク回路 3-7a,3-7bの動作と同様である。このようにして、fail bit記
憶回路3-8a,3-8b,3-8mには、それぞれ異なるfail bitパタン(pf_info_a, pf_info_b, pf_info_m)が保持される。fail bit記憶回路3-8a,3-8bは、SI端子とSO端子を有している。fail bit記憶回路3-8a,3-8bは、スキャンチェーン回路からSI端子を通じて、スキャンシフ
トによりLSIテスタからの初期値の設定を受ける。また、fail bit記憶回路3-8a,3-8bは、SO端子につながるスキャンチェーン回路を通じて、記憶しているfail bitパタンをスキャンシフトによりLSIテスタに転送する。

比較回路 3-18aは、fail bit記憶回路3-8aの記憶データとfail bit記憶回路 3-8bの記
憶データを比較し、比較結果をマスク信号生成回路 3-19に伝達する。また、比較回路 3-18bは、fail bit記憶回路3-8bの記憶データとfail bit記憶回路 3-8mの記憶データを比較し、比較結果をマスク信号生成回路 3-19に伝達する。マスク信号生成回路 3-19は、比較回路 3-18a,3-18bの比較結果にしたがって、異なるfail bitパタンが発生したことを検知すると、マスク回路 3-7b,3-7mを順次マスクするマスク信号を生成する。また、比較回路
3-18a,3-18bの比較結果は、それぞれマスク回路3-21a,3-21bを通じて、それぞれ同一fail連続回数カウンタ 3-20a,3-20bに供給される。

マスク回路3-21aは、最初のfail bitパタンが出現し、かつ、fail bit記憶回路3-8aの
記憶データ(pf_info_a)とfail bit記憶回路 3-8bの記憶データ(pf_info_b)が同一である
場合に、マスク信号生成回路 3-19のマスク信号にしたがい、マスクなしの状態となる。
そして、fail bit記憶回路3-8aの記憶データ(pf_info_a)とfail bit記憶回路 3-8bの記憶データ(pf_info_b)が異なるデータとなったときに、マスク回路3-21aは、マスク信号生成回路 3-19のマスク信号にしたがい、マスク状態となる。

すなわち、最初のfail bitパタンが継続する限り、マスク信号生成回路 3-19が、マス
ク回路 3-21aをマスクなしとし、マスク回路 3-21bをマスクするマスク信号を生成する。そして、最初のfail bitパタンとは異なる第２のfail bitパタンが発生すると、マスク信号生成回路 3-19は、比較回路3-18aの比較結果から、マスク3-21aをマスクする信号を生
成する。したがって、同一fail連続回数カウンタ3-20aは、マスク回路3-21aのマスクの有無にしたがって、最初のfail bitパタンの連続出現回数(Ca2)を計数する。

同様に、マスク回路3-21bは、第２のfail bitパタンが出現し、かつ、fail bit記憶回
路3-8bの記憶データ(pf_info_b)とfail bit記憶回路 3-8mの記憶データ(pf_info_m)が同
一である場合に、マスク信号生成回路 3-19のマスク信号にしたがい、マスクなしの状態
となる。そして、fail bit記憶回路3-8bの記憶データ(pf_info_b)とfail bit記憶回路 3-8m(pf_info_m)の記憶データが異なるデータとなったときに、マスク回路3-21bは、マスク信号生成回路 3-19のマスク信号にしたがい、マスク状態となる。

すなわち、第２のfail bitパタンが継続する限り、マスク信号生成回路 3-19が、マス
ク回路 3-21bをマスクなしとするマスク信号を生成する。そして、第２のfail bitパタンとは異なる次のfail bitパタンが発生すると、マスク信号生成回路 3-19は、比較回路3-18bの比較結果から、マスク3-21bをマスクする信号を生成する。したがって、同一fail連
続回数カウンタ3-20bは、マスク回路3-21bのマスクの有無にしたがって、第２のfail bitパタンの連続出現回数(Cb2)を計数する。fail bitパタンの連続出現回数(Ca2,Cb2)は第３カウンタで計数される繰り返し数の一例である。

同一fail連続回数カウンタ3-20b ,3-20bは、SI端子とSO端子を有している。同一fail連続回数カウンタ3-20b ,3-20bは、スキャンチェーン回路を通じてSI端子から、スキャンシフトによりLSIテスタからの初期値の設定を受ける。また、同一fail連続回数カウンタ3-20b ,3-20bは、SO端子につながるスキャンチェーン回路を通じて、fail bitパタンの連続
出現回数(Ca2,Cb2)をスキャンシフトによりLSIテスタに転送する。

failアドレス記憶回路3-11a,3-11b,3-11mは、それぞれ、最初のfail bitパタン、第２
のfail bitパタン、第３のfail bitパタンが出現した試験対象アドレス(Ca1,Cb1,Cm1)を
記憶する。最初のfail bitパタン、第２のfail bitパタン、第３のfail bitパタンが出現した試験対象アドレス(Ca1,Cb1,Cm1)は、複数の結果データ格納部で保持されるエラー結
果データに対応する複数の試験対象アドレスの一例である。そのため、マスク回路3-12a,3-12b,3-12mは、初期状態では、マスクなしの状態が設定される。そして、最初のfail bitパタンが出現してfail bit記憶回路3-8aに記憶され、試験対象アドレスがfailアドレス
記憶回路3-11a,3-11b,3-11mに設定されると、まず、マスク回路3-12aがマスクされ、一方、マスク回路3-12b,3-12mは、マスクが維持される。その結果、次の試験対象アドレスに
試験対象が移行しても、failアドレス記憶回路3-11aの試験対象アドレスの値(Ca1)は保持される。

同様に、第２のfail bitパタンが出現し、fail bit記憶回路3-8bに記憶されると、マスク回路3-12bはマスクされ、マスク回路3-12cはマスクなしが維持される。その結果、試験対象が次の試験対象アドレスに移行しても、failアドレス記憶回路3-11bの試験対象アド
レスの値(Cb1)は保持される。failアドレス記憶回路3-11cとマスク回路3-12cの動作は、failアドレス記憶回路3-11aとマスク回路3-12aの動作、failアドレス記憶回路3-11bとマスク回路3-12bの動作と同様である。

failアドレス記憶回路3-11a,3-11b,3-11mは、SI端子とSO端子を有している。failアド
レス記憶回路3-11a,3-11b,3-11mは、スキャンチェーン回路からSI端子を通じて、スキャ
ンシフトによりLSIテスタから初期値の設定を受ける。また、failアドレス記憶回路3-11a,3-11b,3-11mは、SO端子につながるスキャンチェーン回路を通じて、fail アドレス情報
をスキャンシフトによりLSIテスタに転送する。

マスク信号生成回路3-19は、最初のfail bitパタンが出現し、最初のfail アドレスがfailアドレス記憶回路3-11aに設定されると、マスク回路3-12aをマスクし、マスク回路3-12b,3-12cをマスクなしとする信号を生成する。同様に、マスク信号生成回路3-19は、第２のfail bitパタンが出現し、第２のfail アドレスがfailアドレス記憶回路3-11bに設定されると、マスク回路3-12bをマスクし、マスク回路3-12cをマスクなしとする信号を生成する。さらに、同様に、マスク信号生成回路3-19は、第３のfail bitパタンが出現し、第３のfail アドレスがfail アドレス記憶回路3-11cに設定されると、マスク回路3-12cをマスクする信号を生成する。

図３は、試験対象アドレスad 0からad 7におけるfail bitパタンの例である。この例では、試験対象アドレスad 1, ad 2, ad 5において、それぞれ、bit 1にエラーが出現して
いる。また、試験対象アドレスad 6において、bit 1,bit 2にエラーが発生している。ま
た、試験対象アドレスad 7において、bit2にエラーが発生している。この場合に、最初のfail bitパタンが出現したアドレスad 1と、そのときのfailパタン0010が記憶回路aに保
持される。ここで、記憶回路aは、例えば、図２のfailアドレス記憶回路3-11aとfail bit記憶回路3-8aである。

また、アドレスad 3, ad 4で正常状態が継続した後、アドレスad 5でアドレスad 1と同一のfailパタン 0010が出現した場合も、そのfail bitパタンが出現したアドレスad 5と
、そのときのfailパタン 0010が記憶回路bに保持される。ここで、記憶回路bは、例えば
、図２のfailアドレス記憶回路3-11bとfail bit記憶回路3-8bである。

さらに、アドレスad 6でアドレスad 5とは異なるfailパタン0011が出現した場合も、そのfail bitパタンが出現したアドレスad 6と、そのときのfailパタン 0011が記憶回路mに保持される。ここで、記憶回路mは、例えば、図２のfailアドレス記憶回路3-11mとfail bit記憶回路3-8mである。

なお、図３では、アドレスad7でアドレスad6とは異なるfailパタン0010が出現するが、記憶回路のすべてがすでにエラー結果データを記憶しているため、アドレスad7でのfail bitパタンが出現したアドレスad 7と、そのときのfailパタン0010は、図２の集積回路で
は記憶できない。そのため、本集積回路は、最後に試験されたアドレスad 6をfailアドレス記憶回路3-11mに保持したまま、一旦BIST試験を終了し、記憶回路a,b,mの試験結果をLSIテスタに出力する。その後、本集積回路は、最後に試験されたアドレスad 6の次のアド
レスからBIST試験を再開する。

図４は、図３のfail bitパタンが発生したときに記憶回路a,b,mが保持するデータ例で
ある。図３で説明したように、記憶回路aは、fail bitパタンの情報（以下、fail bit情
報）として、0010を保持し、fail bitパタンが出現した試験対象アドレス(以下、fail アドレス)として、ad１を保持する。また、同一fail連続回数は2回である。また、記憶回路bは、fail bit情報として、0010を保持し、failアドレスとして、ad5を保持する。また、同一fail連続回数は1回である。さらに、記憶回路mは、fail bit情報として、0110を保持し、failアドレスとして、ad6を保持する。また、図２の回路では、３つ目のfail bitパ
タンについては、同一fail連続回数は計数されない。

図５は、本実施形態において、集積回路が実行する高速FBM試験の処理手順を例示する
フローチャートである。図５は、図２の構成にしたがって、図１の手順、特に、Ｇ２の処理を具体化したものである。

図１で述べたように、本集積回路は、LSIテスタからの設定にしたがってBIST試験を開
始する（S101）。すなわち、本集積回路は、試験対象アドレスをシーケンシャルに進め、試験対象アドレスでBIST試験を実行する(S102)。そして、本集積回路は、メモリ 3-3から読み出されたデータと期待値との比較の結果、fail bitパタンが出現したか否かを判定する(S103)。S103の判定で、fail bitパタンが出現しない場合、本集積回路は、S102の処理に戻る。

一方、S103の判定で、fail bitパタンが出現した場合、本集積回路は、fail bit情報と、failアドレス情報を記憶する(S104)。そして、本集積回路は、試験対象アドレスをシーケンシャルに進め、次の試験対象アドレスでBIST試験を実行する(S105)。

そして、本集積回路は、メモリ 3-3から読み出されたデータと期待値との比較の結果、fail bitパタンが出現したか否かを判定する(S106)。S106の判定で、fail bitパタンが出現しない場合、本集積回路は、S107,S108の処理によって、fail bitパタンが出現するま
で、試験対象アドレスを進める。そして、fail bitパタンが出現すると、本集積回路は、S111の処理に進める。

一方、S106の判定で、fail bitパタンが出現した場合、本集積回路は、出現したfail bit情報がその前に出現したfail bit情報と同一か否かを判定する(S109)。S109の判定で、出現したfail bit情報がその前に出現したfail bit情報と同一であると判定された場合、本集積回路は、fail bit情報の記憶をスキップし、同一fail回数をカウントアップする(S110)。そして、本集積回路は、S105の処理に戻る。

以上のS102,S105,S107における試験対象アドレスをシーケンシャルに進める処理が記憶部の試験対象アドレスを生成することの一例である。S102,S103,S105,S106,S107,およびS108の処理が、記憶部の試験対象アドレスのそれぞれにおいて試験の結果データを生成す
ることの一例である。

一方、S109の判定で、異なるfail bitパタンが出現した場合、本集積回路は、同一fail
回数を記憶する(S111)。そして、本集積回路は、各データの記憶先を次の記憶回路に設定する(S112)。そして、本集積回路は、新たに出現したfail bit情報とfailアドレスを記憶する(S113)。以上において、S104,S113の処理が、試験の結果がエラーの場合のエラー結
果データを順次複数の結果データ格納部に格納する処理の一例である。また、S104,S113
の処理が、複数の結果データ格納部でそれぞれ保持されるエラー結果データに対応する複数の試験対象アドレスをそれぞれ複数のアドレス格納部格納する処理の一例である。

そして、本集積回路は、すべての記憶回路にデータを記憶したか、または、所定範囲のアドレスの試験を終了したか、否かを判定する(S114)。所定範囲は、集積回路内の所定のレジスタに保持されている。所定範囲は、例えば、集積回路内のメモリの全アドレスでもよい。

本集積回路は、すべての記憶回路にデータを記憶していない場合で、かつ、所定範囲のアドレスの試験を終了していない場合には、S105の処理に戻る。一方、すべての記憶回路にデータを記憶したか、または、所定範囲のアドレスの試験を終了したかのいずれかが充足される場合には、本集積回路は、BIST試験を終了する(S115)。

そして、本集積回路は、クロックを高速クロックから低速クロックに切り替える(S116)。そして、本集積回路は、スキャンシフトにより、試験結果を外部のLSIテスタに転送す
る(S117)。S117の処理が、第１のクロックよりも低速な第２のクロックにしたがって、前記複数の結果データ格納部にそれぞれ格納されたエラー結果データと前記複数のアドレス格納部にそれぞれ格納された試験対象アドレスとを外部装置に出力する処理の一例である。

さらに、本集積回路は、LSIテスタの制御にしたがい、全アドレスの試験結果を取得し
たか否かを判定する(S118)。より具体的には、LSIテスタは、スキャンシフトで出力され
た試験アドレスの末尾が全アドレスの末尾に一致したか否かを判定する。そして、スキャンシフトで出力された試験アドレスの末尾が全アドレスの末尾に一致した場合には、LSI
テスタは、試験を続行しない。その結果、本集積回路は、全アドレスの試験結果を取得した場合には、高速FBM試験を終了する。一方、LSIテスタが全アドレスの試験結果を取得していない場合には、本集積回路にBIST試験の続行を指令する。すると、本集積回路は、最後に記憶したfailアドレスから次のBIST試験の判定を開始する(S119)。

S118とS119の処理が、外部装置に出力した後に、すべての試験対象アドレスが試験されていない場合に、前記複数のアドレス格納部に格納された複数の試験対象アドレスのうち、最後の試験対象アドレスの次のアドレスから次の試験の判定を開始する処理の一例である。

以上述べたように、本集積回路は、BIST試験中にfail bit情報とfailアドレス情報を複数組記憶することができる。そのため、従来のように、BIST試験を中断して低速クロック動作でfailアドレス情報を記憶するという処理ではなく、高速クロックで動作するBIST試験中に所定数のfail bit情報とfailアドレス情報の組を記憶することができる。したがって、本集積回路は、所定数の記憶回路がすべて記憶されるまで、BIST試験を中断することなくfail bit情報とfailアドレス情報を記憶することができる。また、本集積回路は、一度のBIST試験でfail bit情報とfailアドレス情報をまとめて複数組転送することでBIST試験の回数を低減し、試験時間を短縮できる。

また、本集積回路は、同一fail bitパタン連続時のfail bit情報をスキップするので、処理時間を短縮できる。また、本集積回路は、複数のfail bit情報を記憶すると共に、記憶した複数のfail bit情報を比較して連続した同一fail bitパタンの出現数を記憶する。
したがって、本集積回路は、回路点数増加を抑えつつ、一度のBIST試験で異なる複数のfail bit情報を得ることと、連続した同一fail bitパタンが出現した際のfail bit情報転送のスキップを同時に行なう。この場合に、本集積回路は、同一fail bitパタンの出現数を記憶することによって、連続した同一fail bitパタンをそれぞれ記憶した場合と同様の情報をBIST試験から得ることができる。したがって、究極的には、本集積回路は、１回のBIST試験で処理できる試験対象アドレスの範囲を拡張することができ、BISTの繰り返し回数を削減する。

さらに、本集積回路は、同一fail bitパタン連続回数をカウントして時間短縮するとともに、正常な試験結果、すなわち、passの場合のfail bit情報をスキップすることで、処理時間を短縮する。したがって、究極的には、本集積回路は、１回のBIST試験で処理できる試験対象アドレスの範囲を拡張することができ、BISTの繰り返し回数を削減する。

なお、上記実施形態では、本集積回路は、３つのマスク回路3-7a,3-7b,3-7m、３つのfail bit 記憶回路3-8a,3-8b,3-8m、３つのマスク回路3-12a,3-12b,3-12m、３つのfail ア
ドレス記憶回路3-11a,3-11b,3-11mを有している。しかし、fail bit 記憶回路とfail ア
ドレス記憶回路がそれぞれ３つに限定される訳ではない。たとえば、これらの回路は、それぞれ２個設けられてもよいし、４個以上設けられてもよい。

[実施形態２]
以下、図６から１１を参照して、実施形態２に係る集積回路を説明する。上記実施形態１では、マスク回路3-7a,3-7b,3-7m,fail bit 記憶回路3-8a,3-8b,3-8m,マスク回路3-12a,3-12b,3-12m,及びfail アドレス記憶回路3-11a,3-11b,3-11mによって、複数のfail bit情
報とfail アドレス情報を記憶する集積回路について説明した。本実施形態では、複数のfail bit情報とfail アドレス情報を記憶する集積回路において、マスク信号を生成する回路をさらに具体的に説明する。

図６は、実施形態２の集積回路の構成を例示する構成図である。本集積回路（LSI）は
、PLL回路 2-22と、分周回路 2-23と、スキャンチェーン入力部 2-24と、スキャンチェーン出力部 2-25と、パターンジェネレータ 2-1と、スキャンラッチ 2-2,2-4,2-5と、メモ
リ 2-3とを有する。また、本集積回路は、fail bit情報を生成する比較器 2-6と、生成されたfail bit情報を保持するための、マスク回路 2-7a,2-7bと、データレシーバ 2-8a,2-8bとを有する。また、本集積回路は、試験対象アドレスを発生するカウンタ2-10を有する。また、本集積回路は、fail アドレス情報を保持するため、カウンタ2-11a,2-11bと、マスク回路2-12a,2-12bとを有する。さらに、本集積回路は、同一fail bit情報の連続出現
回数を計数するため、カウンタ 2-20を有する。さらに、本集積回路は、マスク信号生成
のため、ORゲート 2-9a,2-9bと、比較器 2-16と、レジスタ 2-17と、マスク回路 2-18と
、ANDゲート 2-19と、比較器2-13a,2-13bと、レジスタ2-15と、ORゲート2-14a,2-14bを有する。

メモリ 2-3は記憶部の一例である。パターンジェネレータ 2-1はデータ生成部の一例である。マスク回路 2-7aは、複数の結果データ格納部のうち第１の結果データ格納部にエ
ラー結果データが格納されたときに、前記第１の結果データ格納部への次のエラー結果データの格納を遮断する第１の遮断回路の一例である。マスク回路 2-7bは、複数の結果デ
ータ格納部のうち第１の結果データ格納部に第１のエラー結果データが格納された後に、第２の結果データ格納部に第１のエラー結果データとは異なる第２のエラー結果データが格納されたときに、前記第２の結果データ格納部への次のエラー結果データの格納を遮断する第２の遮断回路の一例である。データレシーバ 2-8aは第1の結果データ格納部の一例である。データレシーバ 2-8bは第２の結果データ格納部の一例である。データレシーバ 2-8a,2-8bは結果データ格納部の一例でもある。カウンタ2-10はアドレス生成部の一例で
ある。カウンタ2-10は第１カウンタの一例である。カウンタ2-11a,2-11bは、アドレス格
納部の一例である。カウンタ2-11a,2-11bは、第２カウンタの一例でもある。スキャンチ
ェーン出力部 2-25と、スキャンチェーン出力部 2-25につながる回路は外部出力部の一例である。マスク回路2-12a,2-12bは、遮断回路の一例である。カウンタ 2-20は第３カウンタの一例である。PLL回路 2-22は、第１クロック回路の一例である。分周回路 1-23は第
２クロック回路の一例である。

以下、図６の回路動作を説明する。まず、図6の全ての比較回路は、2つの入力が一致していれば"0"、不一致ならば"1"とし、全てのマスク回路は"1"の制御信号入力でマスクさ
れる回路であるとする。

本集積回路は、試験対象アドレスをシーケンシャルに変更しつつ、BIST試験を繰り返し実行する。BIST試験開始時には、本集積回路は、分周回路 2-23から出力される低周波ク
ロックでスキャンシフト動作を実行し、スキャンチェーン入力部 2-24を通じてLSIテスタの出力を取り込む。図６のように、パターンジェネレータ 2-1及びデータレシーバ 2-8a
、2-8b及びカウンタ 2-10、2-11a、2-11b、2-20及びレジスタ 2-15、2-17は、それぞれSI端子とSO端子を有している。スキャンシフト動作により、パターンジェネレータ 2-1及びデータレシーバ 2-8a、2-8b及びカウンタ 2-10、2-11a、2-11b、2-20及びレジスタ 2-15
、2-17の初期値がそれぞれのSI端子から設定される。

その後、本集積回路は、PLL回路 2-22で生成された高周波クロックでBIST試験を実行する。そして、BIST試験終了時には、本集積回路は、低周波クロックでスキャンシフト動作を実行し、それぞれの素子のSO端子、スキャンチェーン回路、及びスキャンチェーン出力部 2-25を通じて、データレシーバ 2-8aの値(pf_info1)、2-8bの値(pf_info2)及びカウンタ 2-11aの値(Ca1)、カウンタ 2-11bの値(Cb)、カウンタ 2-20の値(Ca2)を、LSIテスタに出力する。カウンタ 2-11aの値(Ca1)、カウンタ 2-11bの値(Cb)はエラー結果データの一
例である。カウンタ 2-20の値(Ca2)はエラー結果データが繰り返し発生した繰り返し数の一例である。この時、LSIテスタに出力したカウンタ 2-11bの値(Cb)がメモリ 2-3の最後
に試験するアドレスと一致していたら、LSIテスタは、BIST試験の繰り返しを終了させる
。

上述のように、パターンジェネレータ 2-1は、スキャンチェーン入力部2-22及びスキャンチェーン回路を通じて、スキャンシフトによりLSIテスタから初期値の設定を受ける。

初期値の設定後、パターンジェネレータ 2-1は、例えば、高周波クロックにしたがって試験データを生成し、スキャンラッチ2-2とスキャンラッチ2-5に格納する。メモリ２−３は、高周波クロックにしたがってスキャンラッチ2-2から入力される試験データをカウン
タ2-10で指定される試験対象アドレスに書き込む。また、メモリ2-3は、高周波クロック
にしたがって、カウンタ2-10で指定される試験対象アドレスからデータを読み出し、スキャンラッチ2-4に格納する。スキャンラッチ2-4に格納されたデータはRDと呼ばれる。また、スキャンラッチ2-5に格納された試験データは期待値(mean)と呼ばれる。比較器2-6は、高速クロックにしたがって、スキャンラッチ2-4に格納されたデータRDと、スキャンラッ
チ2-5の期待値(mean)とを比較し、試験結果を生成する。スキャンラッチ2-2,2-4,2-5および比較器2-6が試験実行部の一例である。

初回のBIST試験では、本集積回路は、データレシーバ2-8a、2-8b及びカウンタ2-10、2-11a、2-11b、2-20及びレジスタ2-15、2-17を0に設定する。各データレシーバとカウンタ
の役割は以下の通りである。

データレシーバ2-8aは1つ目のfail bit情報(pf_info1)を記憶し、2-8bは2つ目のfail b
it情報(pf_info2)を記憶する。カウンタ2-10は現在試験している試験対象アドレス(C)を
示す。カウンタ2-11aは1つ目のfail bit情報を得たアドレス(Ca1)を記憶し、2-11bは2つ
目のfail bit情報を得たアドレス(Cb)を記憶する。カウンタ2-20は1つ目のfail bitパタ
ンが連続して出現した回数(Ca2)を記憶する。

fail bit情報(pf_info1, pf_info2)は、エラー結果データの一例である。fail bit情報を得たアドレス(Ca1,Cb)は、複数の結果データ格納部で保持されるエラー結果データに対応する複数の試験対象アドレスの一例である。fail bitパタンが連続して出現した回数(Ca2)は、同一のエラー結果データが複数回連続して繰り返される場合に、第３カウンタに
よって計数される繰り返し数の一例である。

本集積回路は、スキャンラッチ 2-4の読み出しデータ(RD)とスキャンラッチ 2-5の期待値(mean)との比較結果をデータレシーバ2-8a、2-8bに記憶する。ただし、マスク回路2-7a、2-7bのマスク信号の有無に応じてデータレシーバ2-8a、2-8bに、読み出しデータと期待値との新たな比較結果を記憶するか、現在値（前の比較結果）を保持するかのどちらかの動作が選択される。

データレシーバ2-8aの値（比較結果）がfailを示していたら、ORゲート2-9aの出力は1
となりマスク回路2-7a、2-12aにマスク信号(Ia)を与える。マスク信号(Ia)が与える影響
は以下の通りである。

マスク信号(Ia)により、本集積回路は、データレシーバ2-8aの値を次回BIST試験まで保持する。また、マスク信号(Ia)により、本集積回路は、現在試験中のアドレスでカウンタ2-11aの更新を止める。一度更新を止めることでカウンタ2-10の値(C)とカウンタ2-11aの
値(Ca1)を比較する比較器2-13aの出力(IIa)は1となる。その結果、本集積回路は、カウンタ2-11a値を次回BIST試験まで保持する。

データレシーバ2-8aがマスク回路2-7aによってマスクされた後は、データレシーバ2-8bのpass/fail結果とデータレシーバ2-8aと2-8bの比較結果によりマスク信号(Ib)が変化す
る。マスク信号(Ib)は以下のように与えられる。

データレシーバ2-8aとデータレシーバ2-8bの比較結果が異なる場合か、passを検出してから再びfailしたときに、マスク信号(Ib)が1となるよう比較器2-16の出力とORゲート 2-9bの出力とがANDゲート 2-19で結合され、論理値が出力される。すなわち、データレシーバ2-8bがfail、かつ、データレシーバ2-8aとデータレシーバ2-8bの比較結果が異なる場合には、比較器2-16の出力＝１かつORゲート 2-9bの出力＝１となる。なお、データレシー
バ2-8bがfail、かつ、データレシーバ2-8aとデータレシーバ2-8bの比較結果が異なる場合の直前は、データレシーバ2-8a,2-8bがともにfailであり、上記マスク回路2-7a、2-12aへのマスク信号(Ia)=1が与えられたとする。したがって、ORゲート2-9bの出力＝１であり、レジスタ2-17には１が保持される結果、マスク回路2-18はマスクなしに制御されている。したがって、ANDゲート 2-19の出力＝マスク信号(Ib)＝１となる。すなわち、データレシーバ2-8aとデータレシーバ2-8bがともにfailで、かつ、比較結果が異なる場合には、マスク信号(Ib)が１に付与される。

さらに、データレシーバ2-8bがpassするとレジスタ2-17には０が入るので、レジスタ2-17は次の試験のタイミングでマスク2-18をマスクする。また、データレシーバ2-8a,2-8b
の比較結果は不一致=1となる。この状態で、次の試験のタイミングでデータレシーバ2-8bがfailを示すと、マスク2-18は以前の値を維持し、１を出力するので、ANDゲート 2-19の出力＝Mask信号(Ib)＝１となる。

また、図６の回路では、データレシーバ2-8bにおいて、passが検出され、次の試験でデータレシーバ2-8aと同じfail bitパタンが出現した場合も、マスク信号(Ib)は1となる。
すなわち、本集積回路は、レジスタ2-17を設けてpassした場合の比較結果を次回アドレスまで保持することで、信号(Ib)を1にする。したがって、データレシーバ2-8bがfailからpassになると、比較結果に拘わらず、データレシーバ2-8aはマスクされるので、passの状
態での比較結果＝１を出力する、と理解することできる。

マスク信号(Ib)が与える影響は以下の通りである。

マスク信号(Ib)により、本集積回路は、データレシーバ2-8bの値を次回BIST試験まで保持する。また、マスク信号(Ib)により、本集積回路は、現在のアドレスの試験中にカウンタ2-11bの更新を止める。一度更新を止めることでカウンタ2-10と2-11bを比較する比較器2-13bの出力(IIb)は1となり、本集積回路は、カウンタ2-11bの値を次回BIST試験まで保持する。

fail bitパタンが連続する回数(Ca2)を数えるカウンタ2-20はマスク回路2-21で制御さ
れ、マスク回路2-21には以下のマスク信号（１）から（３）が与えられる。マスク信号（１）から（３）は、OR論理で、マスク回路2-21のマスクの有無を制御する。
（１）データレシーバ 2-8aと2-8bの比較結果が異なる場合、マスクする信号。
（２）データレシーバ 2-8bがpassの場合マスクする信号。
（３）Mask信号(Ib)。なお、データレシーバ 2-8a にfail bitパタンが保持され、その後、passを検出してからデータレシーバ 2-8aと同じfail bitパタンが出現した場合も、本
集積回路はマスク回路 2-21によって、カウンタ 2-20をマスクする。このため、（３）のMask信号(Ib)がマスク回路2-21に与えられる。上記マスク信号（１）から（３）により、マスク回路 2-21がマスクされていないときに、カウンタ2-20はfail bitパタンが連続す
る回数(Ca2)を計数する。

BIST試験が終了すると、本集積回路は、データレシーバ 2-8a、2-8b及びカウンタ 2-11a、2-11b、2-20の値をLSIテスタにスキャンシフトで転送する。カウンタ2-11bの値がメモリ 2-3のアドレス数と一致していなければ、LSIテスタは、次のBIST試験を起動し、本集
積回路はBIST試験を継続する。

BIST試験を継続する際、LSIテスタからのスキャンシフトにより、本集積回路はデータ
レシーバ 2-8a、2-8b及びカウンタ2-20の値を0にする。一方、本集積回路はカウンタ 2-11a、2-11bについては、前回BIST試験で得た値を保持する。

本集積回路がスキャンシフトによるデータ転送後にBIST試験を再開して継続する際、本集積回路はカウンタ 2-10の値がカウンタ2-11bと一致するまで、データレシーバ 2-8a、2-8bのマスク信号(IIIb)は1となる。すなわち、現BIST試験では、カウンタ2-11bが保持す
るアドレスまで終了済みである。そこで、次BIST試験では、本集積回路はカウンタ2-11b
が保持するアドレスまでデータレシーバ2-8bをマスクする。本集積回路が信号(IIIb)を0
にするタイミングはカウンタ2-10の値がカウンタ2-11bと一致した次のサイクルである。
このため、次のサイクルまでマスク信号(IIIb)を1にするためレジスタ2-15が設けられて
いる。マスク信号(IIIb)が0になった後は、本集積回路は、初回BIST試験と同様に動作す
る。なお、マスク信号(IIIa)には、ORゲート2-14aによってマスク信号(IIIb)が付与され
る。したがって、レジスタ2-15による次のサイクルまでマスク信号(IIIb)を1にする効果
は、マスク信号(IIIa)に及ぶ。すなわち、次BIST試験では、本集積回路はカウンタ2-11a
およびカウンタ2-11bが保持するアドレスのうち、後のアドレスまでデータレシーバ2-8a
をマスクする。以上で例示したように、図６の集積回路がカウンタ 2-11a、2-11bについ
て、前回BIST試験で得た値を保持することは、「外部出力部による外部装置への出力の後
に前記試験実行部によって生成される試験の結果データのうち、最後の試験対象アドレス以前の試験対象アドレスにおけるエラー結果データの保存を遮断する」ことの一例である。

なお、各マスク回路はカウンタやレジスタなどと異なり、クロック同期で動作しない。そのため、マスク回路の入力が入るまでにマスク信号が到達するよう、タイミングを設計する。マスク信号(I)、(II)は、次の試験アドレスの試験までに各マスク回路へ信号を到
達させればよい。

マスク信号(IIIa)、(IIIb)は、スキャンラッチ2-4から比較回路2-6を経由してマスク回路2-7a,2-7bに至るパスディレイより、レジスタ 2-15、ORゲート 2-14b、ORゲート 2-14aを経由してマスク回路に至るパスディレイが小さくなるように設計する。通常、数十ビットを比較する比較回路はディレイが大きくなるため、この設計要件を満たすことは容易である。

図７に、図６に例示した実施形態２の集積回路での高速FBM試験の処理手順を例示する
。図６の集積回路は、２つのデータレシーバ2-8a,2-8bおよびカウンタ 2-11a,11bのよう
に、fail bit情報の記憶回路およびfail アドレス情報の記憶回路を２つ有している。し
たがって、実施形態１のようなすべての記憶回路にデータを記憶したことの判定（図５のS114）および各データの記憶対象を次の記憶回路に設定する処理（図５のS112）が不要である。そのため、図７の処理手順では、図５と比較して、S112およびS114の処理が省略されている。一方、S112およびS114の処理以外の処理に対応する処理は、図７においても同様に実行される。そこで、図７においては、図５における記号において、S続く数字を１
から２に変更して付与し、その説明を省略する。すなわち、図７の処理S2NNは、図５の処理S1NNに対応している。ここで、NNは整数である。

上記実施形態２では、２つのデータレシーバ2-8a,2-8bおよびカウンタ 2-11a,11bのよ
うに、fail bit情報の記憶回路およびfail アドレス情報の記憶回路の系統数を２組とし
た集積回路を例示した。しかし、集積回路の構成が図６の構成に限定される訳ではない。図８に、fail bit情報とfail アドレス情報を３組以上記憶する記憶回路の構成を例示す
る。すなわち、図８は図６を拡張した変形例であり、符号の添え字が、a,b,mまで増加し
て付されている。また、図８に例示される各構成要素のうち、図６の構成要素に対応するものは、図６の符合"2-nn"を符合"1-nn"のように変更して例示する。例えば、図６において、データレシーバ2-8a,2-8bのように２個設けられていたものは、図８においてはデー
タレシーバ1-8a,1-8b,1-8mのように３個設けられている。また、例えば、図６において、カウンタ2-20のように１個設けられていたものは、図８においてはデータレシーバ1-20a,1-20bのように２個設けられている。また、図８におけるPLL回路1-22,スキャンチェーン
出力回路1-23のように、図６の構成要素と比較して個数に変更がないものは、図６における構成要素の符合"2-"を"1-"に変更して図８に例示されている。

すなわち、図８の集積回路(LSI)は、PLL回路 1-22と、分周回路 1-23と、スキャンチェーン入力部 1-24と、スキャンチェーン出力部 1-25と、パターンジェネレータ 1-1と、スキャンラッチ 1-2,1-4,1-5と、メモリ 1-3と、fail bit情報を生成する比較器 1-6とを有する。

また、本集積回路は、fail bit情報を記憶する記憶回路であるデータレシーバ1-8a, 1-8b, 1-8mを有している。また、本集積回路は、データレシーバ1-8a, 1-8b, 1-8mをマスクするマスク回路1-7a, 1-7b, 1-7mを有している。さらに、本集積回路は、比較器1-18a, 1-18b, ORゲート1-9a, 19b, 1-9m,レジスタ1-17a, 1-17b,マスク回路1-18a, 1-18b, ANDゲート1-19a, 1-19b, カウンタ1-20a, 1-20bおよびマスク回路1-21a, 1-21bを有している。

さらに、本集積回路は、カウンタ1-11a, 1-11b, 1-11m,比較器1-13a, 1-13b, 1-13m,レジスタ1-15, マスク回路1-12a, 1-12b, 1-12mおよびORゲート 1-14a, 1-14b, 1-14mを有
している。さらに、本集積回路は、試験対象アドレス(C)を生成カウンタ1-10,マスク信号IIImを生成するための値reg1を保持するレジスタ 1-15を保持する。

図８の集積回路は、以上の構成によって、３種類のfail bit情報(pf_info1, pf_info2,
pf_info3)、２種類のfail bit情報が連続して出現した回数(Ca2,Cb2)、３種類のfail アドレス情報(Ca1,Cb1,Cm1)を保持する。なお、図８の集積回路は、符合の枝番をa,b,mとして、３系統の記憶回路を有し、３種類のfail bit情報、fail アドレス情報を保持する。
しかし、本集積回路の構成が図８に限定される訳ではない。すなわち、記憶回路の系統の数は、４以上でもよい。

図９は、図６の集積回路によるBIST試験の実行、データ転送、およびBIST試験の再開・継続のタイミングと、fail bit情報、およびfail アドレス情報を例示する図である。図
６の集積回路は、fail bit情報を記憶する２つの記憶回路、同一パタンfail連続回数を記憶する回路（カウンタ2-20）が１つ設けられている。

本実施形態では、例えば、cycle1で、メモリ2-3に試験データが書き込まれる。書き込
みは、アドレスad 0からad 7まで順次実行される。

次に、cycle2において、メモリ2-3に書き込み済みの試験データが読み出される。読み
出しは、アドレスad0から順次実行される。図９の例では、アドレスad 1, ad 2およびad 5の読み出しでfail bitが検出されている。アドレスad 1, ad 2およびad 5でのfail bit
はすべてbit 1である。したがって、ad 1,2において、同一のfail bit情報が連続して検
出される。また、アドレスad 5でのfail bitの検出により、記憶回路（データレシーバ1-8a,1-8b,1-8m）がすべて記憶されるので、本集積回路は、記憶回路（データレシーバ1-8a,1-8b,1-8m）を次のBIST試験までマスクしたままとする。そして、本集積回路は、BIST試験のcycle 2終了時に、LSIテスタへデータ転送を行う。データ転送終了後、本集積回路は、cycle 3において、BIST試験を再開し、継続する。すでにcycle 2において、アドレスad
5までBIST試験が終了しているので、cycle 3では、本集積回路は、アドレスad 0からad 5まで、読み出しデータと期待値との比較結果を保存しないで、カウンタ1-11a, 1-11b, 1-11m等の計数を行う。そして、本集積回路は、アドレスad 6, 7において、メモリ2-3から読み出されたデータと期待値の比較結果にfail bitが含まれるか否かの判断を再開する。図９の例では、cycle 3において、ad 6でfail bitとしてbit 1,2が検出され、ad 7でfail
bitとしてbit 2が検出されている。

図１０に、図６の集積回路によるcycle 2とcycle 3でのBIST試験後にLSIテスタに転送
されるデータを例示する。cycle 2では、１つめの記憶回路であるデータレシーバ1-8a(値pf_Finfo1)において、アドレスad 2において、ad 1から連続するfail bit情報(bit 1のfail)が検出され、同一パタンfail連続回数が1であることが例示される。図１０の例では、同一パタンfail連続回数＝０が１回を表し、同一パタンfail連続回数＝１が２回を示す。また、アドレスad 5において、fail bit情報(bit 1のfail)が検出される。

さらに、同様に、cycle 3では、２つめの記憶回路(pf_info2)において、アドレスad 6
において、fail bit情報(bit 1,2のfail)が検出され、同一パタンfail連続回数が0であることが例示される。また、アドレスad 7において、fail bit情報(bit 2のfail)が検出さ
れている。

図１１Ａ，図１１Ｂは、図６の集積回路において、図１０に例示する各cycleで、エラ
ーが検知されたときの各部の値の変化を例示する図である。すなわち、図１０では、cycle 1で試験データがメモリ2-3に書き込まれ、cycle 2,3で読み出される。また、図１０でpassは、エラーbitなし（正常）を示し、failはエラーbit検出を示す。

まず、カウンタ2-10の値C=1で、アドレスad 0のデータがpass(正常)で読み出される。
なお、各マスク回路の値(Ia,Ib,IIa,IIb,IIIa,IIIb)、比較器2-16の比較結果(cmp 1),マ
スク回路2-18の出力(cmp 2)、レジスタ2-15, 2-17の出力(reg 1, reg 2)は、０である。
一方、カウンタ2-11a,2-11bの計数結果(Ca1,Cb)は、カウンタ2-10の計数結果(C)と同じ１である。また、同一パタンfail連続回数であるカウンタ2-20の計数結果(Ca2)は０である
。

カウンタ2-10の値C=2で、アドレスad 1のデータがfailで読み出される。その結果、デ
ータレシーバ2-8a（値pf_info1）と、カウンタ2-11a（値Ca1）がマスクされる。さらに、カウンタ2-10の値C=3で、ad 2のデータがfailで読み出される。その結果、同一パタンfail連続回数を計数するカウンタ2-20の値Ca=1となる。さらに、カウンタ2-10の値C=4で、ad
3のデータがpassで読み出される。その結果、同一パタンによるfailが途切れるので、カウンタ2-20（値Ca）がマスクされる。

その後、カウンタ2-10の値C=6で、ad 5のデータがfailで読み出される。その結果、デ
ータレシーバ2-8b（値pf_info1）と、カウンタ2-11b（値Cb）がマスクされる。この時点
で、全記憶回路がfail bit情報とfail アドレス情報を保持したので、これ以上BIST試験
が継続できない。本集積回路は、試験結果が格納されたデータレシーバ2-8a,カウンタ2-11a,2-11b等をマスクして、カウンタ2-10の計数を進める。その結果、本集積回路は、試験が終了した試験対象アドレスをカウンタ2-11bに保持して、カウンタ2-10を値C=7,8に進め、cycle 2を終了する。Cycle 2が終了後、本集積回路は、スキャンシフトにより、データレシーバ2-8a(値pf_info1、１つめのfail bit情報), データレシーバ2-8b(値pf_info2、
２つ目のfail bit情報),カウンタ2-11a(値Ca1、１つめのfail アドレス),カウンタ2-20(
値Ca2、同一パタンfail連続回数),カウンタ2-11b(値Cb、２つめのfail アドレス)をLSIテスタに転送する。なお、カウンタ2-11a、カウンタ2-11bが保持するfail アドレスは、ア
ドレスad 0から７に対して、1から８の値となっている。

以下、図１１Ｂにて説明が継続される。データ転送後、データレシーバ2-8b(値pf_info2、２つ目のfail bit情報),カウンタ2-20(値Ca2、同一パタンfail連続回数)はクリアされる。一方、カウンタ2-11a(値Ca1、１つめのfail アドレス),カウンタ2-11b(値Cb、２つめのfail アドレス)は、BIST試験完了済みのアドレスとして保持される。

そして、カウンタ2-10の値Cがカウントアップされ、カウンタ2-11b(値Cb、２つめのfail アドレス)と一致すると、マスクIIIbさらにIIIaが解除され、データレシーバ2-8a,2-8bへのデータ書き込み、期待値との比較等が再開される。図１１Ｂの例では、カウンタ2-10の値C=7で、アドレスad 6のデータがfail(fail bit 1,2)で読み出される。その結果、デ
ータレシーバ2-8a（値pf_info1）と、カウンタ2-11a（値Ca1）がマスクされる。さらに、カウンタ2-10の値C=8で、アドレスad 7のデータがfail(fail bit 2)で読み出される。そ
の結果、データレシーバ2-8b（値pf_info2）と、カウンタ2-11b（値Cb）がマスクされる
。そして、cycle 3終了後、LSIテスタにスキャンシフトでデータが転送される。

以上述べたように、本集積回路は、実施形態１の集積回路と同様に、BIST試験中にfail
bit情報とfailアドレス情報を複数組記憶することができる。すなわち、本集積回路は、所定数の記憶回路がすべて記憶されるまで、BIST試験を中断することなくfail bit情報とfailアドレス情報を記憶することができる。したがって、本集積回路は、１回のBIST試験で、複数組のfail bit情報とfailアドレス情報をまとめてLSIテスタにスキャンシフトで
出力できる。

さらに、本集積回路は、fail bit情報とfailアドレス情報を複数組記憶する記憶回路(
データレシーバ2-8a,2-8等、およびカウンタ2-11a,2-11b等）のすべてにデータが記憶さ
れた場合には、試験結果を格納したデータレシーバ2-8a、カウンタ2-11a,2-11b等をマス
クして、各cycleの終了まで試験アドレスを進める。そして、本集積回路は、最後にfail bitが検出されたfail アドレスを記憶回路（例えば，図６のカウンタ2-11b,図８のカウンタ2-11m）に保持し、次のBIST試験において、試験対象アドレスのカウンタ2-10がfail アドレスになるまで、データレシーバ2-8a,2-8b等への試験結果の格納を停止する。したが
って、本集積回路は、複数の記憶回路へのBIST試験の結果の一時保持、低速クロックによるスキャンシフトでのBIST試験の結果の転送、次のBIST試験での前回のfail アドレスの
次のアドレスからの試験を再開・継続を少ない資源で効率的に無駄なく実行できる。

また、本集積回路は、パターンジェネレータ1-1,2-1によって、試験データを生成し、
スキャンラッチ2-2とスキャンラッチ2-5に格納する。メモリ2-3は、PLL回路 2-22で生成
された高周波クロックにしたがってスキャンラッチ2-2から入力される試験データをカウ
ンタ2-10で指定される試験対象アドレスに書き込む。また、メモリ2-3は、高周波クロッ
クにしたがって、カウンタ2-10で指定される試験対象アドレスからデータを読み出し、スキャンラッチ2-4に格納する。そして、比較器2-6は、高速クロックにしたがって、スキャンラッチ2-4に格納されたデータRDと、スキャンラッチ2-5の期待値(mean)とを比較し、試験結果を生成する。以上のように、本集積回路は、PLL回路 2-22で生成された高周波クロックにしたがってBIST試験を実行できる。

また、本集積回路は、図６のように、データレシーバ2-8a, 2-8bと、マスク回路2-7a, 2-7bとを有する。データレシーバ2-8aにfail bit情報が記憶されると、ORゲート2-9aによってマスク信号Iaが生成され、マスク回路2-7aがデータレシーバ2-8aへの新たなfail bit情報の書込を遮断する。その結果、データレシーバ2-8aは、最初に発生したfail bit情報を保持できる。また、データレシーバ2-8aと異なるfail bit情報がデータレシーバ2-8bに格納されると、比較器2-16及びANDゲート2-19によってマスク信号Ibが生成され、マスク
回路2-7bがデータレシーバ2-8bへの新たなfail bit情報の書込を遮断する。このような作用は、図８に例示した記憶回路が３系統の構成、あるいは、記憶回路が３系統以上の構成でも同様である。したがって、本実施形態によれば、RAM1-3,2-3で取得されたfail bit情報のうち、異なるものを選択して複数記憶できる。

また、本集積回路は、図６のようにカウンタ2-10と同一のクロックで駆動されるカウンタ2-11a,2-11bと、データレシーバ2-8a,2-8bと有する。そして、本集積回路は、データレシーバ2-8a,2-8bにfail bit情報が格納されると、マスク信号Ia, Ibが生成され、データ
レシーバ2-8a,2-8bに対応するカウンタ2-11a,2-11bへのクロックがマスク回路2-12a,2-12bによって遮断される。したがって、本集積回路は、fail bit情報が出現した試験対象ア
ドレスを正確に検出できる。なお、試験対象アドレスの検出は、図８のカウンタ1-11a, 1-11b, 1-11mと、データレシーバ1-8a, 1-8b, 1-8mとによっても同様に実行される。

また、本集積回路は、実施形態１の集積回路と同様に、同一fail bitパタン連続時のfail bit情報を記憶しないでスキップするので、処理時間を短縮できる。また、本集積回路は、図６のカウンタ2-20、図８のカウンタ1-20a,1-20bによって同一のfail bit情報複数
回連続して繰り返される場合に、繰り返し数を計数する。したがって、本集積回路は、同一fail bit情報を記憶しないでスキップしても、その出現回数を検知できる。

さらに、本集積回路は、１つのfail bit情報（第１のfail bit情報）が複数回連続して繰り返された後、第２のfail bit情報が出現した場合に、データレシーバ2-8aは第１のfa
il bit情報を保持し、データレシーバ2-8bは第２のfail bit情報を保持する。また、カウンタ2-11aは第１のfail bit情報が出現した試験対象アドレスである第１のfailアドレス
情報を保持し、カウンタ2-11bは第２のfail bit情報が出現した試験対象アドレスである
第２のfailアドレス情報を保持する。したがって、本集積回路は１度のBIST試験の起動で、複数のfail bit情報と複数のfailアドレス情報を保持できる。したがって、本集積回路は、BIST試験の繰り返し回数を抑制し、効率的にFBM試験を実行できる。

さらに、本集積回路は、BIST試験の結果がpassの場合の試験結果の取得をスキップすることで、処理時間を短縮する。さらに、本集積回路は、第１のfail bit情報が出現した後、BIST試験の結果がpassとなり、さらに、次に出現した第２のfail bit情報が複数回繰り返し出現した場合に、第２のfail bit情報の繰り返し数を計数するカウンタ2-20を有する。したがって、本集積回路は、BIST試験の結果がpassの場合には、試験結果の取得をスキップするとともに、その後の第２のfail bit情報に対しては、第１のfail bit情報と同様に効率的に処理できる。

さらに、本集積回路は、以上のように、データレシーバ1-8a,1-8b,1-8m,2-8a,2-8bに保持したfail bit情報、カウンタ1-11a,1-11b,1-11m,2-11a,2-11bに保持したfail アドレス情報、カウンタ1-20a,1-20bに保持した同一のfail bit情報の繰り返し数等を纏めてLSIテスタに転送できる。

1-1,2-1,3-1 パターンジェネレータ
1-3,2-3,3-3 メモリ
1-8a,1-8b,1-8m データレシーバ
1-10,1-11a,1-11b,1-11m,1-20,1-20a,1-20b カウンタ
1-13,1-13b,1-13c,1-18a,1-18b 比較器
3-8a,3-8b,3-8m fail bit 記憶回路
3-11a,3-11b,3-11c fail アドレス記憶回路
3-18a,3-18b 比較回路
3-19 マスク信号生成回路
3-20a,3-20b 同一fail連続回数カウンタ

Claims (10)

1. 記憶部と、
   前記記憶部の試験対象アドレスを生成するアドレス生成部と、
   前記記憶部の試験対象アドレスのそれぞれにおける試験の結果データを生成する試験実行部と、
   前記試験の結果がエラーの場合のエラー結果データを順次格納する複数の結果データ格納部と、
   前記複数の結果データ格納部で保持されるエラー結果データに対応する複数の試験対象アドレスをそれぞれ格納する複数のアドレス格納部と、
   前記複数の結果データ格納部にそれぞれエラー結果データが格納され、前記複数のアドレス格納部にそれぞれ試験対象アドレスが格納された後に、前記複数の結果データ格納部にそれぞれ格納されたエラー結果データと前記複数のアドレス格納部にそれぞれ格納された試験対象アドレスとを外部装置に出力する外部出力部と、
   前記記憶部、アドレス生成部、試験実行部、複数の結果データ格納部、および複数のアドレス格納部に第１のクロックを供給する第１クロック回路と、
   前記外部出力部に前記第１のクロックよりも低速の第２のクロックを供給する第２クロック回路と、
   を備える集積回路。
2. 前記複数の結果データ格納部のうち第１の結果データ格納部にエラー結果データが格納されたときに、前記第１の結果データ格納部への次のエラー結果データの格納を遮断する第１の遮断回路と、
   前記複数の結果データ格納部のうち第１の結果データ格納部に第１のエラー結果データが格納された後に、第２の結果データ格納部に第１のエラー結果データとは異なる第２のエラー結果データが格納されたときに、前記第２の結果データ格納部への次のエラー結果データの格納を遮断する第２の遮断回路と、をさらに備える請求項１に記載の集積回路。
3. 前記アドレス生成部は、第１カウンタを有し、
   前記複数のアドレス格納部のそれぞれは、
   前記第1カウンタを駆動するクロックと同一のクロックで駆動される第２カウンタと、
   前記複数の結果データ格納部のいずれかにエラー結果データが格納されたときに、前記エラー結果データが格納された結果データ格納部に対応するアドレス格納部の前記第２カウンタへのクロックを遮断する遮断回路と、を有する請求項１または２に記載の集積回路。
4. 同一のエラー結果データが複数回連続して繰り返される場合に、繰り返し数を計数する第３カウンタを備える請求項１から３のいずれか１項に記載の集積回路。
5. 第１のエラー結果データが複数回連続して繰り返された後、前記第１のエラー結果データとは異なる第２のエラー結果データが発生した場合に、前記複数の結果データ格納部のうちの第１の結果データ格納部は、第１のエラー結果データを保持し、第２の結果データ格納部は、第２のエラー結果データを保持し、前記複数のアドレス格納部のうちの第１のアドレス格納部は第１のエラー結果データが出現した試験対象アドレスを保持し、第２のアドレス格納部は第２のエラー結果データが出現した試験対象アドレスを保持する請求項１から４のいずれか１項に記載の集積回路。
6. 第１のエラー結果データが複数回連続して繰り返された後、正常な結果データが発生し、その後、第２のエラー結果データが繰り返し発生した場合に、前記第２のエラー結果データの繰り返し数を計数する第４カウンタを備える請求項１から５のいずれか１項に記載
   の集積回路。
7. 前記外部出力部は、複数の結果データ格納部に格納されたエラー結果データと、前記エラー結果データが繰り返し発生した繰り返し数と、前記エラー結果データが検知された試験対象アドレスとを外部装置に出力する請求項１から６のいずれか１項に記載の集積回路。
8. 前記複数のエラー結果データが出現した試験対象アドレスのうち、最後の試験対象アドレスを保持するアドレス格納部は、前記外部出力部による外部装置への出力の後に、さらに前記試験実行部によって生成される試験の結果データのうち、前記最後の試験対象アドレス以前の試験対象アドレスにおけるエラー結果データの保存を遮断する請求項７に記載の集積回路。
9. 前記記憶部の試験対象アドレスに書き込まれる試験データを生成するデータ生成部をさらに備え、
   前記試験実行部は、前記試験データを期待値として保存し、前記試験対象アドレスに前記試験データを書き込み、前記試験データが書き込まれた試験対象アドレスから読み出したデータと前記期待値とを比較して試験の結果データを生成する請求項１から８のいずれか１項に記載の集積回路。
10. 第１のクロックにしたがって、記憶部の試験対象アドレスを生成し、記憶部の試験対象アドレスのそれぞれにおいて試験の結果データを生成し、前記試験の結果がエラーの場合のエラー結果データを順次複数の結果データ格納部に格納し、前記複数の結果データ格納部でそれぞれ保持されるエラー結果データに対応する複数の試験対象アドレスをそれぞれ複数のアドレス格納部格納する処理を繰り返し、
    前記複数の結果データ格納部にそれぞれエラー結果データが格納され、前記複数のアドレス格納部にそれぞれ試験対象アドレスが格納された後に、第１のクロックよりも低速な第２のクロックにしたがって、前記複数の結果データ格納部にそれぞれ格納されたエラー結果データと前記複数のアドレス格納部にそれぞれ格納された試験対象アドレスとを外部装置に出力する、集積回路の試験方法。

Images