JP2007102940A - 試験装置、及び試験方法 - Google Patents

Abstract

【課題】低コスト、且つ高速度で半導体メモリ等の被試験デバイスを試験することができる試験装置を提供する。
【解決手段】 被試験デバイスを試験する試験装置であって、被試験デバイスに入力する試験パターンを生成するパターン発生部と、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する判定部と、判定部が順次出力する判定結果を順次格納する第１フェイルメモリと、第１フェイルメモリより低速に動作し、第１フェイルメモリが格納した判定結果を、与えられるタイミングでコピーする第２フェイルメモリとを備える試験装置を提供する。
【選択図】図１

Description

本発明は、半導体メモリ等の被試験デバイスを試験する試験装置、及び試験方法に関する。

従来、半導体メモリ等の被試験デバイスの試験として、被試験メモリのそれぞれのアドレスに試験データを書き込み、正常に試験データが書き込まれたかを試験する場合がある。この場合、被試験メモリのそれぞれのアドレスに書き込んだ試験データを読み出し、読み出したデータを期待値と比較することにより、それぞれのアドレスの良否を判定している。

それぞれのアドレスの良否判定結果（パスフェイルデータ）はフェイルメモリに格納され、不良解析、不良アドレスのリペア等に用いられる。このため、フェイルメモリは、被試験メモリのそれぞれのアドレスについてのパスフェイルデータを格納する必要があり、被試験メモリと同等の記憶容量が要求される。

また、試験装置は、それぞれのアドレスの良否判定結果を、所定のテスト周期で順次生成する。このため、フェイルメモリは、当該テスト周期と同等の速度で、パスフェイルデータの書き込みができることが要求される。

また、同一のアドレスに対して、複数の試験を行う場合、フェイルメモリは、それぞれの試験において出力されるパスフェイルデータを格納するが、いずれかの試験で不良と判定されたアドレスに対しては、不良である旨のフェイルデータを保持する必要がある。つまり、当該アドレスについて既にフェイルデータを格納している場合、次の試験において当該アドレスについてパスデータが与えられても、フェイルメモリは、当該アドレスに対してフェイルデータを保持する必要がある。以下、当該処理を、リードモディファイライトと称する。上述したようにフェイルメモリは、試験装置におけるテスト周期と同程度の速度で、リードモディファイライトが可能であることが要求される。

現在、関連する特許文献等は認識していないので、その記載を省略する。

従来の試験装置は、当該フェイルメモリとして、ＳＲＡＭ又はＤＲＡＭを用いている。しかし、ＳＲＡＭは、高速に動作できるが、大容量化が困難であるという問題がある。このため、ＳＲＡＭをフェイルメモリとして用いる場合、被試験メモリと同程度の記憶容量を確保するべく、多数のＳＲＡＭが必要となる。しかし、ＳＲＡＭは記憶容量当たりの単価が高く、コストがかかってしまう。

また、ＤＲＡＭは、大容量化が容易であるが、高速に動作できないという問題がある。このため、ＤＲＡＭをフェイルメモリとして用いる場合、試験周期と同程度の動作速度を確保するべく、多数のＤＲＡＭを並列に設け、インターリーブ方式で動作させる必要がある。このため、コストがかかってしまう。

このため本発明は、上述した課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに入力する試験パターンを生成するパターン発生部と、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する判定部と、判定部が順次出力する判定結果を順次格納する第１フェイルメモリと、第１フェイルメモリより低速に動作し、第１フェイルメモリが格納した判定結果を、与えられるタイミングでコピーする第２フェイルメモリとを備える試験装置を提供する。

第２フェイルメモリの記憶容量は、第１フェイルメモリの記憶容量より大きいことが好ましい。被試験デバイスはメモリデバイスであり、判定部は、被試験デバイスのアドレス毎の良否を判定し、第２フェイルメモリは、被試験デバイスと略等しい記憶容量を有し、被試験デバイスのそれぞれのアドレスの良否を格納してよい。

被試験デバイスのアドレス領域は、複数のアドレスブロックに分割され、第１フェイルメモリは、被試験デバイスのアドレスブロックと略等しい記憶容量を有してよい。試験装置は、被試験デバイスの試験をアドレスブロック毎に行い、いずれかのアドレスブロックの試験が終了する毎に、第１フェイルメモリが格納した当該アドレスブロックに含まれるそれぞれのアドレスの判定結果を、第２フェイルメモリの当該アドレスに対応するアドレス領域にコピーする制御部を更に備えてよい。

制御部は、被試験デバイスのいずれかのアドレスブロックを試験する場合に、第２フェイルメモリが格納している当該アドレスブロックに含まれるそれぞれのアドレスの判定結果を、第１フェイルメモリに予めコピーする制御部を更に備え、第１フェイルメモリは、判定部が出力するそれぞれのアドレスの判定結果と、予めコピーされたそれぞれのアドレスの判定結果との論理和を、それぞれのアドレスの判定結果として新たに格納してよい。

試験装置は、複数の第１フェイルメモリを備え、制御部は、いずれかのアドレスブロックの試験が終了する毎に、判定部が出力する判定結果を格納する第１フェイルメモリを切り替えてよい。制御部は、いずれかのアドレスブロックの試験中に、当該アドレスブロックの試験の前に第１フェイルメモリに格納した判定結果を、第２フェイルメモリにコピーしてよい。

制御部は、いずれかのアドレスブロックの試験中に、当該アドレスブロックの次に試験するべきアドレスブロックに含まれるそれぞれのアドレスの判定結果を、第２フェイルメモリから、試験中のアドレスブロックの判定結果を順次格納している第１フェイルメモリとは異なる第１フェイルメモリにコピーしてよい。

パターン発生部は、予め与えられる試験プログラムに応じて、試験パターンを書き込む被試験デバイスのアドレスを指定するアドレス信号を生成し、制御部は、試験プログラムが予め与えられ、パターン発生部より先行して試験プログラムを実行することにより、次に試験するべきアドレスブロックを判定してよい。

パターン発生部は、試験パターンを書き込む被試験デバイスのアドレスを指定するアドレス信号を順次格納し、格納したアドレス信号を被試験デバイスに順次供給する、縦続接続された複数のフリップフロップを有し、制御部は、複数のフリップフロップのうち、被試験デバイスにアドレス信号を供給するフリップフロップより上流に設けられたフリップフロップが順次格納するアドレス信号を監視することにより、次に実行するべきアドレスブロックを判定してよい。

本発明の第２の形態においては、被試験デバイスを試験する試験方法であって、被試験デバイスに入力する試験パターンを生成するパターン発生段階と、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する判定段階と、判定段階における判定結果を第１フェイルメモリに順次格納する第１フェイル格納段階と、第１フェイルメモリが格納した判定結果を、第１フェイルメモリより低速に動作する第２フェイルメモリに、与えられるタイミングでコピーする第２フェイル格納段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体メモリ等の被試験デバイス２００を試験する装置であって、パターン発生部１０、判定部２０、第１フェイルメモリ３０、第２フェイルメモリ４０、及び制御部５０を備える。

パターン発生部１０は、被試験デバイス２００に入力する試験パターンを生成する。例えば、パターン発生部１０は、被試験デバイス２００に書き込むべき書込データ、及び当該書込データを書き込むべき被試験デバイス２００のアドレスを生成する。

判定部２０は、被試験デバイス２００が出力する出力信号に基づいて、被試験デバイス２００の良否を判定する。例えば判定部２０は、被試験デバイス２００のそれぞれのアドレスに書き込まれたデータを読み出し、パターン発生部１０から与えられる期待値データと、当該読出データとを比較することにより、被試験デバイス２００のアドレス毎の良否を判定する。パターン発生部１０は、それぞれのアドレスに対する期待値データとして、それぞれのアドレスに書き込んだ書込データを制御部５０に供給してよい。

第１フェイルメモリ３０は、判定部２０が順次出力する判定結果を、それぞれの判定結果に対応するアドレスに順次格納する。例えば第１フェイルメモリ３０は、被試験デバイス２００のアドレス毎の良否判定結果を、当該アドレスに対応する第１フェイルメモリ３０のアドレスに格納する。

第１フェイルメモリ３０は、ランダムアクセス動作を行う場合に、第２フェイルメモリ４０より高速に動作できるメモリである。第１フェイルメモリ３０は、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。第１フェイルメモリ３０は、判定部２０が判定結果を出力する周期と略同一の周期で、データをランダムアクセスで書き込むことができることが好ましい。

第２フェイルメモリ４０は、ランダムアクセス動作を行う場合に、第１フェイルメモリ３０より低速に動作し、第１フェイルメモリが格納した判定結果を、与えられるタイミングでコピーする。第２フェイルメモリ４０は、データを読み出し又は書き込むべきアドレスとしてバーストアドレスが与えられる場合には、第１フェイルメモリ３０と同等の速度で動作するメモリであってよい。

第２フェイルメモリ４０は、例えばＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。第２フェイルメモリ４０の記憶容量は、第１フェイルメモリ３０の記憶容量より大きいことが好ましい。本例では、第１フェイルメモリ３０の記憶容量は、被試験デバイス２００の記憶容量より小さく、第２フェイルメモリ４０の記憶容量は、被試験デバイス２００の記憶容量と略等しい。

制御部５０は、第１フェイルメモリが格納した判定結果を、第２フェイルメモリ４０にコピーするタイミングを生成する。例えば制御部５０は、与えられる試験プログラムに応じて当該タイミングを生成してよく、第１フェイルメモリ３０の残り記憶容量に基づいて当該タイミングを生成してもよい。

このような構成により、判定部２０が被試験デバイス２００のランダムなアドレスに対する判定結果を順次出力する場合であっても、当該判定結果を高速に第１フェイルメモリ３０に格納することができる。このため、試験装置１００は、被試験デバイス２００の試験を高速に行うことができる。

また、第１フェイルメモリ３０に格納した判定結果を、第２フェイルメモリ４０にコピーする場合には、バーストアクセスによりデータを転送するので、高速にデータを転送することができる。このため、第２フェイルメモリ４０として安価なＤＲＡＭを、インターリーブ方式によらず用いることができる。

また、被試験デバイス２００の全てのアドレスに対する判定結果は、第２フェイルメモリ４０が格納するので、第１フェイルメモリ３０の記憶容量は、被試験デバイス２００より小さくてよい。このため、第１フェイルメモリ３０として高価なＳＲＡＭを用いた場合であっても、必要な記憶容量が小さいので、コストを低減することができる。このように、試験装置１００によれば、低コストで、且つ被試験デバイス２００の試験を高速に行うことができる。

図２は、試験装置１００の動作の一例を示す図である。本例において、被試験デバイス２００のアドレス領域は、複数のアドレスブロック（ブロック１〜ブロックｎ）に分割されている。それぞれのアドレスブロックは、同等のアドレス数を有する。試験装置１００は、被試験デバイス２００のアドレスブロック毎に試験を行う。本例においては、ブロック１からブロックｎのそれぞれのアドレスブロックを、順次試験する場合について説明する。

本例において、第１フェイルメモリ３０は、被試験デバイス２００の一つのアドレスブロックと略等しい記憶容量を有する。また、第２フェイルメモリ４０は、被試験デバイス２００と略等しい記憶容量を有する。また、第２フェイルメモリ４０のアドレス領域は、被試験デバイス２００の複数のアドレスブロックに対応して、複数のアドレスブロックに分割される。

被試験デバイス２００の試験を行う場合、制御部５０は、最初に試験を行うべき被試験デバイス２００のアドレスブロックに対応する、第２フェイルメモリ４０のアドレスブロックに格納しているデータを、第１フェイルメモリ３０にコピーする。本例においては、第２フェイルメモリ４０のブロック１のデータを、第１フェイルメモリ３０にコピーする。第２フェイルメモリ４０には、当該試験より前に行われた試験における、被試験デバイス２００のそれぞれのアドレスの判定結果が、対応するアドレスに格納されている。

上述したように、第１フェイルメモリ３０及び第２フェイルメモリ４０の間のデータのコピーは、バーストアクセスにより行われる。これにより、高速にデータのコピーを行うことができる。第２フェイルメモリ４０から第１フェイルメモリ３０に対して、ブロック１のデータをコピーした後、試験装置１００は、被試験デバイス２００のアドレスブロック１の試験を行う。

判定部２０は、アドレスブロック１に含まれるそれぞれのアドレスの判定結果を出力する。第１フェイルメモリ３０は、それぞれのアドレスの判定結果を受け取り、第１フェイルメモリ３０において当該判定結果と対応するアドレスにリードモディファイライト動作を行う。例えば、不良を示す判定結果の論理値が１であり、良品を示す判定結果の論理値が０である場合、第１フェイルメモリ３０は、判定部２０が出力するそれぞれのアドレスの判定結果と、予め格納しているそれぞれのアドレスの判定結果との論理和を、それぞれのアドレスの判定結果として新たに格納する。当該リードモディファイライト動作は、判定部２０が順次出力する判定結果が、それぞれいずれのアドレスに対応するかに応じて、ランダムアクセスにより行われる。

被試験デバイス２００のアドレスブロック１において、試験するべき全てのアドレスの試験が終了した場合、制御部５０は、第１フェイルメモリ３０が格納した判定結果を、第２フェイルメモリ４０のアドレスブロック１にコピーする。つまり、制御部５０は、いずれかのアドレスブロックの試験が終了する毎に、第１フェイルメモリ３０が格納した当該アドレスブロックに含まれるそれぞれのアドレスの判定結果を、第２フェイルメモリ４０の当該アドレスに対応するアドレス領域にコピーする。

そして制御部５０は、次に試験するべき被試験デバイス２００のアドレスブロックに対応する、第２フェイルメモリ４０のアドレスブロックのデータを、第１フェイルメモリ３０にコピーする。制御部５０には、アドレスブロックを試験する順序が与えられてよい。例えば、試験装置１００を制御するホストコンピュータが、アドレスブロックを試験する順序を制御部５０に通知してよく、またいずれのアドレスブロックの試験を行うかを、それぞれのアドレスブロックの試験を行う前に制御部５０に順次通知してもよい。以上の処理を、試験するべき全てのアドレスブロックに対して行うことにより、試験装置１００は、高速に被試験デバイス２００の試験を行うことができる。

図３は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、２つの第１フェイルメモリ３０−１及び３０−２を有する。また、図３においては、パターン発生部１０、判定部２０、制御部５０を省略して示す。２つの第１フェイルメモリ３０−１及び３０−２は、同一のＳＲＡＭの記憶領域を分割したものであってよく、２つのＳＲＡＭであってもよい。それぞれの第１フェイルメモリ３０は、被試験デバイス２００の一つのアドレスブロックと略等しい記憶容量を有する。

制御部５０は、いずれかのアドレスブロックの試験が終了する毎に、判定部２０が出力する判定結果を格納する第１フェイルメモリ３０を切り替える。また、制御部５０は、いずれかのアドレスブロックの試験中に、当該アドレスブロックの試験の前に第１フェイルメモリ３０に格納した判定結果を、第２フェイルメモリ４０にコピーする。

図４は、図３に示した試験装置１００の動作の一例を説明する図である。試験装置１００は、被試験デバイス２００のアドレスブロック毎に試験を行う。本例においては、ブロック１からブロックｎのそれぞれのアドレスブロックを、順次試験する場合について説明する。

まず、最初に試験を行うべき被試験デバイス２００のアドレスブロックに対応する、第２フェイルメモリ４０のアドレスブロックに格納しているデータを、第１フェイルメモリ３０にコピーする（Ｓ３００）。本例においては、第２フェイルメモリ４０のブロック１のデータを、第１フェイルメモリ３０にコピーする。第２フェイルメモリ４０から第１フェイルメモリ３０に対して、ブロック１のデータをコピーした後、試験装置１００は、被試験デバイス２００のアドレスブロック１の試験を行う。

判定部２０は、アドレスブロック１に含まれるそれぞれのアドレスの判定結果を出力する。第１フェイルメモリ３０−１は、それぞれのアドレスの判定結果を受け取り、第１フェイルメモリ３０−１において当該判定結果と対応するアドレスにリードモディファイライト動作を行う（Ｓ３０２）。制御部５０は、アドレスブロック１の試験中に、第２フェイルメモリ４０のアドレスブロック２のデータを、第１フェイルメモリ３０−２にコピーする（Ｓ３０４）。

試験装置１００は、被試験デバイス２００のアドレスブロック１の試験が終了した場合、アドレスブロック２の試験を行う。判定部２０は、アドレスブロック２に含まれるそれぞれのアドレスの判定結果を出力し、第１フェイルメモリ３０−２は、当該判定結果についてリードモディファイライト動作を行う（Ｓ３０６）。

また、制御部５０は、アドレスブロック２の試験中に、第１フェイルメモリ３０−１が格納している判定結果を、第２フェイルメモリ４０のアドレスブロック１にコピーする（Ｓ３０８）。そして、制御部５０は、アドレスブロック２の次に試験するべきアドレスブロック３の判定結果を、第２フェイルメモリ４０から第１フェイルメモリ３０−１に格納する。このような処理を、全てのアドレスブロックに対して行うことにより、試験装置１００は、高速に被試験デバイス２００の試験を行うことができる。

即ち、第１フェイルメモリ３０を複数設け、いずれかの第１フェイルメモリ３０と判定部２０との間でデータを伝送している間、他の第１フェイルメモリ３０と第２フェイルメモリ４０との間でデータを転送する。また、制御部５０は、いずれかのアドレスブロックの試験が終了する毎に、判定部２０が出力する判定結果を格納する第１フェイルメモリ３０を切り替える。また、制御部５０は、いずれかのアドレスブロックの試験中に、当該アドレスブロックの試験の前に第１フェイルメモリ３０に格納した判定結果を、第２フェイルメモリ４０にコピーする。

また、制御部５０は、いずれかのアドレスブロックの試験中に、当該アドレスブロックの次に試験するべきアドレスブロックに含まれるそれぞれのアドレスの判定結果を、第２フェイルメモリ４０から、試験中のアドレスブロックの判定結果を順次格納している第１フェイルメモリ３０とは異なる第１フェイルメモリ３０にコピーする。

このような処理により、アドレスブロックの試験中に、前に試験したアドレスブロックの判定結果を第２フェイルメモリ４０に転送することができ、次に試験するべきアドレスブロックの判定結果を第１フェイルメモリ３０に予め格納することができる。このため、試験装置１００は、第１フェイルメモリ３０と第２フェイルメモリ４０との間でデータの転送をしている間も、継続して被試験デバイス２００の試験を行うことができる。また本例においては、２つの第１フェイルメモリ３０を備える例を説明したが、試験装置１００は、更に多くの第１フェイルメモリ３０を備えていてもよい。

図５は、パターン発生部１０の構成の一例を示す図である。上述したように、制御部５０は、次に試験するべきアドレスブロックの情報を検出するが、本例における制御部５０は、パターン発生部１０の内部において順次生成され、順次出力されるアドレス信号を予め検出することにより、次に試験するべきアドレスブロックの情報を検出する。

パターン発生部１０は、アドレス生成部１２と、複数のフリップフロップ１４とを有する。アドレス生成部１２は、試験パターンを書き込むべき被試験デバイス２００のアドレスを順次指定するためのアドレス信号を順次生成する。当該アドレス信号は、被試験デバイス２００のアドレスを示す信号であってよく、また被試験デバイス２００のアドレスブロックを示す信号であってもよい。

複数のフリップフロップ１４は、パイプラインを形成し、アドレス生成部１２が順次出力するアドレス信号を順次格納し、当該アドレス信号を試験周期クロックに応じて順次伝送し、被試験デバイス２００に入力する。

制御部５０は、複数のフリップフロップ１４のうち、被試験デバイス２００にアドレス信号を供給する最終段のフリップフロップ１４−ｍより上流に設けられたフリップフロップ１４が順次格納するアドレス信号を監視することにより、現在試験しているアドレスブロックの次に試験するべきアドレスブロックを判定する。ここで、フリップフロップ１４−ｍより上流のフリップフロップ１４とは、フリップフロップ１４−ｍに対してアドレス生成部１２の側に設けられたフリップフロップ１４を指す。本例において制御部５０は、アドレス生成部１２からアドレス信号を受け取る初段のフリップフロップ１４が格納するアドレス信号を監視する。

このような構成により、制御部５０は、次に試験するべきアドレスブロックの情報を得ることができる。このため、制御部５０は、現在試験しているアドレスブロックの試験中に、次に試験するべきアドレスブロックの判定結果を、第２フェイルメモリ４０から第１フェイルメモリ３０にコピーすることができる。

また、パターン発生部１０は、予め与えられる試験プログラムに応じてアドレス信号を生成してよい。この場合、制御部５０は、当該試験プログラムが予め与えられ、パターン発生部１０より先行して当該試験プログラムを実行することにより、次に試験するべきアドレスブロックを判定してもよい。例えば、パターン発生部１０及び制御部５０は、同一のアルゴリズムパターンジェネレータを有し、当該アルゴリズムパターンジェネレータは、与えられる試験プログラムに応じて、試験パターン及びアドレス信号を生成してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、低コスト、且つ高速度で半導体メモリ等の被試験デバイスを試験することができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 試験装置１００の動作の一例を示す図である。 試験装置１００の構成の他の例を示す図である。 図３に示した試験装置１００の動作の一例を説明する図である。 パターン発生部１０の構成の一例を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・アドレス生成部、１４・・・フリップフロップ、２０・・・判定部、３０・・・第１フェイルメモリ、４０・・・第２フェイルメモリ、５０・・・制御部、１００・・・試験装置、２００・・・被試験デバイス

Claims (12)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに入力する試験パターンを生成するパターン発生部と、
   前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する判定部と、
   前記判定部が順次出力する判定結果を順次格納する第１フェイルメモリと、
   前記第１フェイルメモリより低速に動作し、前記第１フェイルメモリが格納した前記判定結果を、与えられるタイミングでコピーする第２フェイルメモリと
   を備える試験装置。
2. 前記第２フェイルメモリの記憶容量は、前記第１フェイルメモリの記憶容量より大きい
   請求項１に記載の試験装置。
3. 前記被試験デバイスはメモリデバイスであり、
   前記判定部は、前記被試験デバイスのアドレス毎の良否を判定し、
   前記第２フェイルメモリは、前記被試験デバイスと略等しい記憶容量を有し、前記被試験デバイスのそれぞれの前記アドレスの良否を格納する
   請求項２に記載の試験装置。
4. 前記被試験デバイスのアドレス領域は、複数のアドレスブロックに分割され、
   前記第１フェイルメモリは、前記被試験デバイスの前記アドレスブロックと略等しい記憶容量を有する
   請求項３に記載の試験装置。
5. 前記試験装置は、前記被試験デバイスの試験を前記アドレスブロック毎に行い、
   いずれかの前記アドレスブロックの試験が終了する毎に、前記第１フェイルメモリが格納した当該アドレスブロックに含まれるそれぞれの前記アドレスの判定結果を、前記第２フェイルメモリの当該アドレスに対応する前記アドレス領域にコピーする制御部を更に備える
   請求項４に記載の試験装置。
6. 前記制御部は、前記被試験デバイスのいずれかの前記アドレスブロックを試験する場合に、前記第２フェイルメモリが格納している当該アドレスブロックに含まれるそれぞれの前記アドレスの前記判定結果を、前記第１フェイルメモリに予めコピーする制御部を更に備え、
   前記第１フェイルメモリは、前記判定部が出力するそれぞれの前記アドレスの判定結果と、予めコピーされたそれぞれの前記アドレスの前記判定結果との論理和を、それぞれの前記アドレスの前記判定結果として新たに格納する
   請求項５に記載の試験装置。
7. 前記試験装置は、複数の前記第１フェイルメモリを備え、
   前記制御部は、いずれかの前記アドレスブロックの試験が終了する毎に、前記判定部が出力する前記判定結果を格納する前記第１フェイルメモリを切り替える
   請求項６に記載の試験装置。
8. 前記制御部は、いずれかの前記アドレスブロックの試験中に、当該アドレスブロックの試験の前に前記第１フェイルメモリに格納した前記判定結果を、前記第２フェイルメモリにコピーする
   請求項７に記載の試験装置。
9. 前記制御部は、いずれかの前記アドレスブロックの試験中に、当該アドレスブロックの次に試験するべき前記アドレスブロックに含まれるそれぞれの前記アドレスの判定結果を、前記第２フェイルメモリから、試験中の前記アドレスブロックの判定結果を順次格納している前記第１フェイルメモリとは異なる前記第１フェイルメモリにコピーする
   請求項７に記載の試験装置。
10. 前記パターン発生部は、予め与えられる試験プログラムに応じて、前記試験パターンを書き込む前記被試験デバイスの前記アドレスを指定するアドレス信号を生成し、
    前記制御部は、前記試験プログラムが予め与えられ、前記パターン発生部より先行して前記試験プログラムを実行することにより、前記次に試験するべき前記アドレスブロックを判定する
    請求項９に記載の試験装置。
11. 前記パターン発生部は、前記試験パターンを書き込む前記被試験デバイスの前記アドレスを指定するアドレス信号を順次格納し、格納した前記アドレス信号を前記被試験デバイスに順次供給する、縦続接続された複数のフリップフロップを有し、
    前記制御部は、前記複数のフリップフロップのうち、前記被試験デバイスに前記アドレス信号を供給する前記フリップフロップより上流に設けられた前記フリップフロップが順次格納する前記アドレス信号を監視することにより、前記次に実行するべき前記アドレスブロックを判定する
    請求項９に記載の試験装置。
12. 被試験デバイスを試験する試験方法であって、
    前記被試験デバイスに入力する試験パターンを生成するパターン発生段階と、
    前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する判定段階と、
    前記判定段階における判定結果を第１フェイルメモリに順次格納する第１フェイル格納段階と、
    前記第１フェイルメモリが格納した前記判定結果を、前記第１フェイルメモリより低速に動作する第２フェイルメモリに、与えられるタイミングでコピーする第２フェイル格納段階と
    を備える試験方法。
    

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