JPH0688859A - 半導体試験装置用波形発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体メモリ試験装置において、複数のメモ
リに対しそれぞれ異なったアドレスに異なったデータを
印加する場合にも、複数メモリの同時試験が可能であ
り、したがって試験に要する時間を著しく短縮すること
ができ、試験効率を向上することができる半導体試験装
置用波形発生装置を提供することを目的とする。 【構成】 入力信号にもとづいて複数の信号パターンを
発生する波形成形手段１と、この波形成形手段１が出力
する上記の波形信号のうちいずれかを、波形選択信号Ｓ
n に応答して選択する複数の信号選択手段２と、この信
号選択手段２が選択した信号の複数のそれぞれを入力さ
れる複数のバッファ手段３とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体試験装置用波形
発生装置の改良に関する。特に半導体メモリ試験装置に
おいて、複数のメモリに対しそれぞれ異なったアドレス
に異なったデータを印加する場合にも、複数メモリの同
時試験が可能であり、したがって試験に要する時間を著
しく短縮することができ、試験効率を向上することがで
きる半導体試験装置用波形発生装置を提供することを目
的とする改良に関する。

【０００２】

【従来の技術】近年、半導体メモリの大容量化によりデ
ータ書き込みに要する時間は増大しており、それに伴っ
て半導体メモリの試験時間も長大化しており、試験時間
の短縮が強く要望されている。

【０００３】以下に、従来技術に係る半導体試験装置に
ついて説明する。図４は従来技術に係る半導体試験装置
の一例の全体構成図である。

【０００４】図４参照 図において、１１は基準となるクロック信号を発生する
タイミング発生手段であり、１２は、このタイミング発
生手段１１が発生するクロック信号にもとづいて、被試
験ＩＣに印加する信号のパターンを発生するパターン発
生手段である。１３は、パターン発生手段１２が発生す
るパターンのうち所望のパターンを選択するパターンデ
ータ選択手段である。１４は、この選択されたパターン
にもとづいた波形の信号を発生する、本発明において改
良しようとする波形発生装置である。１５は波形発生装
置１４が発生する信号を被試験ＩＣに印加する信号印加
手段である。１６は、被試験ＩＣ印加用電源である。１
７は、被試験ＩＣが出力する信号と印加した信号とを比
較する被試験ＩＣ出力比較手段である。１８は、この被
試験ＩＣ出力比較手段１７が比較した結果、上記の両信
号が一致せず不良と判断された結果を格納する不良解析
メモリである。この不良解析メモリの内容は上記のパタ
ーンデータ発生手段１２によってアクセスされ、被試験
ＩＣの不良発生アドレスの所に修正された内容が書き込
まれる。

【０００５】つぎに、上記の全体構成図（図４）に１４
をもって示す従来技術に係る半導体試験装置用波形発生
装置について説明する。

【０００６】図５は従来技術に係る半導体試験装置用波
形発生装置の構成図である。

【０００７】図５参照 図において、１４は半導体試験装置用波形発生装置であ
り、１４１は、入力される、選択されたパターンにもと
づいて波形を成形する波形成形手段であり、１４２は、
この波形成形手段１４１によって成形された波形の信号
をバッファリングして出力するバッファ手段である。

【０００８】複数の被試験ＩＣが同一のアドレス及びデ
ータを印加される場合は、１個の波形成形手段の出力を
複数のバッファ手段のそれぞれを介して被試験ＩＣのそ
れぞれに印加し同時試験することは可能であるが、複数
の被試験ＩＣがそれぞれ異なったアドレス及びデータを
印加される場合には、１個の波形成形手段をもって複数
の被試験ＩＣを同時試験することはできず、被試験ＩＣ
を１個づつ試験する。

【０００９】

【発明が解決しようとする課題】上記のように、従来技
術に係る半導体試験装置用波形発生装置においては、複
数の被試験ＩＣが異なったアドレス及びデータを印加さ
れる場合、複数の被試験ＩＣを同時試験することはでき
ず、被試験ＩＣを１個づつ試験しているので、被試験Ｉ
Ｃの個数分の回数だけ試験を行わなければならず、多大
の試験時間を必要とすると云う欠点がある。

【００１０】本発明の目的は、この欠点を解消すること
にあり、半導体メモリ試験装置において、複数のメモリ
に対しそれぞれ異なったアドレスに異なったデータを印
加する場合にも、複数メモリの同時試験が可能であり、
したがって試験に要する時間を著しく短縮することがで
き、試験効率を向上することができる半導体試験装置用
波形発生装置を提供することにある。

【００１１】

【課題を解決するための手段】上記の目的は、入力信号
にもとづいて複数の信号パターンを発生する波形成形手
段（１）と、この波形成形手段（１）が出力する前記の
複数の信号パターンのうちいずれかを、波形選択信号
（Ｓn ）に応答して選択する複数の信号選択手段（２）
と、この信号選択手段（２）が選択した信号の複数のそ
れぞれを入力される複数のバッファ手段（３）とを有す
る半導体試験装置用波形発生装置によって達成される。

【００１２】

【作用】本発明に係る半導体試験装置用波形発生装置に
おいては、波形成形手段１が、入力されるパターンにも
とづいて必要とする波形の信号を成形し、成形したすべ
ての種類の信号を常に出力しており、この複数の出力を
入力される信号選択手段２のそれぞれが、波形選択信号
Ｓn に応答して、上記の入力された複数種類の波形の信
号のうちから１個を選択してバッファ手段３のそれぞれ
に出力し、バッファ手段３はこの信号をバッファリング
して出力し、この出力信号が被試験ＩＣのそれぞれに印
加されることゝされているので、異なったアドレス及び
データを同時に複数の被試験ＩＣに印加することができ
るので、同時試験を行うことができる。

【００１３】

【実施例】以下、図面を参照して、本発明の一実施例に
係る半導体試験装置用波形発生装置について説明する。

【００１４】図１は本発明の一実施例に係る半導体試験
装置用波形発生装置の構成図である。

【００１５】図１参照 図において、１は入力されるパターンにもとづいて必要
とする信号波形を成形し、成形したすべての波形の信号
を常に出力している波形成形手段である。２は、この波
形成形手段１が出力する複数種類の波形の信号のうちか
ら、波形選択信号Ｓn に応答して、１個を選択する信号
選択手段であり、１個の波形成形手段１に対して複数個
の信号選択手段２が接続されている。３は、この信号選
択手段２が選択した信号をそれぞれ入力され、この入力
された信号をバッファリングするバッファ手段である。
は上記の波形成形手段１に入力されるパターン例えば
前半逆論理パターンであり、は波形成形手段１に入力
される他のパターン例えば後半逆論理パターンである。
はクロック信号である。

【００１６】つぎに、本実施例の動作について説明す
る。

【００１７】入力されるパターンとして、前半逆論理パ
ターン及び後半逆論理パターンが与えられた波形成
形手段１は、これらパターンとクロック信号とにもとづ
いて、図２に示すような正論理波形信号（図の
（ａ））、前半データのみ逆論理波形信号（図の
（ｂ））、後半データのみ逆論理波形信号（図の
（ｃ））及び全データ逆論理波形信号（図の（ｄ））の
４種類の波形の信号を同時に成形して出力する。これら
出力はすべて信号選択手段２に入力される。信号選択手
段２は波形選択信号Ｓn に応答して上記の４種類の波形
の信号のうちから１個を選択してバッファ手段３に出力
する。バッファ手段３はこの入力された信号をバッファ
リングして被試験ＩＣに出力する。したがって異なった
アドレス及びデータをそれぞれの被試験ＩＣに同時に印
加して同時試験をすることが可能である。

【００１８】つぎに本発明に係る半導体試験装置用波形
発生装置の適用例について説明する。本適用例は、不良
解析メモリの内容から、それぞれの同時試験ＩＣ毎に異
なるアドレスに対応するデータを読み出し、この読み出
したデータにもとづいて被試験ＩＣに書き込む場合の半
導体試験装置である。図３はこの適用例の全体構成図で
ある。

【００１９】図３参照 図において、１、２及び３の説明は図１の場合と同一な
ので省略する。４は、被試験ＩＣに印加する信号のパタ
ーンを発生するパターン発生手段であり、５は、このパ
ターン発生手段４が発生するパターンのうち所望のパタ
ーンを選択するパターンデータ選択手段である。６は反
転データ選択手段であり、それぞれのバッファ３にどの
反転データ信号を割り付けるかを選択するもので、選択
された結果にもとづいて波形選択信号Ｓn をそれぞれの
信号選択手段２に出力する。７はオフセットアドレス加
算器であり、それぞれのオフセットアドレス加算器７に
は制御装置（図示せず。）によって与えられる、それぞ
れの被試験ＩＣに対応したオフセットアドレス値が予め
格納されており、その内容と上記のパターン発生手段４
から入力されるアドレスとがこのオフセットアドレス加
算器７によって加算演算される。８は不良解析メモリで
あり、被試験ＩＣに印加された信号とこの被試験ＩＣが
出力する信号とを比較し、この両信号が不一致のときこ
れを不良と判断し、この判断結果（どのアドレスの内容
が不良であるかと云うこと。）を格納する不良解析メモ
リである。この適用例では不良解析メモリ８は同時試験
ＩＣの個数と同数あり、それぞれの被試験ＩＣに対応す
る書き込みデータが既に格納されているものとする。

【００２０】つぎに、この適用例の動作について説明す
る。まず、オフセットアドレス加算器７に同時試験ＩＣ
のそれぞれに対応するスタートアドレスを格納してお
く。つぎにパターン発生手段４ではアドレスは零から増
加し、パターン発生手段４で発生されたアドレス信号に
それぞれのオフセットアドレス加算器７に格納されてい
るアドレスが加算されてそれぞれ対応する不良解析メモ
リ８に伝えられる。また、パターン発生手段４ではデー
タは常に零を発生させ、反転信号のみで期待パターンを
発生するようにしておき、不良解析メモリ８のそれぞれ
から読み出されたデータにもとづいて反転データ選択手
段６が同時試験ＩＣのそれぞれに対応する反転データを
選択し、この反転データにもとづいて波形選択信号Ｓn
を、対応する信号選択手段２に出力する。また、上記の
加算が行われたアドレス信号は同時に反転データ選択手
段６に入力され、対応するアドレスピンに対応する信号
選択手段２へと導かれ、対応ピンの発生波形を反転する
ことにより目的とするアドレス信号を得る。

【００２１】

【発明の効果】以上説明したとおり、本発明に係る半導
体試験装置用波形発生装置は、パターン信号を入力され
て複数種類の波形の信号を常に出力する波形成形手段
と、この波形成形手段が出力する複数種類の波形の信号
のうちから波形選択信号に応答して１個を選択する信号
選択手段の複数と、この信号選択手段が選択した信号の
複数のそれぞれを入力されこの信号をバッファリングし
て出力するバッファ手段の複数とを有しているので、こ
れらバッファ手段の複数に対応して複数の被試験ＩＣに
それぞれ独立した信号を印加しこれら複数のＩＣを同時
に試験することができる。

【００２２】したがって、本発明は、半導体メモリ試験
装置において、複数のメモリに対しそれぞれ異なったア
ドレスに異なったデータを印加する場合にも、複数メモ
リの同時試験が可能であり、したがって試験に要する時
間を著しく短縮することができ、試験効率を向上するこ
とができる半導体試験装置用波形発生装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体試験装置用波形
発生装置の構成図である。

【図２】波形成形手段が出力する信号の波形説明図であ
る。

【図３】本発明の一実施例に係る半導体試験装置用波形
発生装置の適用例の全体構成図である。

【図４】従来技術に係る半導体試験装置の一例の全体構
成図である。

【図５】従来技術に係る半導体試験装置用波形発生装置
の構成図である。

【符号の説明】

１ 波形成形手段（本発明） ２ 信号選択手段 ３ バッファ手段（本発明） ４ パターン発生手段（本発明） ５ パターンデータ選択手段（本発明） ６ 反転データ選択手段 ７ オフセットアドレス加算器 ８ 不良解析メモリ（本発明） １１ タイミング発生手段 １２ パターン発生手段（従来技術） １３ パターンデータ選択手段（従来技術） １４ 波形発生装置（従来技術） １５ 信号印加手段 １６ 被試験ＩＣ印加用電源 １７ 被試験ＩＣ出力比較手段 １８ 不良解析メモリ（従来技術） １４１ 波形成形手段（従来技術） １４２ バッファ手段（従来技術） 前半逆論理パターン 後半逆論理パターン クロック信号 Ｓn 波形選択信号（本発明）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号にもとづいて複数の信号パター
   ンを発生する波形成形手段（１）と、 該波形成形手段（１）が出力する前記複数の信号パター
   ンのうちいずれかを、波形選択信号（Ｓn ）に応答して
   選択する複数の信号選択手段（２）と、 該信号選択手段（２）が選択した信号の複数のそれぞれ
   を入力される複数のバッファ手段（３）とを有すること
   を特徴とする半導体試験装置用波形発生装置。