JP2006338797A - メモリ試験装置及びメモリ試験方法 - Google Patents
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Abstract
【解決手段】被試験デバイスのシリアルデータ入力ピンに与えるためのコマンドおよびデータと、それらに対応付けられるアドレスのアドレス発生指示を含む試験情報を設定する試験情報設定部10と、その試験情報に基づきアドレス発生指示に対応付けたコマンドとデータを発生する実行制御部11と、実行制御部11からのアドレス発生指示に基づき前記入力ピンに与えるためのアドレスを生成する試験アドレス生成部12と、そのアドレスと実行制御部11からのコマンドとデータを対応付け合成してアドレス単位の試験データを生成する試験データ合成部13と、生成された試験データのコマンド、アドレスおよびデータ各々の多ビット構成データを共通のシフト演算構成によってシリアルデータ化して前記入力ピンに与えるシリアルデータ演算生成手段14とを備える。
【選択図】図1
Description
ミナトエレクトロニクス株式会社製 ユニバーサル プログラマ MODEL 1881UXP
以下、本発明の実施の形態について、図面を参照しながら説明する。図1は、本発明の実施例のメモリ試験装置の構成を示す図である。
2 シリアル・メモリデバイス
10 試験情報設定部
11 実行制御部
12 試験アドレス生成部
13 試験データ合成部
14 シリアルデータ演算生成部
41 ビット幅格納部
42 データ領域選択部
43a 第1のシフト演算部
43b 第2のシフト演算部
44a 第1の演算結果格納部
44b 第2の演算結果格納部
45 ビット選択部
Claims (5)
- シリアル・メモリデバイスを試験するメモリ試験装置であって、
前記シリアル・メモリデバイスのシリアルデータ入力ピンに与えるためのコマンドおよびデータと、それらに対応付けられるアドレスのアドレス発生指示を含む試験情報を設定する試験情報設定手段と、
設定された前記試験情報に基づいて、前記アドレス発生指示に対応付けたコマンドおよびデータを発生する実行制御手段と、
該実行制御手段からの前記アドレス発生指示に基づいて、前記シリアルデータ入力ピンに与えるためのアドレスを生成する試験アドレス生成手段と、
該試験アドレス生成手段で生成されたアドレスと前記実行制御手段からのコマンドおよびデータとをそれぞれ対応付けて合成し、アドレス単位の試験データを生成する試験データ合成手段と、
該試験データ合成手段で生成された前記試験データのコマンド、アドレスおよびデータそれぞれの多ビット構成データを共通のシフト演算構成によって所定のシリアルデータに変換して前記シリアルデータ入力ピンに与えるシリアルデータ演算生成手段と、
を備えることを特徴とするメモリ試験装置。 - 請求項1記載のメモリ試験装置において、
前記シリアルデータ演算生成手段は、
コマンド、アドレスおよびデータそれぞれのビット構成の各ビット幅値を前記実行制御手段から取得して格納するビット幅格納手段と、
前記試験データ合成手段からの前記試験データからコマンド、アドレスまたはデータのいずれかの領域を選択してその領域データを得るデータ領域選択手段と、
該データ領域選択手段で選択された前記領域データと、前記ビット幅格納手段からの前記ビット幅値とを用いてビット左シフト演算により演算結果を得る第1のシフト演算手段と、
前記データ領域選択手段で選択された同一の前記領域データと、前記ビット幅格納手段からの前記ビット幅値とを用いて前記第1のシフト演算手段によるシフト数以上のビットシフトが求められるビット左シフト演算により演算結果を得る少なくとも1つの第2のシフト演算手段と、
前記第1のシフト演算手段からの演算結果を格納する第1の演算結果格納手段と、
前記第2のシフト演算手段からの演算結果を格納する第2の演算結果格納手段と、
前記第1の演算結果格納手段および前記第2の演算結果格納手段それぞれに格納された前記演算結果の最上位ビットを前記第1の演算結果格納手段から順次選択しながら読み出してシリアルデータ化し、該シリアルデータを前記シリアルデータ入力ピンに与えるビット選択手段と、
を有することを特徴とするメモリ試験装置。 - 請求項2記載のメモリ試験装置において、
前記第1のシフト演算手段は、前記領域データ自身を前記演算結果とし、
前記第2のシフト演算手段は、前記ビット幅値から1ビット分を減じた値を超えない範囲内でのシフトすべきビット数値と十進数値での「2」とを乗算した乗算結果値と、前記領域データの値とを二進数乗算して前記演算結果を得る
ことを特徴とするメモリ試験装置。 - 請求項1記載のメモリ試験装置において、
前記試験アドレス生成手段は、 前記実行制御手段からの前記アドレス発生指示に基づいて生成されたアドレスをビット反転させるアドレス反転手段を更に有する
ことを特徴とするメモリ試験装置。 - シリアル・メモリデバイスのシリアルデータ入力ピンに与えるためのコマンドおよびデータと、それらに対応付けられるアドレスのアドレス発生指示を含む試験情報を設定する試験情報設定ステップと、
設定された前記試験情報に基づいて、前記アドレス発生指示に対応付けたコマンドおよびデータを発生する実行制御ステップと、
該実行制御ステップからの前記アドレス発生指示に基づいて、前記シリアルデータ入力ピンに与えるためのアドレスを生成する試験アドレス生成ステップと、
該試験アドレス生成ステップで生成されたアドレスと前記実行制御ステップで発生されたコマンドおよびデータとをそれぞれ対応付けて合成し、アドレス単位の試験データを生成する試験データ合成ステップと、
該試験データ合成ステップで生成された前記試験データのコマンド、アドレスおよびデータそれぞれの多ビット構成データを共通のシフト演算構成によって所定のシリアルデータに変換して前記シリアルデータ入力ピンに与えるシリアルデータ演算生成ステップと、
を有するシリアル・メモリデバイスのメモリ試験方法。
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