JP2012094246A

JP2012094246A - メモリ試験装置及びメモリ試験方法

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Publication number: JP2012094246A
Application number: JP2012031162A
Authority: JP
Inventors: Yoshihiro Maesaki; 義博前崎; Hiroshi Teshigawara; 寛勅使河原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-02-15
Filing date: 2012-02-15
Publication date: 2012-05-17

Abstract

【課題】本発明は、半導体メモリデバイスを試験するメモリ試験装置に関し、シリアル・メモリデバイスのメモリ試験を簡単な構成で確実に実施できるようにする。
【解決手段】被試験デバイスのシリアルデータ入力ピンに与えるためのコマンドおよびデータと、それらに対応付けられるアドレスのアドレス発生指示を含む試験情報を設定する試験情報設定部10と、その試験情報に基づきアドレス発生指示に対応付けたコマンドとデータを発生する実行制御部11と、実行制御部11からのアドレス発生指示に基づき前記入力ピンに与えるためのアドレスを生成する試験アドレス生成部12と、そのアドレスと実行制御部11からのコマンドとデータを対応付け合成してアドレス単位の試験データを生成する試験データ合成部13と、生成された試験データのコマンド、アドレスおよびデータ各々の多ビット構成データを共通のシフト演算構成によってシリアルデータ化して前記入力ピンに与えるシリアルデータ演算生成手段14とを備える。
【選択図】図１

Description

本発明は、半導体メモリデバイスを試験するメモリ試験装置に関し、特にシリアル・メモリデバイスを試験する技術に関する。

近年、携帯電話機等の民生機器やパーソナルコンピュータ（以降、パソコンと称す）などでは、多ビットのパラレルデータで入出力が行えるパラレル・メモリデバイスのパラレル・フラッシュメモリに代わって、周辺回路が簡素化できることで製品のコスト低減や小型化が可能となることから、１ビットのシリアルデータで入出力が行えるシリアル・メモリデバイスのシリアル・フラッシュメモリが多く使用されるようになり、その需要が急激に増加してきている。そのため、その急激な需要のシリアル・フラッシュメモリ部品の試験に応えられるとともに、設備投資費の低減にも応えられるメモリ試験設備の実現が望まれている。

そこで従来では、パラレル・フラッシュメモリを試験するメモリ試験装置内に元々備えているパラレル・フラッシュメモリ試験のための機能を活用し、パラレル・フラッシュメモリの試験時でも生成され、パラレルデータの１つでもある自動にて順次増加して発生されるアドレスと、そのアドレスに対応付けられたコマンドおよびデータとによるアドレス単位のパラレルデータ一式を、コマンドおよびアドレス、データごとにそれぞれビットシフトさせて所定の並び（例えば、ＭＳＢからＬＳＢの順）のシリアル（１ビット）データへ変換するとともに、シリアルデータに変換されたそれらアドレス、コマンドおよびデータの各単位を所定の並び（例えば、コマンド、アドレス、データの順）としたシリアルデータをシリアル・フラッシュメモリのシリアルデータ入力ピンへ与えて、所定の電気的特性試験を行っていた。（例えば、非特許文献１参照）。
ミナトエレクトロニクス株式会社製ユニバーサルプログラマ MODEL 1881UXP

しかしながら、従来の技術は、パラレル・フラッシュメモリを試験するための機能を活用してのシリアルデータ化のために、アドレスを１つずつ順次増加させて行うＭＳＣＡＮ（Memory Scan）のようなメモリ試験を自動にて実施させることは可能であるが、アドレスの繰返しやスキップなどを伴う所定のＭＡＲＣＨ試験やＭＡＳＥＳＴ試験を自動にて実施させることができないことから、自動ではシリアル・フラッシュメモリはパラレル・フラッシュメモリと同等の電気的特性試験が行えないという問題がある。勿論、手動による試験データの作成によって、ＭＡＲＣＨ試験やＭＡＳＥＳＴ試験を実施させることは可能であるが、そのために多大な作業工数を伴うという問題がある。

また、パラレルデータからシリアルデータへの変換は、コマンド、アドレスおよびデータを各々独立してビットシフトすることで行っているためその構成が大きく、しかもそれらコマンド、アドレスおよびデータをビット構成するビット幅値への変更対応の融通性が低いという問題がある。

そこで本発明は、シリアル・メモリデバイスのメモリ試験を簡単な構成で確実に実施できるようにすることを課題とする。

第１の発明のシリアル・メモリデバイス（例えば、シリアル・フラッシュメモリ）を試験するメモリ試験装置は、前記シリアル・メモリデバイスのシリアルデータ入力ピンに与えるためのコマンドおよびデータと、それらに対応付けられるアドレスのアドレス発生指示を含む試験情報を設定する試験情報設定手段と、設定された前記試験情報に基づいて、前記アドレス発生指示に対応付けたコマンドおよびデータを発生する実行制御手段と、該実行制御手段からの前記アドレス発生指示に基づいて、前記シリアルデータ入力ピンに与えるためのアドレスを生成する試験アドレス生成手段と、該試験アドレス生成手段で生成されたアドレスと前記実行制御手段からのコマンドおよびデータとをそれぞれ対応付けて合成し、アドレス単位の試験データを生成する試験データ合成手段と、該試験データ合成手段で生成された前記試験データのコマンド、アドレスおよびデータそれぞれの多ビット構成データを共通のシフト演算構成によって所定のシリアルデータに変換して前記シリアルデータ入力ピンに与えるシリアルデータ演算生成手段とを備える構成とする。

第２の発明のメモリ試験装置は、前記第１の発明のメモリ試験装置において、前記シリアルデータ演算生成手段は、コマンド、アドレスおよびデータそれぞれのビット構成の各ビット幅値を前記実行制御手段から取得して格納するビット幅格納手段と、前記試験データ合成手段からの前記試験データからコマンド、アドレスまたはデータのいずれかの領域を選択してその領域データを得るデータ領域選択手段と、該データ領域選択手段で選択された前記領域データと、前記ビット幅格納手段からの前記ビット幅値とを用いてビット左シフト演算により演算結果を得る第１のシフト演算手段と、前記データ領域選択手段で選択された同一の前記領域データと、前記ビット幅格納手段からの前記ビット幅値とを用いて前記第１のシフト演算手段によるシフト数以上のビットシフトが求められるビット左シフト演算により演算結果を得る少なくとも１つの第２のシフト演算手段と、前記第１のシフト演算手段からの演算結果を格納する第１の演算結果格納手段と、前記第２のシフト演算手段からの演算結果を格納する第２の演算結果格納手段と、前記第１の演算結果格納手段および前記第２の演算結果格納手段それぞれに格納された前記演算結果の最上位ビットを前記第１の演算結果格納手段から順次選択しながら読み出してシリアルデータ化し、該シリアルデータを前記シリアルデータ入力ピンに与えるビット選択手段とを有する構成である。

第３の発明のメモリ試験装置は、前記第２の発明のメモリ試験装置において、前記第１のシフト演算手段は、前記領域データ自身を前記演算結果とし、前記第２のシフト演算手段は、前記ビット幅値から１ビット分を減じた値を超えない範囲内でのシフトすべきビット数値と十進数値での「２」とを乗算した乗算結果値と、前記領域データの値とを二進数乗算して前記演算結果を得る構成である。

第４の発明のメモリ試験装置は、前記第１の発明のメモリ試験装置において、前記試験アドレス生成手段は、前記実行制御手段からの前記アドレス発生指示に基づいて生成されたアドレスをビット反転させるアドレス反転手段を更に有する構成である。

前記第１および第２の発明によれば、試験情報設定手段に設定された試験情報に基づいてコマンド、アドレスおよびデータが生成され、試験データ合成手段にてそれらが相互に対応付けられてアドレス単位の試験データとされ、試験データ内のコマンド、アドレスおよびデータのそれぞれのシリアルデータへの変換が、それぞれ異なる個別の変換手段を必要とせず、それぞれに共通な１つのシフト演算構成にて行える。

また、前記第３の発明によれば、シフト演算手段は、コマンド、アドレスおよびデータそれぞれのビット幅値から１ビット分を減じた値を超えない範囲内でのシフトすべきビット数値と十進数値での「２」（１ビット左シフトのための値）とを乗算した乗算結果値と、対応するコマンド、アドレスおよびデータの領域データの値とを二進数乗算して演算結果を得るようにしたことから、コマンド、アドレスおよびデータそれぞれのビット幅値の変化に対して柔軟に対応できる。

更に、前記第４の発明によれば、アドレス反転手段はアドレスの全ビットを一斉にビット反転できるため、ＭＡＳＥＳＴ試験で必要とされる隣り合ったアドレスの組合せ、例えば十進数でのアドレス０と１５、１と１４、２と１３などが、前者アドレスのビット反転により後者アドレスが容易に得られる。

本発明によれば、試験情報設定手段に設定された試験情報に基づいてコマンド、アドレスおよびデータが生成され、シリアルデータ演算生成手段によってそれらコマンド、アドレスおよびデータのそれぞれのシリアルデータへの変換がそれぞれに共通な１つのシフト演算構成にて行えることから、シリアル・メモリデバイスのメモリ試験を簡単な構成で確実に実施できるようになる。

また、シリアルデータ演算生成手段ではシフト演算構成によって、コマンド、アドレスおよびデータの各データとそれらのビット幅値とによりシリアルデータへ変換しているために例えばソフトウェア・プログラム対応なども容易なことから、将来のシリアル・メモリデバイスのコマンド、アドレスおよびデータそれぞれのビット幅値の変化に対して柔軟に対応できるようになる。

以上のことは、メモリ試験装置のための設備投資費の低減にも繋がることである。

（実施例１）
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施例のメモリ試験装置の構成を示す図である。

図１において、メモリ試験装置１は、シリアル・フラッシュメモリなどのシリアル・メモリデバイス２のための所定の電気的特性試験であるメモリ試験を行うものである。ここではシリアル・メモリデバイス２は、シリアル・フラッシュメモリとして説明する。

試験情報設定部１０は、シリアル・メモリデバイス２のシリアルデータ入力ピン（ＳＩ入力ピンのことであり、以下、ＳＩ入力ピンと称す）に与えるためのコマンド（例えば、ＲＥＡＤ、ＷＲＩＴＥコマンドなど）およびデータ（入力データだけでなく、出力データも含む）と、それらに対応付けられるシリアル・メモリデバイス２のためのアドレスのアドレス発生指示を含む試験情報が設定される。

前記アドレス発生指示は、直接的なアドレス値指定に限らず、プログラム的指定（例えば、或るアドレス値から＋１のインクリメントなど）であっても良い。また、ここでの試験情報には、ＳＩ入力ピンに与えられるコマンド、アドレスおよびデータのそれぞれの構成ビット数である各ビット幅も含む。その場合、各ビット幅は直接的な数値設定（例えば、８ビット幅）であっても、間接的なシリアル・メモリデバイス２の部品仕様（部品型名など）の設定に基づくビット幅変換による設定であっても構わない。

実行制御部１１は、試験情報設定部１０に設定された前記試験情報に基づいて、前記アドレス発生指示に対応付けたコマンドおよびデータを発生する。更に、それらに対応する前記各ビット幅も発生する。

試験アドレス生成部１２は、実行制御部１１からの前記アドレス発生指示に基づいて、ＳＩ入力ピンに与えるためのアドレスを生成する。
試験アドレス生成部１２には、実行制御部１１からの前記アドレス発生指示に基づいて生成されたアドレスをビット反転させるアドレス反転部を更に有しても良い。

試験データ合成部１３は、試験アドレス生成部１２で生成されたアドレスと実行制御部１１からのコマンドおよびデータとをそれぞれ対応付けて、コマンド、アドレスおよびデータを含む１つのデータ形態に合成し、シリアル・メモリデバイス２のアドレス単位の試験データを生成する。

シリアルデータ演算生成部１４は、試験データ合成部１３で生成された前記試験データのコマンド、アドレスおよびデータそれぞれの多ビット構成データを共通のシフト演算構成によって所定のシリアルデータに変換してＳＩ入力ピンに与える。

シリアルデータ演算生成部１４の具体的な構成であるビット幅格納部４１は、コマンド、アドレスおよびデータそれぞれのビット構成の各ビット幅値を実行制御部１１から取得して格納する。データ領域選択部４２は、試験データ合成部１３からの前記試験データからコマンド、アドレスまたはデータのいずれかの領域を選択してその領域データを得る。その際に各々のビット幅値を必要とする場合、ビット幅格納部４１に格納されたビット幅値を用いれば良い。

第１のシフト演算部４３ａは、データ領域選択部４２で選択された前記領域データとビット幅格納部４１からの前記ビット幅値とを用いてビット左シフト演算により演算結果を得るとともに、第２のシフト演算手段４３ｂでは、データ領域選択部４２で選択された同一の前記領域データとビット幅格納部４１からの前記ビット幅値とを用いて第１のシフト演算部４３ａによるシフト数以上のビットシフトが求められるビット左シフト演算により演算結果を得る。

具体的には第１のシフト演算部４３ａでは、前記領域データ自身を前記演算結果とし、一方、第２のシフト演算部４３ｂでは、前記ビット幅値から１ビット分を減じた値を超えない範囲内でのシフトすべきビット数値と十進数での「２」（二進数値「００１０」でも良い）とを乗算した結果である乗算結果値と、前記領域データの値とを、二進数乗算して前記演算結果を得る。

第１の演算結果格納部４４ａは第１のシフト演算部４３ａからの演算結果を格納し、また、第２の演算結果格納部４４ｂは第２のシフト演算部４３ｂからの演算結果を格納する。ビット選択部４５は、第１の演算結果格納部４４ａおよび第２の演算結果格納部４４ｂに格納された演算結果のそれぞれの最上位ビットを、第１の演算結果格納部４４ａから順次選択してシリアルデータ化し、このシリアルデータをＳＩ入力ピンに与える。

次に、本発明の動作について、図面を参照しながら説明する。図２は、本発明のメモリ試験装置の動作を示すフローチャートであり、図３は、シリアルデータ演算生成部の実施例を説明する図である。また、図４は、試験アドレス生成部の実施例の構成を示す図である。

図２において、メモリ試験装置の操作者から試験情報設定部１０に、シリアル・メモリデバイス２のメモリ試験のためのコマンド、データおよびアドレス発生指示などの一連の試験情報が設定される（Ｓ１）。設定された試験情報に基づいて、実行制御部１１はそれぞれ相互に対応付けられたコマンド、データ、アドレス発生指示およびビット幅値などを発生する（Ｓ２）。発生されたアドレス発生指示に基づき試験アドレス生成部１２はＳＩ入力ピンに与える試験アドレスを生成し（Ｓ３）、その試験アドレスにコマンドとデータとを対応付けた試験データを試験データ合成部１３で生成する（Ｓ４）。

次に、シリアルデータ演算生成部１４におけるデータ領域選択部４２では、試験データ内からコマンド領域データ（例えば、二進数「００１０」）を選択する（Ｓ５）。選択されたそのコマンド領域データを、第１のシフト演算部４３ａでは、そのコマンド領域データ自身を演算結果（二進数「００１０」）として得て（Ｓ６）、その演算結果を第１の演算結果格納部４４ａに格納し（Ｓ７）、一方、第２のシフト演算部４３ｂでは、シフトすべきビット数値の１と十進数での「２」（二進数値「００１０」でも良い）とを乗算した乗算結果値（十進数「２」）と、選択されたコマンド領域データとを、二進数乗算して演算結果（二進数「０１００」）を得て（Ｓ８）、その演算結果を第２の演算結果格納部４４ｂに格納する（Ｓ９）。なお、十進数での「２」を乗算させることは、ビット構成全体を１ビット左シフトさせるビット操作を行うことを意味する。

その後、ビット選択部４５では、格納されたそれぞれの演算結果の最上位ビットを第１の演算結果格納部４４ａ、第２の演算結果格納部４４ｂの順にて順次選択しながら読み出してシリアルデータ化し、そのシリアルデータをシリアル・メモリデバイス２のＳＩ入力ピンに与える（Ｓ１０）。前記の選択順は、コマンド領域データの最上位ビットに最も近い演算結果格納部から最も低い演算結果格納部への順に等しい。なお、各演算結果格納部へ格納するビットは、演算結果の最上位ビットだけでも構わない。

次にデータ領域選択部４２は、試験データ内からコマンド領域データ以外のアドレス領域データとデータ領域データを順次選択し、選択されたそれぞれのアドレス領域データとデータ領域データは、前述したコマンド領域データの動作と同様の動作によってシリアルデータ化され、ＳＩ入力ピンに与えられる。その動作としてはステップＳ５〜Ｓ１０の動作に同等のため、図示と説明は省略する。なお、コマンド、アドレス、データの処理順は、シリアル・メモリデバイス２のＳＩ入力ピンへのシリアルデータの入力仕様（通常は、コマンド、アドレス、データの順）に応じて決定することが好ましい。

以上は、或る試験アドレス１つについての動作説明であるが、上記一連の処理動作（少なくともステップＳ１を除く処理）を試験対象アドレス全てについて繰り返すことで、試験対象のシリアル・メモリデバイス２のメモリ試験が実施できる。

次に図３にて、シリアルデータ演算生成部１４の動作を、４ビット（ビット幅値）で構成されるアドレス領域データを例として具体的に説明する。
なお、前述した説明に重複する部分については、説明を省略する。

図３において、シフト演算部Ａ４３ａは第１のシフト演算部４３ａに相当し、またシフト演算部Ｂ４３ｂ１は第２のシフト演算部４３ｂの１つに相当し、更にシフト演算部Ｃ４３ｂ２は第２のシフト演算部４３ｂの次の１つに相当し、シフト演算部Ｄ４３ｂ３は第２のシフト演算部４３ｂの更なる次の１つに相当するもので、これらシフト演算部の総数（この例では４構成）はビット幅値（この例では４ビット）に一致する。

シフト演算部Ａでは前述したコマンド領域データの場合と同様に、データ領域選択部４２で選択されたアドレス領域データ（例えば、二進数「１１０１」）自身を演算結果（二進数「１１０１」。同図中、ＡＸ＝’１１０１として表示）として得て、またシフト演算部Ｂでも前述と同様に、シフトすべきビット数値の１と十進数値での「２」とを乗算した乗算結果値（十進数では「２」）と、前記選択された同一のアドレス領域データとを、二進数乗算して演算結果（二進数「１０１０」）を得る。

更にシフト演算部Ｃでは、シフトすべきビット数値の２と十進数値での「２」とを乗算した乗算結果値（十進数では「４」）と、選択された同一のアドレス領域データとを、二進数乗算して演算結果（二進数「０１００」）を得て、またシフト演算部Ｄでは、シフトすべきビット数値の３と十進数値での「２」とを乗算した乗算結果値（十進数では「６」）と、選択された同一のアドレス領域データとを、二進数乗算して演算結果（二進数「１０００」）を得ることで、全ての各演算結果を得る。

それら演算結果を、第１の演算結果格納部４４ａに相当する演算結果格納部Ａ４４ａ、更に第２の演算結果格納部４４ｂの１つに相当する演算結果格納部Ｂ４４ｂ１、同じく第２の演算結果格納部４４ｂの次の１つに相当する演算結果格納部Ｃ４４ｂ２、同じく第２の演算結果格納部４４ｂの更なる次の１つに相当する演算結果格納部Ｄ４４ｂ３にそれぞれ格納する。

ビット選択部４５では、格納されたそれぞれの演算結果の最上位ビットを演算結果格納部Ａから演算結果格納部Ｄへの順にて順次選択しながら読み出してシリアルデータ化し、４ビットのシリアルデータをＳＩ入力ピンに与える。

上述した例は４ビット構成の場合であるが、第２の演算結果格納部４４ｂに相当する演算結果格納部を同様にして順次追加し、演算結果格納部ごとのシフトすべきビット数値を同様にして変化させることで、更なる多ビット構成にも容易に対応できる。

なお、上述したシフト演算部の説明は全てビット左シフトの場合で説明したが、同様の考え方でビット右シフトによっても同様のことが可能なことは言うまでもない。その場合、ビット選択部４５では、格納されたそれぞれの演算結果の最下位ビットを演算結果格納部Ｄから演算結果格納部Ａへの順にて順次選択しながら読み出してシリアルデータ化することとなる。

次に、本発明の試験アドレス生成部１２の１実施例について、図４を参照しながら説明する。

図４において、試験アドレス生成部１２内のＸアドレス生成部１２１ａは、シリアル・メモリデバイス２内のメモリセル部が２次元座標として捉えられるＸ座標アドレスとなるように生成し、一方、Ｙアドレス生成部１２１ｂは同様にしてＹ座標アドレスとなるように生成する。なお、ＸおよびＹ座標アドレスは、生成したアドレスビット全体を二等分して、例えばその上位側をＸ座標アドレスとし、下位側をＹ座標アドレスとすることでも構わない。

Ｘアドレス反転部１２２ａは、実行制御部１１からのアドレス発生指示（ここではアドレスビット反転指示）に応じてＸアドレス生成部１２１ａからのＸアドレスをビット反転（例えば全ビットを一斉反転）させ、同様にＹアドレス反転部１２２ｂは、Ｙアドレス生成部１２１ｂからのＹアドレスをビット反転させる。

アドレス合成部１２３では、Ｘアドレス反転部１２２ａからのＸアドレスとＹアドレス反転部１２２ｂからのＹアドレスとを合成して、ＳＩ入力ピンに与えるための１つのアドレスにする。なお、ＸアドレスとＹアドレスへの分離は、分離したアドレスならばそれらを個々に単純に順次＋１（インクリメント指示）させることができるなど、試験アドレスの進め方や設定に容易性を持たせるためである。

上述した構成や一連の処理動作にて、図１の構成においてはシリアルデータ演算生成部１４を除く構成、また図２のフローチャートにおいてはステップＳ５からＳ１０を除く処理についてはパラレル・メモリデバイスのメモリ試験にも共通であるため、本発明の実施のメモリ試験装置は、シリアル・メモリデバイスとパラレル・メモリデバイスとに共通なものとしても使用できる。

本発明の実施例のメモリ試験装置の構成を示す図本発明のメモリ試験装置の動作を示すフローチャートシリアルデータ演算生成部の実施例を説明する図試験アドレス生成部の実施例の構成を示す図

１メモリ試験装置
２シリアル・メモリデバイス
１０試験情報設定部
１１実行制御部
１２試験アドレス生成部
１３試験データ合成部
１４シリアルデータ演算生成部
４１ビット幅格納部
４２データ領域選択部
４３ａ第１のシフト演算部
４３ｂ第２のシフト演算部
４４ａ第１の演算結果格納部
４４ｂ第２の演算結果格納部
４５ビット選択部

Claims

シリアル・メモリデバイスを試験するメモリ試験装置であって、
該シリアル・メモリデバイスのシリアルデータ入力ピンに与えるためのコマンドおよびデータと、該コマンドおよび該データに対応付けられるアドレスのアドレス発生指示を含む試験情報を設定する試験情報設定手段と、
設定された該試験情報に基づいて、該アドレス発生指示に対応付けたコマンドおよびデータを発生する実行制御手段と、
該アドレス発生指示に基づいて、該シリアルデータ入力ピンに与えるためのアドレスを生成する試験アドレス生成手段と、
該試験アドレス生成手段で生成された該アドレスと該実行制御手段からの該コマンドおよび該データとをそれぞれ対応付けて合成し、アドレス領域データ、コマンド領域データ、データ領域データを含む試験データを生成する試験データ合成手段と、
該コマンド、該アドレスおよび該データのそれぞれのビット幅値を取得して格納するビット幅格納手段と、
該試験データ合成手段で生成された該試験データに含まれるコマンド領域データ、アドレス領域データ、およびデータ領域データのずれかを選択するデータ領域選択手段と、
該データ領域選択手段が該コマンド領域データを選択した場合に、該コマンド領域データを構成するビット列から、シフト演算によりビットを操作して、該コマンド領域データのビット幅値に対応する数のビット列を生成し該コマンド領域データの演算結果として取得し、該データ領域選択手段が該アドレス領域データを選択した場合に、該アドレス領域データを構成するビット列から、シフト演算によりビットを操作して、該アドレス領域データのビット幅値に対応する数のビット列を生成し該アドレス領域データの演算結果として取得し、該データ領域選択手段が該データ領域データを選択した場合に、該データ領域データを構成するビット列から、シフト演算によりビットを操作して、該データ領域データのビット幅値に対応する数のビット列を生成し該データ領域データの演算結果として取得するシフト演算手段と、
該シフト演算手段が該コマンド領域データの演算結果として取得した場合に、該コマンド領域データのビット幅値に対応する数のビット列の値をそれぞれ記憶し、該シフト演算手段が該アドレス領域データの演算結果として取得した場合に、該アドレス領域データのビット幅値に対応する数のビット列の値をそれぞれ記憶し、該シフト演算手段が該データ領域データの演算結果として取得した場合に、該データ領域データのビット幅値に対応する数のビット列の値をそれぞれ記憶するように設けられた、それぞれのビット幅値の数に対応する数の演算結果格納手段と、
それぞれの該演算結果格納手段に記憶されたビット列のビットの値を選択しながら読み出してシリアルデータ化し、該シリアルデータを前記シリアルデータ入力ピンに与えるビット選択手段と、
を備えることを特徴とするメモリ試験装置。
該試験アドレス生成手段は、前記シリアル・メモリデバイス内のメモリセル部がＸ座標とＹ座標とからなる２次元座標のアドレスで特定される場合に、該アドレスのＸ座標を生成する第一アドレス生成手段と、該アドレスのＹ座標を生成する第二アドレス生成手段とを有し、該第一アドレス生成手段で生成された該アドレスのＸ座標および該第二アドレス生成手段で生成された該アドレスのＹ座標の値を個々に変更することを特徴とする請求項１に記載のメモリ試験装置。