JP4984438B2 - メモリ試験装置及びメモリ試験方法 - Google Patents
メモリ試験装置及びメモリ試験方法 Download PDFInfo
- Publication number
- JP4984438B2 JP4984438B2 JP2005162997A JP2005162997A JP4984438B2 JP 4984438 B2 JP4984438 B2 JP 4984438B2 JP 2005162997 A JP2005162997 A JP 2005162997A JP 2005162997 A JP2005162997 A JP 2005162997A JP 4984438 B2 JP4984438 B2 JP 4984438B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- bit
- test
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
ミナトエレクトロニクス株式会社製 ユニバーサル プログラマ MODEL 1881UXP
以下、本発明の実施の形態について、図面を参照しながら説明する。図1は、本発明の実施例のメモリ試験装置の構成を示す図である。
2 シリアル・メモリデバイス
10 試験情報設定部
11 実行制御部
12 試験アドレス生成部
13 試験データ合成部
14 シリアルデータ演算生成部
41 ビット幅格納部
42 データ領域選択部
43a 第1のシフト演算部
43b 第2のシフト演算部
44a 第1の演算結果格納部
44b 第2の演算結果格納部
45 ビット選択部
Claims (1)
- シリアル・メモリデバイスを試験するメモリ試験装置であって、
該シリアル・メモリデバイスのシリアルデータ入力ピンに与えるためのコマンドおよびデータと、該コマンドおよび該データに対応付けられるアドレスのアドレス発生指示を含む試験情報を設定する試験情報設定手段と、
設定された該試験情報に基づいて、該アドレス発生指示に対応付けたコマンドおよびデータを発生する実行制御手段と、
該アドレス発生指示に基づいて、該シリアルデータ入力ピンに与えるためのアドレスを生成する試験アドレス生成手段と、
該試験アドレス生成手段で生成された該アドレスと該実行制御手段からの該コマンドおよび該データとをそれぞれ対応付けて合成し、アドレス領域データ、コマンド領域データ、データ領域データを含む試験データを生成する試験データ合成手段と、
該コマンド、該アドレスおよび該データのそれぞれのビット幅値を取得して格納するビット幅格納手段と、
該試験データ合成手段で生成された該試験データに含まれるコマンド領域データ、アドレス領域データ、およびデータ領域データのずれかを選択するデータ領域選択手段と、
該データ領域選択手段が該コマンド領域データを選択した場合に、該コマンド領域データを構成するビット列から、シフト演算によりビットを操作して、該コマンド領域データのビット幅値に対応する数のビット列を生成し該コマンド領域データの演算結果として取得して該コマンド領域データのビット幅値に対応する数のビット列の値をそれぞれ記憶し、該データ領域選択手段が該アドレス領域データを選択した場合に、該アドレス領域データを構成するビット列から、シフト演算によりビットを操作して、該アドレス領域データのビット幅値に対応する数のビット列を生成し該アドレス領域データの演算結果として取得して該アドレス領域データのビット幅値に対応する数のビット列の値をそれぞれ記憶し、該データ領域選択手段が該データ領域データを選択した場合に、該データ領域データを構成するビット列から、シフト演算によりビットを操作して、該データ領域データのビット幅値に対応する数のビット列を生成し該データ領域データの演算結果として取得して該データ領域データのビット幅値に対応する数のビット列の値をそれぞれ記憶するように設けられた、それぞれのビット幅値の数に対応する数の演算結果格納手段と、
それぞれの該演算結果格納手段に記憶されたビット列のビットの値を選択しながら読み出してシリアルデータ化し、該シリアルデータを前記シリアルデータ入力ピンに与えるビット選択手段と、
を備えることを特徴とするメモリ試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162997A JP4984438B2 (ja) | 2005-06-02 | 2005-06-02 | メモリ試験装置及びメモリ試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162997A JP4984438B2 (ja) | 2005-06-02 | 2005-06-02 | メモリ試験装置及びメモリ試験方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012031162A Division JP2012094246A (ja) | 2012-02-15 | 2012-02-15 | メモリ試験装置及びメモリ試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006338797A JP2006338797A (ja) | 2006-12-14 |
JP4984438B2 true JP4984438B2 (ja) | 2012-07-25 |
Family
ID=37559208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005162997A Expired - Fee Related JP4984438B2 (ja) | 2005-06-02 | 2005-06-02 | メモリ試験装置及びメモリ試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4984438B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012094246A (ja) * | 2012-02-15 | 2012-05-17 | Fujitsu Ltd | メモリ試験装置及びメモリ試験方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5477062B2 (ja) | 2010-03-08 | 2014-04-23 | 富士通セミコンダクター株式会社 | 半導体集積回路の試験装置、試験方法、及びプログラム |
JP5186587B1 (ja) | 2011-09-29 | 2013-04-17 | 株式会社アドバンテスト | 試験装置および試験方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2753407B2 (ja) * | 1991-09-17 | 1998-05-20 | 三菱電機株式会社 | Icテストパターン発生装置 |
JPH0688859A (ja) * | 1992-09-07 | 1994-03-29 | Fujitsu Ltd | 半導体試験装置用波形発生装置 |
JP3233079B2 (ja) * | 1997-09-30 | 2001-11-26 | ソニー株式会社 | データ処理システム及びデータ処理方法 |
JP2003194895A (ja) * | 2001-12-26 | 2003-07-09 | Ando Electric Co Ltd | パターン発生装置及び方法並びに半導体集積回路試験装置 |
-
2005
- 2005-06-02 JP JP2005162997A patent/JP4984438B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012094246A (ja) * | 2012-02-15 | 2012-05-17 | Fujitsu Ltd | メモリ試験装置及びメモリ試験方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2006338797A (ja) | 2006-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4984438B2 (ja) | メモリ試験装置及びメモリ試験方法 | |
JP3150611B2 (ja) | パターン発生装置 | |
JP2018197906A (ja) | 情報処理装置、マルチスレッド行列演算方法、およびマルチスレッド行列演算プログラム | |
JP2007058614A (ja) | スライドショー生成装置およびスライドショー用データ生成装置ならびにそれらの制御方法ならびにそれらを制御するプログラム | |
JP2004326463A (ja) | 動作合成システム、動作合成方法、制御プログラム、可読記録媒体、論理回路の製造方法および論理回路 | |
JP2012094246A (ja) | メモリ試験装置及びメモリ試験方法 | |
JPH03196188A (ja) | 情報処理装置の表示方式 | |
JPWO2016002020A1 (ja) | 行列生成装置及び行列生成方法及び行列生成プログラム | |
JP4719068B2 (ja) | 集積回路検査装置 | |
EP1274006B1 (en) | Arithmetic unit and receiver unit | |
JPH0719899U (ja) | 半導体メモリ試験装置 | |
WO2020084694A1 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
JP2714073B2 (ja) | 論理合成装置 | |
JP2005056238A (ja) | 2次元メモリアクセス方法および演算処理装置 | |
JPH05120055A (ja) | テストパタン発生装置 | |
JP2007295143A (ja) | 画像処理装置 | |
US8395630B2 (en) | Format conversion apparatus from band interleave format to band separate format | |
JP2010114542A (ja) | データ変換装置 | |
JP2007122209A (ja) | 3次元グラフィックス描画装置、その方法及びプログラム | |
JP4107043B2 (ja) | 演算処理装置 | |
JPH02202640A (ja) | パターン発生装置 | |
JP2020119153A (ja) | テストパターン生成装置 | |
JP2006331212A (ja) | 論理シミュレーション方法及びその装置 | |
JP2007027935A (ja) | 画像処理装置、画像処理方法及び画像処理プログラム | |
JP3285033B2 (ja) | 情報処理システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110617 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120215 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120416 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4984438 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |