JP4719068B2 - 集積回路検査装置 - Google Patents

Description

本発明は、ＬＳＩ（大規模集積回路）などの動作を検査する集積回路検査装置に関するものである。

近年のＬＳＩの大規模化に伴い、ＬＳＩを検査するためのテストパターンデータの容量は増加している。このために、テストパターンデータを格納するパターンデータメモリに格納しきれないという問題が生じがちである。パターンデータメモリを増設することも可能だが、増設にはコストがかかるうえ、増設可能な容量にも限界がある。また、テストパターンデータの容量が増加すると、テストパターンデータをパターンデータメモリにロードする時間が増大し、テスター（集積回路検査装置）のセットアップにかかる時間が増加してしまうといった問題も生じる。

そこで、テストパターンデータを圧縮して格納する技術が知られている（例えば、特許文献１参照。）。より詳しくは、同文献の例えば図１０９に記載されているように、パターンジェネレータから出力される圧縮データを各ピンに対して並列に高速に伸張する伸張装置が設けられ、これにより伸張されたデータに基づいて、半導体集積回路へのテスト信号の入力などが行われるようになっている。
国際公開第９８／４３３５９号パンフレット

しかしながら、上記のような伸張装置を設けることは、回路規模や製造コストの増大を招くという問題がある。この問題は、特に、同文献の図４３等に示されているように複数種類の圧縮伸張アルゴリズムが用いられる場合には、一層顕著になる。しかも、新たなアルゴリズムによる圧縮伸張をさせることなどが困難であり、柔軟性に欠けるという問題点もあった。

本発明は、回路規模や製造コストの増大を招くことなく、大きな容量のテストパターンデータによる集積回路の検査が容易にできるようにすることを目的としている。

上記の課題を解決するため、本発明は、
集積回路の各ピンに対応して設けられ、それぞれ、各ピンに対応するテストパターンデータに基づいて、各ピンに入力する信号波形を生成するフレームプロセッサと、
上記信号波形に応じた信号を各ピンに入力するピンエレクトロニクスと、
を備えた集積回路検査装置であって、さらに、
上記テストパターンデータがそれぞれ圧縮された圧縮テストパターンデータを格納するパターンデータメモリを備えるとともに、
上記フレームプロセッサが、上記圧縮テストパターンデータを伸張しつつ、上記信号波形の生成を行うように構成され、
上記圧縮、伸張のためのアルゴリズムとして、所定の単位数に基づいて、上記テストパターンデータにおける同一の値が連続する個数に応じた圧縮テストパターンデータが生成されるランレングス法が用いられ、
上記圧縮テストパターンデータとして、複数種類の単位数に基づいて圧縮されたデータのうち最もデータ量が少ない単位数に基づいて圧縮された圧縮テストパターンデータが用いられることを特徴とする。

これにより、パターンデータメモリに格納された圧縮テストパターンデータは、フレームプロセッサによるプログラムの実行によって伸張され、信号波形の生成が行われる。

本発明によれば、回路規模や製造コストの増大を招くことなく、大きな容量のテストパターンデータによる集積回路の検査が容易に可能になる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、実施形態１のＬＳＩ検査装置１０の構成を示すブロック図である。同図に示すように、ＬＳＩ検査装置１０は、テストパターン２０（圧縮テストパターンデータ）を格納するパターンメモリ４０を有し、格納されたテストパターン２０を出力するパターンジェネレーター３０と、検査対象であるＬＳＩ７０の各ピンに対応して設けられ、パターンジェネレーター３０から出力される論理データに基づいて波形を生成するとともに、ＬＳＩ７０から出力される信号に基づくパス／フェイル判定を行うフレームプロセッサー５０と、電気信号をＬＳＩ７０に印加し、ＬＳＩ７０から出力される電気信号を受け取るピンエレクトロニクス６０とを備えて構成される。

上記テストパターン２０は、より詳しくは、あらかじめ例えば図示しないサーバ装置によって、ＬＳＩ７０の各ピンに対応するデータがそれぞれリアルタイム伸張可能（容易）なアルゴリズムで圧縮されたものである。このようなテストパターン２０が、ＬＳＩ７０の検査が行われる際にＬＳＩ検査装置１０にロードされて、パターンジェネレーター３０のパターンメモリ４０に格納される。

フレームプロセッサー５０は、あらかじめ設定されたプログラムを実行することにより、パターンジェネレーター３０から出力されたテストパターン２０の伸張処理をソフト的に行い、さらに、伸張されたデータに基づいて、パルス波形を生成して出力するようになっている。

ピンエレクトロニクス６０は、上記パルス波形に応じた信号をＬＳＩ７０へ印加し、ＬＳＩ７０から出力される信号を受け取ってフレームプロセッサー５０に出力するようになっている。

上記のように、パルス波形の生成等を行うフレームプロセッサー５０にリアルタイムな伸張処理を行わせることによって、特に伸張装置などを設ける必要がないので、回路規模や製造コストの低減を図りつつ、大きな容量のテストパターンデータによる集積回路の検査を可能にすることが容易にできる。しかも、複数種類の圧縮伸張アルゴリズムが選択的に用いられるようにすることなども、やはり小さな回路規模などで容易に可能になる。

上記のような圧縮伸張処理のアルゴリズムは、リアルタイムな伸張処理が可能なものであれば特に限定されないが、例えばランレングス法を用いることができる。以下、パターンメモリ４０に格納されるテストパターン２０の例として、例えば図２に示すように値が１〜１９００であるパターンアドレス５１０に対応する１９００ステップのテストパターン５１３が圧縮されたデータの例を説明する。フレームプロセッサー５０は、このようにして圧縮されたテストパターン２０をリアルタイムに伸張するように構成されている。

ＬＳＩ７０の何れかのピンへの入力信号を生成するためのテストパターン５１１が、例えば個数（ステップ数）５２０として示すような数ずつの“０”と“１”との並びのデータ、すなわち“１”が１００ステップの後“０”が３００ステップ、次に“１”が２５０ステップのようなデータだとすると、上記ステップ数５２０を用いて以下のように圧縮することができる。

例えば、最初に、上記ステップ数５２０を４ビット単位で表す。１組の４ビットだけでは、“０”から“１５”までしか表すことができない。そこで、図３で示すように、“１５（１１１１）”で桁上げとし、１５を“１１１１＿００００”で表す。また、１６を“１１１１＿０００１”で表す。（“＿”は見やすくするための区切りである。）これにより、図２のようにパターンアドレス５１０のステップ数が１００ステップであった、連続する“１”が、図４の例で示す圧縮パターン５２１およびステップ数５２２のように“１１１１＿１１１１＿１１１１＿１１１１＿１１１１＿１１１１＿１０１０”となり、２８ステップに圧縮されることになる。以下、同じようにすることによって、１９００ステップであったテストパターン５１１が最終的には５２４ステップに圧縮される。

次に、同じような手法を用いて、“０”と“１”の並びのパターンアドレスのステップ数５２０を８ビット単位で表す。８ビット単位だと、“２５５（１１１１＿１１１１）”で桁上げとなるため、２５５を“１１１１＿１１１１＿００００＿００００”と表す。この場合、図４に併せて示すように、１９００ステップであったテストパターン５１１が、８０ステップに圧縮される。

このようにして、“０”と“１”の連続するパターンアドレス５１０のステップ数を表現する複数種類のビット単位数のうち、最も圧縮率の高いものを使用すればよい。上記のような圧縮を、テストパターンに対してＬＳＩ７０の論理ピン毎に個別に行うことで、それぞれのピンに最も適したビット単位での圧縮が可能となる。

上記の例では説明簡略化のために、表現するビットの単位を４ビットずつ異ならせたが、１ビットずつ異ならせるなどしても構わない。

また、３種類以上のビット単位数について圧縮を試行し、何れかが選択されるようにしてもよい。上記の例の場合で、さらに、“０”と“１”の連続するパターンアドレス５１０のステップ数を１２ビット単位で表示したとすると、図５に示す圧縮パターン５２５およびステップ数５２６のように８４ステップに圧縮されることになり、１２ビット単位で表現するように圧縮するよりは８ビット単位で表現するように圧縮した方が良いことになる。よって、やはり８ビット単位での表現を使用することになる。

また、ビット単位数を１ビットずつなど増やしながら圧縮処理を試行し、圧縮率が低くなった時点で、それより前のビット単位で圧縮することによって、最も高い圧縮率で圧縮ができるようにしてもよい。

また、ビット単位数は、一連のテストパターン全体に対して１種類に設定されるようにすれば、後述するようなヘッダに基づいてビット単位数を判別する処理は最初に１回行うだけでよいので、フレームプロセッサー５０の処理能力に余裕を持たせやすくなる。しかし、これに限らず、固定長のデータブロックごとに、最も圧縮率が高いビット単位数が設定されるようにしてもよい。また、ブロック長も種々異ならせながら、最も圧縮率が高いビット単位数およびブロック長が求められるようにしてもよい。さらに、一連のテストパターン中でブロック長を可変にしてもよい。その場合には、各ブロックごとに、ビット単位数を示すデータと伴にブロック長を示すデータを埋め込むようにしてもよいし、ブロックの境界ごとにスタートコードやストップコードを埋め込むようにしてもよい。

また、ビット単位数が、一連のテストパターン全体に対して１種類に設定される場合でも、ビット単位数を選択するための試行は全体に対して行われるのに限らず、部分的にサンプリングされて行われるようにしてもよい。

圧縮後のテストパターン５１１は、図６のように、圧縮パターンの先頭に、圧縮に用いられた単位数を示すビット５３０と、テストパターンの先頭の値が“０”であるか“１”であるかを示す初期値５３１が付加されている。上記ビット５３０を４ビットにすることで、２ビットから１５ビットの単位で圧縮することができる。図６の例では、単位用の４ビットと、初期値を表すビットを１ビットの計５ビットが付加されることになるため、８０ステップに圧縮されたパターンアドレスのステップは、実際には８５ステップとなる。

テストパターンは、ＬＳＩ７０に入力される信号のレベルを示す値“０”“１”に限らず、ネガティブパルスまたはポジティブパルスが印加されることを示す値“Ｎ”“Ｐ”でもよいし、ＬＳＩ７０から出力される信号と比較する期待値がローレベルまたはハイレベルであることを示す“Ｌ”または“Ｈ”、期待値との比較を行わないことを示す“Ｘ”などによって構成されてもよい。

具体的に、テストパターンに“０”と“１”以外が含まれる場合の例を示す。図７に示すように、テストパターン５１１が“Ｌ”と“Ｈ”のみの場合は、“０”と“１”の場合と同様に、連続する“Ｌ”と“Ｈ”の数を４ビット、８ビット、１２ビットなどのビット単位数のうちで最も圧縮率の高いものを使用ればよい。これによって、図８に示すテストパターン５１１が得られる。

次に図９のテストパターン５１１のように“Ｌ”と“Ｈ”の間に“Ｘ”や“Ｚ”が含まれる場合の圧縮法の例を示す。この場合は、文字列が“Ｌ”“Ｈ”の他に“Ｘ”や“Ｚ”と、４種類の値が含まれているため、“Ｌ”と“Ｈ”以外の期待値が連続している数については個別に指定する。よって、図１０のテストパターン５１１のように圧縮される。

次に、図１１のように“０”と“１”の間に“Ｌ”“Ｈ”または“Ｘ”が含まれるテストパターン５１１の場合の圧縮法の例を示す。初期値５３１に“０”を記述することで初めの数値は“０”、次の数値は“１”の数を表す。“Ｌ”“Ｈ”“Ｘ”の数を表すときのみ個別指定を行う。よって、圧縮処理後のテストパターンは図１２のテストパターン５１１のようになる。

さらに、図１３のように“０”と“０”、または“１”と“１”の間に“Ｌ”や“Ｈ”または“Ｘ”が含まれるテストパターン５１１の場合の圧縮法の例を示す。上記と同様に、初期値５３１に“０”を記述することで、初めの数値は“０”、次の数値は“１”が連続する個数を表し、“Ｌ”“Ｈ”“Ｘ”の個数を表すときのみ個別指定を行うとする。その場合、例えば“０”が３個連続し、“Ｘ”が６個連続した後、再度“０”が２個連続している場合に、“００１１ Ｘ ０１１０ ００１０”とすると“０”が３個、“Ｘ”が６個、“１”が２個連なる場合と区別がつかなくなってしまう。そこで、“１”が０個であることを示す“００００”をダミーとして入れ、“００１１ Ｘ ０１１０ ００００ ００１０”とすることで、“０”が３個、“Ｘ”が６個、“１”が０個、“０”が２個、即ち、“０”が３個、“Ｘ”が６個、“０”が２個を表すことができる。すなわち、圧縮後に、図１４のテストパターン５１１となるようにすればよい。

また、“Ｌ”“Ｈ”“Ｘ”等の種々の値が複雑に混在する場合や、圧縮処理を行っても結果的にデータ量が小さくならない場合に、圧縮処理を行わないようにしてもよい。その場合は、例えば、ビット単位数を表すテストパターンの先頭の４ビットを“００００”などとすればよい。

《発明の実施形態２》
図１５は、実施形態２のＬＳＩ検査装置１１の構成を示すブロック図である。このＬＳＩ検査装置１１は、例えば図示しないインターフェイス、およびテスターワークステーション８２を介して、ネットワーク８３や記録メディア８４から新たな圧縮アルゴリズム８０に対応した伸張処理プログラムをインストールする（メモリ８１に記憶させる）ことができるようになっている。このようにインストールされたプログラムがフレームプロセッサー５０で実行されて伸張処理されるようにすることにより、例えば新たに開発、提案された圧縮アルゴリズムにより圧縮されたテストパターン２１を用いた検査を行うことができ、圧縮率の高いアルゴリズムや、伸張処理速度の速いアルゴリズムを柔軟に用いることなどが容易にできる。

《発明の実施形態３》
図１６は、実施形態３のＬＳＩ検査装置１２の要部の構成を示すブロック図である。このＬＳＩ検査装置１２は、実施形態１または２の構成に加えて、さらに、ＬＳＩ検査装置の制御を行うテスタープロセッサー１００を備えている。このテスタープロセッサー１００は、パターンメモリ４０に格納されている圧縮テストパターン１３０を伸張して、伸張テストパターン１２０を例えばモニタ装置１１０に出力して表示させたりするようになっている。また、モニタ装置１１０から入力される伸張テストパターン１２０を圧縮処理して、圧縮テストパターン１３０をパターンメモリ４０に格納するようになっている。

このように構成されることにより、例えば、ユーザがモニタ装置１１０で編集ソフトウェア（アプリケーションプログラム）を実行し、キーボード等を操作して、伸張テストパターン１２０を編集、修正するなどのデバッグをすることができる。それゆえ、特に圧縮伸張機能を持たないようなモニタ装置１１０を用いても、柔軟な検査を容易に行うことができる。

もちろん、上記のようなテスタープロセッサー１００を用いず（またはモニタ装置１１０内に設けて）、圧縮テストパターン１３０がモニタ装置１１０との間で入出力されるようにして、モニタ装置１１０によって、圧縮、伸張処理されるようにしてもよい。

また、上記テスタープロセッサー１００と同様の圧縮、伸張処理もフレームプロセッサー５０で行わせるようにしてもよい。

本発明にかかる集積回路検査装置は、回路規模や製造コストの増大を招くことなく、大きな容量のテストパターンデータによる集積回路の検査が容易に可能になるという効果を有し、ＬＳＩ（大規模集積回路）などの動作を検査する集積回路検査装置等として有用である。

実施形態１のＬＳＩ検査装置１０の構成を示すブロック図である。 テストパターンの例を示す説明図である。 パターンアドレス数を１６進数で表示する方法の例を示す説明図である。 テストパターンを４および８ビットの単位で圧縮する例を示す説明図である。 テストパターンを４および１２ビットの単位で圧縮する例を示す説明図である。 テストパターンを４ビットの単位で圧縮した結果の例を示す説明図である。 “Ｌ”と“Ｈ”だけを含むテストパターンの例を示す説明図である。 図７のテストパターンを４ビットの単位で圧縮した結果の例を示す説明図である。 “Ｌ”“Ｈ”“Ｘ”“Ｚ”が含まれるテストパターンの例を示す説明図である。 図９のテストパターンを圧縮した結果の例を示す説明図である。 “０”と“１”の間に“Ｌ”“Ｈ”“Ｘ”“Ｚ”などが含まれるテストパターンの例を示す説明図である。 図１１のテストパターンを圧縮した結果の例を示す説明図である。 “０”と“０”等の間に“Ｌ”“Ｈ”“Ｘ”“Ｚ”などが含まれるテストパターンの例を示す説明図である。 図１３のテストパターンを圧縮した結果の例を示す説明図である。 実施形態２のＬＳＩ検査装置１１の構成を示すブロック図である。 実施形態３のＬＳＩ検査装置１２の要部の構成を示すブロック図である。

符号の説明

１０ ＬＳＩ検査装置
１１ ＬＳＩ検査装置
１２ ＬＳＩ検査装置
２０ テストパターン
２１ テストパターン
３０ パターンジェネレーター
４０ パターンメモリ
５０ フレームプロセッサー
６０ ピンエレクトロニクス
７０ ＬＳＩ
８０ 圧縮アルゴリズム
８１ メモリ
８２ テスターワークステーション
８３ ネットワーク
８４ 記録メディア
１００ テスタープロセッサー
１１０ モニタ装置
１２０ 伸張テストパターン
１３０ 圧縮テストパターン
５００ パターンアドレスの行数（１０進標記）
５０１ パターンアドレスの行数（２進標記）
５０３ パターンアドレスの行数（１０進標記）
５１０ パターンアドレス
５１１ テストパターン
５１３ テストパターン
５２０ ステップ数
５２１ ４ビットの単位で圧縮したテストパターン
５２２ ４ビットの単位で圧縮したパターンアドレス数
５２３ ８ビットの単位で圧縮したテストパターン
５２４ ８ビットの単位で圧縮したパターンアドレス数
５２５ １２ビットの単位で圧縮したテストパターン
５２６ １２ビットの単位で圧縮したパターンアドレス数
５３０ ビット
５３１ 初期値

Claims (2)

1. 集積回路の各ピンに対応して設けられ、それぞれ、各ピンに対応するテストパターンデータに基づいて、各ピンに入力する信号波形を生成するフレームプロセッサと、
   上記信号波形に応じた信号を各ピンに入力するピンエレクトロニクスと、
   を備えた集積回路検査装置であって、さらに、
   上記テストパターンデータがそれぞれ圧縮された圧縮テストパターンデータを格納するパターンデータメモリを備えるとともに、
   上記フレームプロセッサが、上記圧縮テストパターンデータを伸張しつつ、上記信号波形の生成を行うように構成され、
   上記圧縮、伸張のためのアルゴリズムとして、所定の単位数に基づいて、上記テストパターンデータにおける同一の値が連続する個数に応じた圧縮テストパターンデータが生成されるランレングス法が用いられ、
   上記圧縮テストパターンデータとして、複数種類の単位数に基づいて圧縮されたデータのうち最もデータ量が少ない単位数に基づいて圧縮された圧縮テストパターンデータが用いられることを特徴とする集積回路検査装置。
2. 請求項１の集積回路検査装置であって、
   上記圧縮テストパターンデータとして、テストパターンデータにおける所定のブロック長のデータごとに、複数種類の単位数に基づいて圧縮されたデータのうち最もデータ量が少ない単位数に基づいて圧縮された圧縮テストパターンデータ用いられることを特徴とする集積回路検査装置。

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