JP4817121B2 - デバイス試験システム、サーバ、デバイステスタ、およびパターンデータ設定方法 - Google Patents

Description

本発明は、被試験デバイスの電気的試験において、デバイステスタにパターンデータを設定するデバイス試験システム、サーバ、デバイステスタ、およびパターンデータ設定方法に関する。

近年、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。

このような電気的機能試験を遂行するデバイス試験装置では、被試験デバイス（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：以下「ＤＵＴ」という。）、例えば、各種メモリデバイスに対して、電源電圧マージン、アクセスタイムマージン等を試験する動作マージン試験が行われている。このデバイス試験において、各デバイスのフェイル数、例えば不良ビット数が計数され、その計数結果でメモリデバイスの良否が判定される。その後、かかるメモリデバイスのフェイル数が所定数より多ければ、そのメモリデバイスは不良品と判断されて試験は終了し、所定値より少なければ救済のリペア処理が行われる。

図７は、従来のデバイス試験システムの概略的な構成を示すブロック図である。このようなデバイス試験システム１０は、サーバ１２と、サーバ１２に通信網１４を通じて接続されるデバイステスタ１６とによって構成される。電気的機能試験は、ユーザの入力に応じてサーバ１２で作成されるパターンオブジェクトデータ（ＰＯＤ）に基づくパターンデータに沿って実行される。パターンオブジェクトデータは、機能試験実行前にサーバ１２からデバイステスタ１６に転送され、デバイステスタ１６の本体１８に設けられたＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）２０に一旦格納される。そして、テストヘッド２２の各中継カード２４のパターンメモリに分配される。分配が完了すると、各中継カード２４のパターンジェネレータがパターンメモリを参照してパターンデータに基づく試験信号を生成し、ＤＵＴ２６の電気的試験を遂行する。

このようにパターンオブジェクトデータをパターンメモリに分配するまでには、サーバ１２からＨＤＤ２０、そしてＨＤＤ２０からパターンメモリといったように２段階の転送を伴うこととなる。また、ＤＵＴ２６の大容量化、高速化が進むにつれそのパターンオブジェクトデータ３０も大容量化し、転送時間が試験時間の遅延を招いていた。

このような問題を解決するため、デバイステスタ１６のＨＤＤ２０とパターンメモリとの間に複数のキャッシュメモリを挿入し、各パターンメモリへのパターンオブジェクトデータの分配を並列処理することで転送時間の短縮を図る技術が知られている（例えば、特許文献１）。しかし、かかる技術は、多数のメモリ追加を要する上、以下に示すような問題には対応していない。

図８は、従来のパターンオブジェクトデータのフォーマットを示す説明図である。ここでは、パターンオブジェクトデータから１ワード（３２ｂｉｔ）を抽出して説明している。かかるパターンオブジェクトデータ３０は、ソフトウェアの処理に利用されるフラグデータ（８ｂｉｔ）３２と、端子データ３４とからなり、端子データ３４には、ＤＵＴに対して同時に遂行される、即ち時系列単位に纏められたデバイス端子８端子分（Ｐｉｎ１〜８）のパターンデータ（各３ｂｉｔ）が記されている。パターンオブジェクトデータには、このようなワードが、試験時間分、また、必要デバイス端子分記されている。

図９は、パターンメモリへのパターンオブジェクトデータ３０の分配を説明する説明図である。試験対象となる複数のＤＵＴ２６が同種であれば（マルチサイトテスト）、その複数のＤＵＴ２６のデバイス端子は、従来、中継カード２４に規則的に割り当てられていた。即ち、複数のＤＵＴ２６のＰｉｎ１〜８に接続される複数の中継カード２４のパターンメモリ５０には、同一のパターンデータ（Ｐｉｎ１〜８）をロードすればよく、パターンオブジェクトデータ３０のＰｉｎ１〜８の部分をそのまま繰り返し複数のパターンメモリ５０に分配すればよかった。パターンメモリ５０は、各デバイス端子の試験パラメータを時系列単位で記憶するので、パターンオブジェクトデータ３０のデータ構造をそのままロードすることができる。このように、マルチサイトテストの場合は、その複数のＤＵＴ２６分のパターンオブジェクトデータ３０を準備する必要がなく、１つのＤＵＴ２６のパターンオブジェクトデータのみあればよかった。
特開２００３−０３５７５３号公報

現在、ＤＵＴのデバイス端子に中継カードのテスト端子を自由に割り当てることが可能なデバイステスタが検討されており、同種のＤＵＴに対しても中継カードのテスト端子が規則的に割り当てられるとは限られなくなった。例えば、１つの中継カードに複数のＤＵＴのデバイス端子が割り当てられるといったこともあり得る。

このような状況下では、同種のＤＵＴにおける重複するデバイス端子があったとしても、パターンメモリ単位ではデバイス端子の並びが不規則になり、パターンオブジェクトデータもパターンメモリの個数分（全ＤＵＴの個数分）準備しなくてはならない。従って、パターンオブジェクトデータの容量が増えてしまい、さらなる試験時間の遅延が生じることとなる。

また、上述した複数のキャッシュメモリを追加する技術は、多数のメモリの追加を要す上、ＨＤＤとパターンメモリとの間の転送時間の短縮のみに特化した技術なので、サーバからメモリパターンまでの全体的な転送時間の短縮を図ることはできなかった。

本発明は、ＤＵＴにテスト端子を自由に割り当て得る新たな技術の導入に伴う上記問題点に鑑みてなされたものであり、本発明の目的は、デバイス端子がパターンメモリに不規則に割り当てられたとしても、パターンオブジェクトデータが増加するのを抑制し、転送時間の短縮化を図ることが可能な、新規かつ改良されたデバイス試験システム、サーバ、デバイステスタ、およびパターンデータ設定方法を提供することである。

上記課題を解決するために、本発明のある観点によれば、サーバと、該サーバに通信網を介して接続され１または２以上の被試験デバイスの電気的試験を遂行するデバイステスタとからなるデバイス試験システムであって、サーバは、１または２以上の被試験デバイスのパターンデータがデバイス端子単位の時系列データで記されるパターンオブジェクトデータを生成するパターン生成部と、パターンオブジェクトデータをデバイステスタに送信するサーバ送信部と、を備え、デバイステスタは、パターンオブジェクトデータを受信するテスタ受信部と、受信されたパターンオブジェクトデータのデバイス端子ごとに１時系列単位ずつのデータをパターンメモリにリード・モディファイ・ライトすることにより、デバイス端子単位のパターンオブジェクトデータを、時系列単位で処理できるようにパターンメモリに分配するパターン分配部と、を備えることを特徴とする、デバイス試験システムが提供される。

従来時系列単位で生成されていたパターンオブジェクトデータが、本発明ではデバイス端子単位で生成される。かかる構成により、中継カードへのデバイス端子の不規則な割当による制限を受けることなく、デバイス端子単位でパターンデータをパターンメモリに自由に分配することができるので、複数の同種のＤＵＴに対して複数のパターンオブジェクトデータを準備することなく、重複デバイス端子を１つのパターンオブジェクトデータで補うことができる。

サーバは、生成されたパターンオブジェクトデータを圧縮するパターン圧縮部をさらに備え、デバイステスタは、圧縮されたパターンオブジェクトデータを解凍するパターン解凍部をさらに備えるとしてもよい。

かかる構成により、パターンオブジェクトデータの容量を削減し、転送時間の短縮化を図ることができる。

パターン圧縮部は、パターンオブジェクトデータにおける連続して繰り返されるデータを、繰り返しの最小単位のパターンデータ長と、繰り返し数と、最小単位のパターンデータ列とに分解することによって、パターンオブジェクトデータを圧縮するとしてもよい。

本発明では、パターンオブジェクトデータがデバイス端子単位で生成される。このようなデバイス端子単位におけるパターンデータの時系列データは、時系列単位の複数のパターンデータの偏差と比べて変化に乏しい。即ち、本発明のパターンオブジェクトデータは、繰り返しデータが多いことになる。従って、この繰り返しデータに着目した上述の圧縮を行うことにより高い圧縮率を達成することが可能となる。

パターンオブジェクトデータの各ワードのヘッダまたはフッタには、圧縮の有無を示す圧縮フラグが記されるとしてもよい。

かかる圧縮フラグの構成により、パターンオブジェクトデータに圧縮データと非圧縮データとを混在させることができ、例えば、３ワード以上繰り返されるデータは圧縮し、３ワード未満だと非圧縮といった効率的な圧縮処理を実行することができる。

パターン分配部は、パターンメモリに、最初のデバイス端子単位のパターンオブジェクトデータをアドレス方向に記憶し、次からのデバイス端子単位のパターンオブジェクトデータを既に記憶されたデータとの論理和をとってアドレス方向に記憶する（リードモディファイライト）としてもよい。

中継カードは、各デバイス端子の試験パラメータを時系列単位で処理するので、パターンメモリには、パターンオブジェクトデータを時系列単位で記憶する必要がある。上述したリードモディファイライトにより、パターンオブジェクトデータをデバイス端子単位から時系列単位に変換するためのキャッシュメモリを要することなく、デバイス端子単位から時系列単位に直接変換すると同時にパターンメモリのロードを実行することができる。

また、上述したデバイス試験システムにおけるサーバおよびデバイステスタ、および、デバイス試験システムを用いてデバイステスタにパターンデータを設定するパターンデータ設定方法も提供される。上述したデバイス試験システムにおける技術的思想に対応する構成要素やその説明は、当該サーバ、デバイステスタ、およびパターンデータ設定方法にも適用可能である。

また、上記サーバの各構成要素をデバイステスタに組み込み、サーバと一体形成されたデバイステスタも提供される。この場合、デバイステスタはスタンドアロンで自己のデバイステスタにパターンデータを設定することとなる。

以上説明したように本発明のデバイス試験システムでは、新しく取り入れたれた技術により、ＤＵＴにテスト端子を自由に割り当てることが可能となり、パターンメモリのデバイス端子の並びが不規則になったとしても、それに応じてパターンオブジェクトデータも自由に割り当てることができるので、パターンオブジェクトデータの大容量化を抑制し、転送時間を短縮することができる。従って、試験効率向上および試験コスト削減を図ることが可能となる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（デバイス試験システム）
図１は、デバイス試験システムの概略的な構成を示すブロック図である。このようなデバイス試験システムは、サーバ８０と、サーバ８０に通信網９０を通じて接続されるデバイステスタ１００とによって構成される。

サーバ８０は、パーソナルコンピュータ，ワークステーション等の電子機器で構成され、ユーザの入力に応じてデバイステスタ１００に関する様々な設定を行う。

デバイステスタ１００は、本体１１０と、テストヘッド１２０とを含んで構成される。当該テストヘッド１２０には、パフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が載設される。

上記本体１１０は、ユーザインターフェース１１２を介して設定された試験工程を遂行するテスタ制御部１１４が設けられている。上記テストヘッド１２０には、ＤＵＴ１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備える中継カード（ＰＥ（Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ）カードともいう。）１２２とが設けられる。かかる中継カード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。

上記パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、ＤＵＴ１４０を載設可能な構造となっており、複数のテスト端子をＤＵＴ１４０のデバイス端子に電気的に接続する。

本実施形態では、上述したデバイス試験システムのサーバ８０およびデバイステスタ１００を利用して、デバイステスタ１００のメモリパターンにパターンデータを設定する。本実施形態は、ワードが時系列単位で記される従来のパターンオブジェクトデータが中継カードへのデバイス端子の不規則な割当に対応できないことに鑑み、時系列単位のパターンオブジェクトデータをデバイス端子単位にしたことを特徴とする。また、かかるデバイス端子単位のパターンオブジェクトデータは、そのデータ構造が圧縮に適した構造であることから、パターンオブジェクトデータ転送時間の大幅な短縮、ひいては試験効率向上および試験コスト削減を図ることが可能となる。

（サーバ８０）
図２は、デバイス試験システムの概略的な機能を示す機能ブロック図である。図２を参照すると、サーバ８０は、サーバ制御部２１０と、入力部２１２と、パターン生成部２１４と、パターン圧縮部２１６と、サーバ送信部２１８とを含んで構成され、デバイステスタ１００は、テスタ受信部２５０と、ＨＤＤ２５２と、テスタ制御部１１４と、パターン解凍部２５４、パターン分配部２５６と、パターンメモリ２５８と、パターンジェネレータ２６０とを含んで構成される。

上記サーバ制御部２１０は、ＣＰＵ等の半導体集積回路で構成され、サーバ８０全体を管理および制御する。

上記入力部２１２は、キーボードやマウス等のユーザインターフェースで形成され、パターンオブジェクトデータを生成するためのユーザ入力を受け付ける。

上記パターン生成部２１４は、１または２以上のＤＵＴ１４０のパターンデータがデバイス端子単位の時系列データで記されるパターンオブジェクトデータを生成する。

図３は、本実施形態におけるパターンオブジェクトデータ３００のフォーマットを示す説明図である。ここでは、パターンオブジェクトデータ３００から１ワード（３２ｂｉｔ）を抽出して説明している。かかるパターンオブジェクトデータ３００は、後述する圧縮フラグ３０２と、時系列データ３０４とからなり、時系列データ３０４には、ＤＵＴ１４０のデバイス端子１本（Ｐｉｎ１）のパターンデータ（各３ｂｉｔ）が時系列（時間方向）に１０個記されている。ここでは、Ｐｉｎ１のパターンデータが３回目まで「０００」であり、４回目以降は「００１」に変化するパターンオブジェクトデータが例示されている。パターンオブジェクトデータには、このようなワードが、試験時間分、また、必要デバイス端子分記されている。

かかるパターンデータは、３ｂｉｔの識別子で構成され、ＤＵＴへ出力する試験信号のパターンおよびＤＵＴから入力される信号の期待値パターンと、テーブルを通じて対応付けられている。また、試験遂行においては、所定単位時間の間そのパターンデータが維持され、パターンデータの時系列データを順次処理することでパターンデータが変化する。

本実施形態のデバイス試験システムでは、従来時系列単位で生成されていたパターンオブジェクトデータが、デバイス端子単位で生成される。かかる構成により、中継カード１２２へのデバイス端子の不規則な割当による制限を受けることなく、デバイス端子単位でパターンデータをパターンメモリ２５８に分配することができるので、複数の同種のＤＵＴ１４０に対して複数のパターンオブジェクトデータを準備することなく、重複デバイス端子を１つのパターンオブジェクトデータで補うことができる。

上記パターン圧縮部２１６は、パターン生成部２１４で生成されたパターンオブジェクトデータを圧縮する。このようなパターン圧縮部２１６と後述するパターン解凍部２５４とにより、パターンオブジェクトデータの容量を削減し、転送時間の短縮化を図ることができる。

図４は、パターン圧縮部２１６による圧縮処理を説明した説明図である。図４（ａ）には圧縮対象のパターンオブジェクトデータが、図４（ｂ）には図４（ａ）に対応した圧縮後のパターンオブジェクトデータが示されている。図４（ａ）のパターンオブジェクトデータは、図３を用いて説明したように圧縮フラグ３０２と、時系列データ３０４とからなる。図４（ａ）の時点ではまだ圧縮がなされていないので、圧縮フラグ３０２は、非圧縮「００」が記される。また、時系列データ３０４には、パターンデータ「００１」「００１」「００１」「０１０」「０１０」「０１０」からなる矩形波が以後６０ワード分繰り返されている。

図４（ｂ）の圧縮後のパターンオブジェクトデータは、圧縮フラグ３０２と、繰り返しの最小単位のパターンデータ長４１０と、繰り返し数４１２との組み合わせと、圧縮フラグ３０２と、最小単位のパターンデータ列４１４との組み合わせの２ワードから構成される。圧縮フラグ３０２には、圧縮「１１」が記され、繰り返しの最小単位のパターンデータ長４１０には、繰り返しの最小単位のパターンデータ列（「００１」「００１」「００１」「０１０」「０１０」「０１０」）の長さである「６」が２進数で記される。かかる最少単位のパターンデータ列は、本実施形態において１０パターン（３０ｂｉｔ）としているので、最小単位のパターンデータ長４１０は４ｂｉｔあれば足りることとなる。繰り返し数４１２は、最小単位のパターンデータ列の繰り返し数「１００」が２進数で記される。また、最小単位のパターンデータ列４１４は、上述したデータ列「００１」「００１」「００１」「０１０」「０１０」「０１０」が圧縮フラグ３０２側に詰める形式４２０で記され、残りのスペースには「０」４２２が埋められる。

かかる図４の例を参照すると、デバイス端子１本の試験パラメータが６０ワードから４ワードに圧縮されることとなる。

本実施形態のパターン生成部２１４では、上述したように、パターンオブジェクトデータがデバイス端子単位で生成される。このようなデバイス端子単位におけるパターンデータの時系列データは、図４（ａ）に示したように、時系列単位の複数のパターンデータの偏差と比べてあまり変化せず、矩形波のような繰り返しパターンが多い。従って、この繰り返しデータに着目した上述の圧縮を行うことにより高い圧縮率を達成することが可能となる。

また、パターンオブジェクトデータ３００の各ワードのヘッダまたはフッタには、図３および図４に示したように、圧縮の有無を示す圧縮フラグ３０２が記されるとしてもよい。

かかる圧縮フラグ３０２の構成により、パターンオブジェクトデータに圧縮データと非圧縮データとを混在させることができる。例えば、上述した圧縮方法では、圧縮後のデータは少なくとも２ワードを占有してしまうが、圧縮前のパターンオブジェクトデータが３ワード以上繰り返されていれば、かかる圧縮によりデータ容量が少なくなる。従って、３ワード以上繰り返されるデータは圧縮し、３ワード未満だと非圧縮といった処理を行い、圧縮データと非圧縮データとを混在させることで、効率的な圧縮処理を実行することができる。ここで閾値を２ワードとしないのは、２ワードとすると圧縮データの方が圧縮に費やす処理時間分だけ転送速度が遅延するので、閾値として不適切だからである。

上記サーバ送信部２１８は、パターンオブジェクトデータ３００をデバイステスタ１００に送信する。

上記テスタ受信部２５０は、通信網９０を通じてサーバ８０から送信されたパターンオブジェクトデータ３００を受信し、ＨＤＤ２５２に格納する。

上記ＨＤＤ２５２は、サーバ８０からのパターンオブジェクトデータ３００の他、テストプログラム等も記憶されている。かかるテストプログラムは、ＤＵＴ１４０を試験するためのテストの流れを記述したもので、ＤＵＴのピン入出力情報、測定手順、測定条件等が記述される。パターンオブジェクトデータ３００は、パターンデータ、期待値パターン等からなる。

上記テスタ制御部１１４は、ＣＰＵ等の半導体集積回路で構成され、デバイステスタ１００全体を管理および制御する。また、テスタ制御部１１４は、ＨＤＤ２５２から、テストプログラムとパターンオブジェクトデータ３００とを読み出して、後述するパターン分配部２５６にパターンオブジェクトデータ３００を分配させ、テストプログラムに従ってＤＵＴの機能試験を遂行させる。

上記パターン解凍部２５４は、サーバ８０のパターン圧縮部２１６により圧縮されたパターンオブジェクトデータを解凍する。かかるパターン解凍部２５４と後述するパターン分配部２５６は、ソフトウェアでも実現可能であるが、より転送速度を向上させるため、本実施形態ではハードウェアで構成することを想定している。

上記パターン分配部２５６は、受信されたデバイス端子単位のパターンオブジェクトデータ３００を、時系列単位で処理できるようにパターンメモリ２５８に分配する。

図５は、パターン分配部２５６によるパターンオブジェクトデータ３００のパターンメモリ２５８への分配を説明する説明図である。パターン分配部２５６は、パターンメモリ２５８にワード単位でしかデータの書き込みを行うことができないので、図５（ａ）に示すように、最初のデバイス端子単位のパターンオブジェクトデータ、例えばＰｉｎ１に関するパターンオブジェクトデータをパターンメモリ２５８のアドレス方向ｔに３ｂｉｔずつ記憶する。図中（１）および（１０）は、時系列データの最初と最後を示している。

次にパターン分配部２５６は、Ｐｉｎ２に関するパターンオブジェクトデータをパターンメモリに記憶する。このとき、Ｐｉｎ１と同様の手順でパターンオブジェクトデータ３００を書き込むと、Ｐｉｎ１のパターンデータが消去されてしまう。従って、パターン分配部２５６は、図５（ｂ）に示すように、まず、既にパターンメモリ２５８記憶されたデータ５１０を時系列単位で読み出し、時系列単位のＰｉｎ２に対応する位置にＰｉｎ２のパターンオブジェクトデータをセットしたデータ５１２との論理和をとる。そして、その結果５１４をパターンメモリ２５８の元の記憶領域に戻す。このような最初に書き込まれたパターンオブジェクトデータを残したまま、該当する次のパターンオブジェクトデータのみを書き換える方式をリードモディファイライトともいう。

かかるリードモディファイライトは、パターンメモリ２５８内でデバイス端子が不規則に並べられる場合にも適用できる。従って、ＤＵＴ１４０にテスト端子が不規則に割り当てられたとしてもパターンメモリ２５８に確実にパターンデータをロードすることができる。またリードモディファイライトはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等によりハードウェアで簡単に構成することが可能であるから、転送速度のさらなる高速化を図ることができる。

中継カード１２２は、各デバイス端子の試験パラメータを時系列単位で処理するので、パターンメモリ２５８には、パターンオブジェクトデータを時系列単位で記憶する必要がある。上述したリードモディファイライトにより、パターンオブジェクトデータをデバイス端子単位から時系列単位に変換するためのキャッシュ（バッファ）メモリを要することなく、デバイス端子単位から時系列単位に直接変換すると同時にパターンメモリ２５８のロードを実行することができる。

上記パターンメモリ２５８は、パターン分配部２５６で分配されたパターンオブジェクトデータ３００を時系列単位で記憶し、後述するパターンジェネレータ２６０に従って、その記憶したパターンデータを出力する。

上記パターンジェネレータ２６０は、レートジェネレータからのテストレートでパターンアドレスを生成し、パターンメモリ２５８のパターンデータに基づいて試験信号の入出力を行う。

（パターンデータ設定方法）
次に、上述したようなデバイス試験システムのサーバ８０およびデバイステスタ１００を用いてデバイステスタにパターンデータを設定するパターンデータ設定方法を説明する。

図６は、パターンデータ設定方法の処理の流れを示したフローチャートである。サーバ８０は、先ず、１または２以上の被試験デバイスのパターンデータがデバイス端子単位の時系列データで記されるパターンオブジェクトデータ３００を生成し（Ｓ６００）、パターン圧縮部２１６は、このパターンオブジェクトデータ３００を圧縮して（Ｓ６０２）、デバイステスタ１００に送信する（Ｓ６０４）。

デバイステスタ１００は、サーバ８０からパターンオブジェクトデータ３００を受信すると（Ｓ６１０）、一旦パターンオブジェクトデータ３００をＨＤＤ２５２に格納する（Ｓ６１２）。そして、パターン解凍部２５４は、圧縮されたパターンオブジェクトデータ３００を解凍し（Ｓ６１４）、各デバイス端子単位のパターンオブジェクトデータ３００をそのデバイス端子が試験対象となっているパターンメモリ２５８に分配する（Ｓ６１６）。

このとき、試験対象として同種のＤＵＴを複数含む等、デバイス端子を重複して設定できる場合には、１つのデバイス端子単位のパターンオブジェクトデータを複数のパターンメモリ２５８に分配することができる。従って、マルチサイトテスト等でデバイス端子が中継カードに不規則に割り当てられたとしてもパターンオブジェクトデータの容量は基本的に変化しないので、パターンオブジェクトデータの増加を抑制できる。また、並行して試験するＤＵＴの数が増えたとしても同じデバイス端子のパターンオブジェクトデータを利用することで再コンパイルをする必要もなくなる。

上述したような本実施形態のデバイス試験システムでは、新しく取り入れたれた技術により、ＤＵＴにテスト端子を自由に割り当てることが可能となり、パターンメモリのデバイス端子の並びが不規則になったとしても、それに応じてパターンオブジェクトデータも自由に割り当てることができるので、パターンオブジェクトデータの大容量化を抑制し、転送時間を短縮することができる。従って、試験効率向上および試験コスト削減を図ることが可能となる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

なお、本明細書のパターンデータ設定方法における各工程は、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むとしても良い。

本発明は、被試験デバイスの電気的試験において、デバイステスタにパターンデータを設定するデバイス試験システム、サーバ、デバイステスタ、およびパターンデータ設定方法に利用可能である。

デバイス試験システムの概略的な構成を示すブロック図である。 デバイス試験システムの概略的な機能を示す機能ブロック図である。 本実施形態におけるパターンオブジェクトデータのフォーマットを示す説明図である。 パターン圧縮部による圧縮処理を説明した説明図である。 パターン分配部によるパターンオブジェクトデータのパターンメモリへの分配を説明する説明図である。 パターンデータ設定方法の処理の流れを示したフローチャートである。 従来のデバイス試験システムの概略的な構成を示すブロック図である。 従来のパターンオブジェクトデータのフォーマットを示す説明図である。 パターンメモリへのパターンオブジェクトデータの分配を説明する説明図である。

符号の説明

８０ サーバ
９０ 通信網
１００ デバイステスタ
１１４ テスタ制御部
１２２ 中継カード
１４０ ＤＵＴ
２１０ サーバ制御部
２１４ パターン生成部
２１６ パターン圧縮部
２５０ テスタ受信部
２５２ ＨＤＤ
２５４ パターン解凍部
２５６ パターン分配部
２５８ パターンメモリ
３００ パターンオブジェクトデータ
３０２ 圧縮フラグ
４１０ 最小単位の試験パラメータ長
４１２ 繰り返し数
４１４ 最小単位の試験パラメータ列

Claims (7)

1. サーバと、該サーバに通信網を介して接続され１または２以上の被試験デバイスの電気的試験を遂行するデバイステスタとからなるデバイス試験システムであって、
   前記サーバは、
   前記１または２以上の被試験デバイスのパターンデータがデバイス端子単位の時系列データで記されるパターンオブジェクトデータを生成するパターン生成部と、
   前記パターンオブジェクトデータをデバイステスタに送信するサーバ送信部と、
   を備え、
   前記デバイステスタは、
   前記パターンオブジェクトデータを受信するテスタ受信部と、
   前記受信されたパターンオブジェクトデータのデバイス端子ごとに１時系列単位ずつのデータをパターンメモリにリード・モディファイ・ライトすることにより、デバイス端子単位の前記パターンオブジェクトデータを、時系列単位で処理できるように前記パターンメモリに分配するパターン分配部と、
   を備えることを特徴とする、デバイス試験システム。
2. 前記サーバは、前記生成されたパターンオブジェクトデータを圧縮するパターン圧縮部をさらに備え、
   前記デバイステスタは、前記圧縮されたパターンオブジェクトデータを解凍するパターン解凍部をさらに備えることを特徴とする、請求項１に記載のデバイス試験システム。
3. 前記パターン圧縮部は、前記パターンオブジェクトデータにおける連続して繰り返されるデータを、繰り返しの最小単位のパターンデータ長と、繰り返し数と、最小単位のパターンデータ列とに分解することによって、前記パターンオブジェクトデータを圧縮することを特徴とする、請求項２に記載のデバイス試験システム。
4. 前記パターンオブジェクトデータの各ワードのヘッダまたはフッタには、圧縮の有無を示す圧縮フラグが記されることを特徴とする、請求項２または３に記載のデバイス試験システム。
5. 前記パターン分配部は、前記パターンメモリに、最初のデバイス端子単位のパターンオブジェクトデータをアドレス方向に記憶し、次からのデバイス端子単位のパターンオブジェクトデータを既に記憶されたデータとの論理和をとってアドレス方向に記憶することを特徴とする、請求項１〜４のいずれかに記載のデバイス試験システム。
6. サーバに通信網を介して接続され、１または２以上の被試験デバイスの電気的試験を遂行するデバイステスタであって、
   前記１または２以上の被試験デバイスのパターンデータがデバイス端子単位の時系列データで記されるパターンオブジェクトデータを前記サーバから受信するテスタ受信部と、
   前記受信されたパターンオブジェクトデータのデバイス端子ごとに１時系列単位ずつのデータをパターンメモリにリード・モディファイ・ライトすることにより、デバイス端子単位の前記パターンオブジェクトデータを、時系列単位で処理できるように前記パターンメモリに分配するパターン分配部と、
   を備えることを特徴とする、デバイステスタ。
7. サーバと、該サーバに通信網を介して接続され１または２以上の被試験デバイスの電気的試験を遂行するデバイステスタとを用いて該デバイステスタにパターンデータを設定するパターンデータ設定方法であって、
   前記サーバが、
   前記１または２以上の被試験デバイスのパターンデータがデバイス端子単位の時系列データで記されるパターンオブジェクトデータを生成し、
   前記パターンオブジェクトデータをデバイステスタに送信し、
   前記デバイステスタが、
   前記パターンオブジェクトデータを受信し、
   前記受信されたパターンオブジェクトデータのデバイス端子ごとに１時系列単位ずつのデータをパターンメモリにリード・モディファイ・ライトすることにより、デバイス端子単位の前記パターンオブジェクトデータを、時系列単位で処理できるように前記パターンメモリに分配する、
   ことを特徴とする、パターンデータ設定方法。

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