JP3048965B2 - 論理回路のテストパタン生成装置および生成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テストパタンの生
成装置および方法に関し、特に論理回路用テストパタン
生成装置におけるパタン圧縮に関する。

【０００２】

【従来の技術】近年、ＬＳＩの論理回路に対して定義さ
れた故障群を検出するためのテストパタン系列は、その
ままＬＳＩ試験機には入力されず、そのテストパタン系
列における故障検出率を低下させることなくテストパタ
ン総数を減少させるパタン圧縮という工程を経て、ＬＳ
Ｉ試験機に入力する形態が一般的になっている。これ
は、近年のＬＳＩの大規模化に伴い、テストパタンの規
模も大規模化しているために、パタン圧縮の工程を経な
いと大規模なＬＳＩに対するテストパタン系列がＬＳＩ
試験機に入力できなくなっているからである。

【０００３】このテストパタン圧縮を計算機上で行う
際、論理回路が大規模になるとテストパタンも大規模と
なり、テストパタンを記憶するために必要なメモリ使用
量も大規模なものとなる。このテストパタン圧縮を計算
機上で行う際に、テストパタン全体は、磁気ディスク装
置等に記録しておき、必要な時にメモリ上に展開し、圧
縮処理等を行う方法もあるが、この方法では、メモリア
クセス時間（μｓ単位）に比べてはるかに時間のかかる
ディスクアクセス（ｍｓ以上）等が頻繁に発生し、圧縮
処理に要する時間が長くなる傾向がある。従って、圧縮
処理時間を短縮化するためには、テストパタン全体をメ
モリ中に保持しておくことが鍵となる。

【０００４】従来、論理回路の入出力端子の論理値集合
であるテストパタンをメモリ上に記憶するには、入出力
端子１つの論理値を１バイトに対応付けて保持する方法
が一般的である。しかし、ＬＳＩの大規模化により、扱
うテストパタンの量も膨大なものになってきている。例
えば、フルスキャン回路等では、回路構成上、入出力端
子が数万端子、テストパタン数も数万パタンというもの
も存在しており、それらを従来の方法でメモリ中に記憶
させるには、数Ｇバイトものメモリ容量が必要になって
きている。しかし、計算機の構成上、内蔵できるメモリ
容量には限界があり、更に、メモリそのものも高価であ
るために、計算機上に十分なメモリを装備できないこと
も多い。

【０００５】また、従来のテストパタン圧縮のために行
う併合処理では、各テストパタン間が併合可能か否かを
判断するために、各テストパタンを総当たり性で比較
し、かつ、それらのテストパタンを構成している各入出
力端子の論理値同士を一つずつ全ての端子に対して比較
を行い、その結果が併合可能であるならば、それらのテ
ストパタンを一つに併合するという方法を採っていた。
この方法では、テストパタンのサイズが大規模になる
と、膨大な処理時間を要していた。

【０００６】従来、テストパタン圧縮を計算機上で行う
際、テストパタンをどのようにメモリ上に保持しつつ、
テストパタン圧縮が行われたか図面を用いて説明する。

【０００７】図８および図９は、従来のテストパタン生
成装置の構成およびテストパタン圧縮のための併合処理
フローを示した図である。ここで、図８は、従来のテス
トパタン生成装置の構成がどのようになっているかを示
したブロック図であり、図９は、テストパタン圧縮のた
めの併合処理フローを示したフローチャートである。図
１０は、従来のテストパタン生成装置内において、テス
トパタン圧縮のためにテストパタンをメモリ中に保持す
るイメージ図である。図１１は、テストパタンの併合を
説明するイメージ図である。図１２は、従来のテストパ
タン生成装置内において、テストパタン圧縮のためのテ
ストパタン間の比較方法を示したイメージ図である。

【０００８】まず、図８について説明する。従来の一般
的なテストパタン生成装置は、論理回路の接続情報およ
び故障定義情報を入力する手段５０１と、論理回路の接
続情報と故障定義情報から定義された、故障を検出する
ための初期テストパタンをＡＴＧ（自動テストパタン生
成）手法等によって生成する手段５０２と、初期テスト
パタンの故障検出能力を低下させることなくテストパタ
ン数を削減し圧縮後テストパタンを生成するテストパタ
ン圧縮手段５０３と、圧縮後テストパタンを出力する圧
縮後テストパタン出力手段５０４とを有している。

【０００９】特に初期テストパタンを圧縮するテストパ
タン圧縮手段５０３の中で、テストパタンの併合処理の
動作は、図９に示すようになっている。以下、この併合
処理の動作を説明する。ステップ５１１で処理を開始
し、ステップ５１２で初期テストのパタンのリストを作
成する。ステップ５１３でテストパタンリスト中に比較
基準パタンとして選択されていないテストパタンが存在
するか否かを判定する。その結果、選択されていないテ
ストパタンが存在すれば、ステップ５１４で選択されて
いないテストパタンを比較基準パタンとして設定し、そ
のテストパタンをテストパタンリストから削除する。そ
して、ステップ５１５でテストパタンリスト中に比較対
象パタンとして選択されていないテストパタンが存在す
るか否かを判定する。その結果、選択されていないテス
トパタンが存在すれば、ステップ５１６で選択されてい
ないテストパタンを比較対象パタンとして設定する。そ
の後、ステップ５１７で比較基準パタンと比較対象パタ
ンを１端子分ずつ、全ての端子について比較する。ステ
ップ５１７の比較の結果に基づいて、ステップ５１８で
比較基準パタンと比較対象パタンが併合可能かどうか判
定する。ステップ５１８の判定の結果、併合可能な場合
には、ステップ５１９で比較対象パタンを比較基準パタ
ンに併合し、比較対象パタンをテストパタンリストから
削除する。ステップ５１５の判定の結果、テストパタン
リスト中にステップ５１４で設定された比較基準パタン
に対する比較対象パタンが存在しない時には、ステップ
５２０で当該比較基準パタンを圧縮後テストパタンとし
て抽出する。そして、ステップ５１３の判定の結果、テ
ストパタンリストに比較基準パタンとして設定できるテ
ストパタンが存在しなくなると、ステップ５２１にて処
理を終了する。

【００１０】ここで、従来技術がどのようにテストパタ
ンを計算機上のメモリに保持していたか、図１０を用い
て説明する。図１０は、論理回路６０９と、この論理回
路６０９の入力端子部６０８と、この入力端子部６０８
を構成する入力端子６１０，６１１，６１２，６１３，
６１４，６１５と、これら入力端子６１０，６１１，６
１２，６１３，６１４，６１５の論理値が保持されるメ
モリ６０１と、このメモリ６０１４を構成する１バイト
の容量を持つメモリエレメント６１６，６１７，６１
８，６１９，６２０，６２１と、入力端子６１０，６１
１，６１２，６１３，６１４，６１５が、どのメモリエ
レメントに対応するかを示す関連線６０２，６０３，６
０４，６０５，６０６，６０７とを示している。図１０
に示すように、従来の各入力端子の論理値は、１対１で
対応した１バイトの容量をもつメモリエレメントに各々
保持される。このことにより、１万端子の入力端子をも
つ論理回路のテストパタンが１万パタン存在する時に使
用するメモリ容量は、１００Ｍバイトとなる。

【００１１】次に、テストパタンの併合について説明す
る。一般にテストパタン間の併合は、テストパタンを構
成している各入出力端子間の論理値が同じであるか、ま
たは、片側のテストパタンの端子の論理値が不確定値Ｘ
（ｄｏｎ’ｔ ｃａｒｅ）であるという条件が全ての端
子間で成立する時に併合可能となる。ここで、不確定値
Ｘである端子の論理値は、併合する端子の論理値とな
る。図１１によると、テストパタン７０１とテストパタ
ン７０２は、２つのパタン間の各端子の論理値７０６，
７０７，７０８，７０９を比較すると、全ての端子間の
論理値の関係が併合可能な関係にある。従って、テスト
パタン７０１とテストパタン７０２は、併合されテスト
パタン７０３になる。一方、テストパタン７０４とテス
トパタン７０５は、論理値関係７１２により、併合条件
を満たしていないため、併合不可能な関係にある。

【００１２】図１１に示したような併合が行えるかどう
か判定する処理を、図１２を用いて説明する。図１２で
は、３つのテストパタン系列を比較基準側（比較基準パ
タン８０１，８０２，８０３）と、比較対象側（比較対
象パタン８０４，８０５，８０６）とに分け、それらの
テストパタン間を総当たり比較８０７で併合可能かどう
かの判断をテストパタンレベルで行う。図１２に示す例
では、３つのテストパタン系列の場合の総当たり比較回
数は３回となる。因みに、１０，０００パタン系列の総
当たり比較回数は、４９，９９５，０００回となる。更
に、テストパタンレベルでの１回の比較処理では、テス
トパタン８０８とテストパタン８０９間の端子数分の端
子間レベル比較８１０が行われる。これは、１０，００
０個の入出力端子をもつ回路のテストパタンが１０，０
００パタン存在し、それらが全て併合不可能であるなら
ば、数百億回以上の端子間レベル比較が行われることに
ある可能性がある。

【００１３】次に、図９に示した併合処理の動作をこれ
まで説明した図１１，図１２を用いて説明する。この併
合処理は、ステップ５１３，５１４，５１５，５２０を
通る外側ループと、ステップ５１５，５１６，５１７，
５１８，５１９を通る内側ループの２重ループから構成
されている。内側ループでは、図１１のような併合可否
判断を図１２に示すような端子間レベル比較８１０で行
い、外側ループでは、図１２のテストパタンレベル総当
たり比較８０７を行う。このような端子間レベル比較８
１０およびテストパタンレベル総当たり比較８０７は、
テストパタン間の併合ができなくなるまで繰り返して行
われる。

【００１４】図９のステップ５１７で行われる端子間レ
ベル比較８０７の詳細を、図１３の例を用いて説明す
る。図１３では、比較基準パタン９０２と比較対象パタ
ン９０１が存在する。これらのパタン間の端子間レベル
比較は、比較９０３から比較９１０まで行われる。この
最後の比較９１０では、併合条件に違反しているため、
これらのテストパタン９０１と９０２の併合はできな
い。この結論を導き出すまでに、従来の方法では８回の
端子間レベル比較を行う必要がある。ここで、仮にテス
トパタン９０１の端子９１１の論理値９１２が論理値１
であるならばステップ５１８でテストパタン９０１と９
０２は併合可と判定され、図９のステップ５１９で併合
されテストパタン９１３となる。

【００１５】図９のステップ５１３，５１４，５１５，
５２０から構成される外側ループで行われるテストパタ
ンレベル総当たり比較の例を、図１４を用いて説明す
る。ステップ５１２でテストパタン９０１，９０２，９
２１から構成されるテストパタンリスト９３３が作成さ
れる。ステップ５１３，５１４，５１５を経て、テスト
パタンリスト９３３は、比較基準テストパタン９２３と
比較対象テストパタンリスト９２６に分けられる。そし
て、比較基準テストパタンであるテストパタン９０２
と、比較対象テストパタンであるテストパタン９０１，
９２１間でテストパタンレベル比較９３０，９３１が行
われる。

【００１６】このテストパタンレベル比較９３０，９３
１の実際の処理は、図１３に示す端子間レベル比較その
ものである。第１回目の外側ループでは、比較基準パタ
ン９２３は、どの比較対象パタンとも併合できない。そ
の結果、比較基準パタン９２３であるテストパタン９０
２がそのまま圧縮後テストパタンリスト９２８を構成す
る最初のテストパタンとなる。続いて、第２回目の外側
ループ処理では、残された比較対象テストパタンリスト
９２６が、比較基準テストパタン９２４と比較対象テス
トパタンリスト９２７として設定される。ここで、比較
基準テストパタン９２４は、テストパタン９０１であ
り、比較対象パタンリスト９２７は、テストパタン９２
１である。そして、ステップ５１７に相当する比較９３
２が行われ、この場合併合可とステップ５１８で判定さ
れ、ステップ５１９のようにテストパタン９２１をテス
トパタン９０１に併合し、比較対象テストパタンリスト
から削除する。その結果、併合後比較基準テストパタン
９２２を得ることができる。他の比較対象テストパタン
が存在しなくなってから、併合後比較基準テストパタン
９２２は圧縮テストパタンリスト９２９の一つとなる。
次の外側ループ処理では、テストパタンリストそのもの
が全て存在しなくなるので処理を終了し、終了ステップ
５２１に移り、併合処理そのものが終了する。

【００１７】

【発明が解決しようとする課題】この従来の論理回路の
テストパタン生成装置では、扱う論理回路の規模が大規
模になると、テストパタン圧縮を行う際に全てのテスト
パタンをメモリ上に保持できなくなる。理由は、テスト
パタンを構成する入出力端子を１バイトで保持してお
り、数万端子からなる数万個のテストパタンを保持する
ために数Ｇバイトものメモリ容量が必要となるからであ
る。

【００１８】また、従来のテストパタン併合方法では、
回路が大規模になるとテストパタン圧縮のための併合時
間が長くなる。理由は、全てのテストパタン間レベル比
較を行う際、全ての端子を１つずつ端子間レベル比較を
行うため、回路の規模に対して自乗オーダー的に比較回
数が増加し併合時間が長くなるからである。

【００１９】本発明の目的は、論理回路の試験装置に入
力するためのテストパタン計算機にて生成する時の消費
メモリを減少させ、生成速度を高速にすることにある。

【００２０】

【課題を解決するための手段】上述した問題点を解決す
るために、本発明による論理回路のテストパタン生成装
置は、論理回路の接続情報および故障定義情報の入力手
段と、前記接続情報および故障定義情報から、故障を検
出するテストパタンを生成する発生手段と、前記テスト
パタンを故障検出率を低下させることなく併合する併合
手段と、前記併合されたテストパタンの出力手段と、を
備える論理回路のテストパタン生成装置において、生成
されたテストパタンを論理値記述部と繰り返し数記述部
からなる圧縮コードで表現されるテストパタンに変換し
計算機上の主記憶上に保持する手段と、前記圧縮コード
を応用して、前記テストパタンを構成している端子の情
報の中で、確定値をもつ端子の情報を圧縮コードで表現
し、前記圧縮コードが示す端子群の中の最小のインデッ
クス値を、前記圧縮コードとの組み合わせとして持つ比
較用データ構造を生成する手段と、前記比較用データ構
造を使用して、テストパタンの併合処理を行う併合手段
と、を備えている。

【００２１】また、本発明の論理回路のテストパタン生
成方法は、圧縮コードを利用して、テストパタンを構成
している端子の情報の中で、確定値をもつ端子の情報を
圧縮コードで表現し、前記圧縮コードが示す端子群の中
の最小のインデックス値を、前記圧縮コードとの組み合
わせとして持つ比較用データ構造を有する論理回路のテ
ストパタン生成装置における論理回路のテストパタン生
成方法であって、論理回路の接続情報および故障定義情
報を入力するステップと、前記接続情報および故障定義
情報から、故障を検出するテストパタンを生成するステ
ップと、前記生成したテストパタンを論理値記述部と繰
り返し数記述部からなる圧縮コードによるテストパタン
に変換するステップと、前記圧縮コードから前記テスト
パタンをマージする際に使用する前記比較用データ構造
を生成するステップと、前記テストパタンを前記比較用
データ構造を用いて併合するステップと、を含むことを
特徴とする。

【００２２】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は、本発明のテストパタン生成装置の
機能構成を示したブロック図である。図２は、本発明を
最も特徴付ける圧縮コードおよび比較用データ構造を用
いたテストパタン圧縮のための併合処理のフローチャー
トである。図３は、本発明の鍵となる圧縮コードの説明
図である。図４は、本発明の圧縮コードを用いた場合の
テストパタンのメモリ上における格納例を示したイメー
ジ図である。図５は、従来の通常コードによるテストパ
タンと本発明の圧縮コードによるテストパタンの関係、
および、本発明のもう一つの鍵である比較用データ構造
を示したイメージ図である。

【００２３】図１を参照して、本発明のテストパタン生
成装置の第１の実施の形態の構成を説明する。図１に示
すように本発明のテストパタン生成装置は、論理回路の
接続情報および故障定義情報を入力する手段１０１と、
論理回路の接続情報と故障定義情報から定義された故障
を検出するための初期テストパタンをＡＴＧ（自動テス
トパタン生成）手法等によって生成する手段１０２と、
初期テストパタンを圧縮コードテストパタンに変換する
手段１０３と、圧縮コードを利用して、テストパタン併
合処理で使用する比較用データ構造を生成する手段１０
４と、圧縮コードテストパタンおよび比較用データ構造
を使用して初期テストパタンの故障検出能力を低下させ
ることなくテストパタン数を削減し圧縮後テストパタン
を生成するテストパタン圧縮手段１０５と、圧縮後テス
トパタンを出力する圧縮後テストパタン出力手段１０６
とから構成されている。

【００２４】ここで、図３および図４を用いて、初期テ
ストパタンを圧縮コードテストパタンに変換する手段１
０３で使用する圧縮コード、および圧縮コードを用いた
テストパタンの構造例を説明する。図３は、圧縮コード
の構造例を示している。この例では、圧縮コードは、８
ビットで構成される１バイトの領域２０１を、論理値記
述部と、その論理値が隣り合う端子間で何端子分繰り返
しているかを記す繰り返し数記述部とに分割し、それら
を１バイトにまとめて記述する構造となっている。

【００２５】論理値記述部２０２は、論理回路の論理値
を４値（１，０，Ｘ，Ｚ）で表現する際の論理値記述部
であり２ビットの領域を必要とする。繰り返し数記述部
２０５は、論理値記述部２０２に対する繰り返し数記述
部であり、論理値記述部２０２で示した論理値をもつ連
続した端子を最大６ビット分記述できる。つまり、４値
表現で示される論理回路の論理値は、この圧縮コードを
使用すると、同じ論理値が連続する６４端子分の論理値
を１バイトで表現可能になるということである。従来の
方法では、１バイトで１端子分の論理値しか記述できな
かったため、同じ論理値が連続する６４端子分の論理値
を記述するには６４バイトの容量が必要であった。この
ように、論理値記述（保持）に圧縮コードを用いること
によって、複数端子分の論理値を１バイトで表現できる
ようになる。一般に、故障を検出するためにＡＴＧ（自
動テストパタン生成）手法等によって生成された初期テ
ストパタンを構成する入出力端子は、扱う回路規模が大
きくなればなるほど、故障を検出するのに関係のない入
出力端子が多くなるため、それらの端子の論理値を不確
定値Ｘとして設定できる。つまり、初期テストパタン中
には、不確定値Ｘが非常に多く連続して存在できること
になり、この圧縮コードを用いることによって、一つの
初期テストパタン長が、従来の方法に比べて大幅に短く
なる。

【００２６】図３において、論理回路の論理値が８値表
現である場合は、論理値記述部２０３と繰り返し数記述
部２０６の組合せとなり、１６値表現の場合は、論理値
記述部２０４と繰り返し数記述部２０７の組合せにな
る。

【００２７】その他にも、圧縮コードは、複数バイトに
よる構成や、“０１”，“１Ｚ”，“０Ｚ”というよう
なハイブリッドは論理値記述部とし、繰り返し数記述部
を可変ビット領域を繰り返し記述部とするような構成も
考えられる。

【００２８】図４は、圧縮コードを用いてテストパタン
をメモリ上で保持した例を示したものである。入力端子
群２１８は、端子２２０，２２１，２２２，２２３，２
２４，２２５から構成される。これらの入力端子が示す
テストパタンは、“１１ＸＸＸ０”である。これを圧縮
コードで示すと、連続する端子２２０と２２１は同じ論
理値“１”であるため、これらは１バイトで表現できそ
れらを矢印２１２，２１３が示すようにメモリ２１１上
のメモリエレメント２２６に格納できる。同様に、連続
する端子２２２，２２３，２２４は、矢印２１４，２１
５，２１６が示すようにメモリエレメント２２７に格納
でき、最後の端子２２５は、矢印２１７が示すようにメ
モリエレメント２２８に格納できる。このように、この
例では従来６バイト分の容量が必要であったテストパタ
ン長が３バイト分の容量で済み省メモリ化できる。一般
入力，回路規模が大きくなるほど、１つのテストパタン
中で不確定値Ｘが占める論理値の割合が非常に高く（９
０％以上に）なる傾向があるため、圧縮コードを用いる
ことによるメモリ使用量縮小化率は増加する。

【００２９】次に、比較用データ構造を生成する手段１
０４の中で示される比較用データ構造を説明する。ま
ず、２つのテストパタンが併合可能かどうかを示す併合
条件を整理すると以下のようになる。

【００３０】『２つのテストパタンをそれぞれＴＰ
ａ ，ＴＰｂ とし、テストパタンを構成する端子を示す
インデックスをｉとした時に、テストパタンＴＰａ の
ｉ番目の端子の論理値をＬＶ（ＴＰａ （ｉ））、テス
トパタンＴＰｂ のｉ番目の端子の論理値をＬＶ（ＴＰ
ｂ （ｉ））で表現すると仮定する。この時、 １．ＬＶ（ＴＰａ （ｉ））とＬＶ（ＴＰｂ （ｉ））が
等しい。

【００３１】２．ＬＶ（ＴＰａ （ｉ））が不確定値Ｘ
である。

【００３２】３．ＬＶ（ＴＰ_b （ｉ））が不確定値Ｘで
ある。 のいずれかの条件が全て端子間で成立すれば、テストパ
タンＴＰａ とＴＰｂ は併合可能である。』これを言い
替えるならば、いずれかの端子において、上記条件の全
てが成立しない時には、併合不可能である。そこで、こ
の併合可能であるかという併合条件を併合不可能である
かという条件におきかえてみると、『いずれかの端子
で、 １．ＬＶ（ＴＰａ （ｉ））とＬＶ（ＴＰｂ （ｉ））が
不確定値Ｘでない。

【００３３】２．ＬＶ（ＴＰａ （ｉ））とＬＶ（ＴＰ
ｂ （ｉ））が等しくない。 の全ての条件が成立すれば、テストパタンＴＰａ とＴ
Ｐｂ は併合不可能である。』となる。つまり、『併合
可能かどうかを判断するためには、テストパタンＴＰａ
を構成する端子の中で、不確定値でない論理値をもつ
端子と、その端子に対応する他のテストパタンＴＰｂ
の端子との組合せのみを比較すればよい。』※１ ということになる。

【００３４】また、比較するテストパタンは、比較基準
パタンと、比較対象パタンに分けられる。比較基準パタ
ンは、テストパタンリスト中の他のテストパタンを比較
対象として、併合可能かどうか比較判定され、必要に応
じて比較対象パタンを併合していく。これは、併合処理
が多くなれば、比較基準パタン中の不確定値Ｘの数は減
少し確定値の数が増えるので、確定値をもつ端子をキー
として併合可能かどうかを判定するには時間がかかるよ
うになる。この問題を解決するため、本発明では、※１
の中におけるテストパタンＴＰａとして、比較対象パタ
ンを使用する。

【００３５】比較用データ構造とは、上記根拠に基づ
き、２つのテストパタンが併合不可能かどうかを早期に
判定するために使用されるものであり、全てのテストパ
タン毎に必要となる。比較用データ構造は、テストパタ
ンを構成している端子の中で、確定値をもつ端子のみを
圧縮コードで表現し、その圧縮コードが示す端子群の中
の最小のインデックス値を、その圧縮コードとの対（組
合せ）としてもつデータ構造である。この比較用データ
構造から、そのテストパタンの全ての確定値をもつ端子
がどれであるか識別することができるようになる。従っ
て、図５では比較用圧縮コードパタン３０４と入出力端
子インデックス配列３０５を合わせたものが、比較用デ
ータ構造となる。図５の圧縮コードテストパタン３０３
で論理値として示している。Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ
は、圧縮コードを便宜的に表現したものである。ここ
で、Ａは、論理値Ｘが４端子分続いていることを示し、
Ｂは論理値１が２端子分、Ｃは論理値Ｘが１端子分、Ｄ
は論理値１が１端子分、Ｅは論理値０が２端子分、Ｆは
論理値Ｘが２端子分、続いていることを示している。比
較対象パタン３０６は、比較基準パタン３０７との間
で、６回の端子間レベル比較３０８を行えばよいことに
なる。これは、従来の手法では１５回の比較を行ってい
た点に比べると、半数以下の比較回数で済み高速化でき
る。また、更に、比較用データ構造３０４，３０６は、
圧縮コードで表現されているために、必要以上のメモリ
は消費しない。

【００３６】次に、図１，図２，図５を参照して、本発
明の実施の形態の動作を説明する。論理回路接続情報お
よび故障定義情報を入力し、ＡＴＧ（自動テストパタン
生成）手法等を用いて定義された故障を検出するための
初期テストパタンを生成し、初期テストパタンの併合処
理に入る。これより、本発明を最も特徴付ける初期テス
トパタンに対する併合処理の動作を説明する。

【００３７】まず、ステップ１１１より併合処理を開始
し、初期テストパタンを圧縮コードより構成される圧縮
コードテストパタンに変換し、圧縮構成テストパタンリ
ストを作成する（ステップ１１２）。続いて、全てのテ
ストパタンに対して、端子間レベル比較のために圧縮コ
ードを利用した比較用データ構造を作成する（ステップ
１１３）。その後、ステップ１１２で作成された圧縮コ
ードテストパタンリストに、比較基準パタンとして選択
されていない圧縮コードテストパタンが存在するか否か
を判定する（ステップ１１４）。ステップ１１４にて、
比較基準パタンとして選択されていない圧縮コードテス
トパタンが存在する場合、その圧縮コードテストパタン
リストから削除し、比較基準パタンとして設定する（ス
テップ１１５）。ステップ１１５にて、比較基準パタン
として設定された圧縮コードテストパタンを、通常コー
ドテストパタンに戻す（ステップ１１６）。ここまでの
ステップで、比較基準パタンが設定されている。

【００３８】次に、圧縮コードテストパタンリストから
比較対象パタンとして選択されていない圧縮コードテス
トパタンが存在するか否かを判定する（ステップ１１
７）。ステップ１１７にて、比較対象パタンとして選択
されていない圧縮コードテストパタンが存在する場合、
その圧縮コードテストパタンに対する比較用データ構造
を比較対象パタンとして設定する（ステップ１１８）。
続いて、ステップ１１６で設定された比較基準パタンお
よびステップ１１９で設定された比較基準パタン間で、
図５に示す端子間レベル比較３０８のような端子間レベ
ル比較を行う（ステップ１１９）。ステップ１１９の端
子間レベル比較の結果、比較対象パタンを比較基準パタ
ンに併合可能か否かを判断する（ステップ１２０）。ス
テップ１２０により、比較対象パタンを比較基準パタン
に併合可能であるならば、比較対象パタンに対応する圧
縮コードテストパタンを圧縮コードテストパタンリスト
から削除し、比較対象パタンを比較基準パタンに併合す
る（ステップ１２１）。ステップ１２０により、比較対
象パタンを比較基準パタンに併合できなければ、ステッ
プ１１７に戻る。ステップ１１７により、ステップ１１
６で設定された比較基準パタンと比較するための比較対
象パタンとして選択されていない圧縮コードテストパタ
ンが存在しなければ、その比較基準パタンを圧縮後テス
トパタンの一つとして抽出する（ステップ１２２）。ス
テップ１１４より、圧縮コードテストパタンリストに比
較基準パタンとして設定できる圧縮コードテストパタン
が存在しなければ併合処理を終了する（ステップ１２
３）。

【００３９】ここで、ステップ１１５，１１６におい
て、圧縮コードで記述されているテストパタンを通常コ
ードで記述されるテストパタンに変換して比較基準パタ
ンとして設定する理由を述べる。その理由は、端子間レ
ベル比較の間、比較基準パタンは、そのパタンを構成す
る端子の論理値を何度も参照する必要があり、その参照
を可能な限り容易化するためである。この時、比較基準
パタンは、端子間レベル比較が終了すると直ちに、圧縮
後テストパタンとして抽出されるため、併合処理部にお
けるメモリ使用量を増加させることはない。

【００４０】次に、本発明の第１の実施の形態の一実施
例を詳細に説明する。本実施例も従来の方法と同じよう
に、併合処理部におけるテストパタンの比較には、テス
トパタンレベル比較と端子間レベル比較という２つの段
階がある。図１５は、図１４に示した従来の技術のテス
トパタンレベル比較の内容を本発明に適用した場合の例
である。従来の技術における通常コードテストパタンリ
スト９３３は、圧縮コードテストパタンリスト１００９
と比較用データ構造リスト１０１２に変化する。そし
て、比較基準パタン１０１５として選択される圧縮コー
ドテストパタン１００６は、従来技術の通常コードテス
トパタンの比較基準パタン９２３と同じように通常コー
ドテストパタン１００２に展開される。残された圧縮コ
ードテストパタン１００７と１００８は、比較用データ
構造１００５と１０１１と共に比較対象パタン１０１６
となる。比較基準パタンと比較対象パタン間のテストパ
タンレベル比較は、通常コードテストパタン１００２
と、比較用データ構造１０１０，１０１１とを復号化し
ながら、テストパタンレベル比較１０２５，１０２６が
行われる。しかし、この比較では、比較基準パタン１０
１５に併合できる比較対象パタン１０１６は存在しない
ため、比較基準パタン１０１５は、そのまま圧縮後パタ
ンリスト１０２２として、磁気ディスク等の外部記憶装
置に出力される。その後、残された圧縮コードテストパ
タンリスト１００９から圧縮コードテストパタン１００
７が、比較基準パタン１０１７として選択される。この
時、圧縮コードテストパタン１００７は、通常コードテ
ストパタン１００１に戻される。残された圧縮コードテ
ストパタン１００８が比較対象パタン１０１８として設
定され、その比較用データ構造１０１１との間でテスト
パタンレベル比較が行われる。その結果、併合条件を満
たすために、比較対象パタン１０１８を構成する圧縮コ
ードテストパタン１００８は、比較基準パタン１０１７
である通常コードテストパタン１０１９に復号された上
で併合される。そして、比較基準パタン１０１７は、併
合後比較基準パタン１０２０になる。もう他に、比較対
象パタンが存在しないため、併合後比較基準パタン１０
２０は、圧縮後パタンリスト１０２４を構成する通常コ
ードテストパタン１０２３として、磁気ディスク等の外
部記憶装置に出力される。以上が、一実施例におけるテ
ストパタン間レベルの比較処理の動作となる。

【００４１】次に、端子間レベル比較の例を、図１３，
図１４，図１５，図１６を用いて説明する。従来の方法
では、図１３の端子間レベル比較を例に示すように、テ
ストパタン９０１は比較対象パタンとして扱われるが、
本発明では図１５の比較用データ構造１００５が比較対
象パタンとして使用される。この比較用データ構造１０
０５は、論理値０が１つ連続していること示す圧縮コー
ドｄと、その圧縮コードの論理値をもつ最初の端子がど
れであるかを示す端子インデックス１との対（組合せ）
と、論理値１が１つ連続していることを示す圧縮コード
ｂと、その圧縮コードの論理値をもつ最初の端子がどれ
であるかを示す端子インデックス８との対（組合せ）か
ら構成されている。従来、端子間レベル比較は、図１３
のように端子間比較９０３から９１０までの８回の比較
を行っていた。しかし、図１５の比較用データ構造１０
０５は、比較の必要性のある端子だけ記述されているた
め、端子インデックス１と８の端子間比較１００３と１
００４の２回のみを行えばよく、従来の方法に比べ大幅
に比較回数を少なくできる。ここで、図１５，図１６で
使用した圧縮コード（ａ，ｂ，ｃ，ｄ，ｅ，ｆ）は、便
宜的に使用したものであり、それぞれ次の意味をもつ圧
縮コードを表現したものにすぎない。

【００４２】ａ：論理値Ｘが５回連続するコード ｂ：論理値１が１回連続するコード ｃ：論理値０が２回連続するコード ｄ：論理値０が１回連続するコード ｅ：論理値Ｘが６回連続するコード ｆ：論理値Ｘが１回連続するコード ｇ：論理値Ｘが２回連続するコード 次に、図６を参照して、本発明の第２の実施の形態の構
成について説明する。図６に示す第２の実施の形態は、
図１に示す第１の実施の形態とは、比較用データ構造生
成手段がエラー端子情報付き比較用データ構造生成手段
になっている点、および、テストパタン圧縮手段が事前
判定機能付きのテストパタン圧縮手段になっている点で
異なる。一般にＡＴＧ（自動テストパタン生成）におい
て、回路のある部分に定義された複数の故障に対して生
成された複数のテストパタンは、テストパタン中のごく
限られた部分の入力端子の値が異なり、その不一致場所
が偏る場合が多い。そこで、この事前判定機能とは、端
子間レベル比較を行う時に、併合不可能と判定される原
因となった比較対象パタンの端子とその論理値をエラー
端子情報として比較用データ構造に保持しておき、その
情報を２回目以降の異なる比較基準パタンとの端子間レ
ベル比較を行う前に、その比較対象パタンが比較基準パ
タンと併合不可能かどうかの事前判定を行うことを意味
する。この事前判定を行うことにより、併合不可能なパ
タン間の端子間レベル比較回数を大幅に削減し処理速度
を向上させる。

【００４３】次に、図７を参照して、本発明の第２の実
施の形態の動作を説明する。図７に示す第２の実施の形
態の動作は、図２に示す第１の実施の形態の動作とは、
比較用データ構造を作成する時にエラー端子情報領域も
作成するようにステップ４１３が変更された点と、端子
間レベル比較の結果を判定するステップ４２１の後に併
合条件を満足しなかった端子とその論理値をエラー端子
として比較用データ構造に追加するステップ４２３が追
加されている点と、そのステップ４２３で生成したエラ
ー端子情報を基に端子間レベル比較を行うステップ４２
０の前に、その比較対象パタンにエラー端子が設定さ
れ、かつエラー端子の論理値が比較基準パタンの対応す
る端子の論理値とでは併合不可能であるかを判定するス
テップ４１９が追加されている点が異なる。

【００４４】第１の実施の形態の場合、いずれのテスト
パタンとも併合できないテストパタンが存在すると、併
合できないにも拘わらず、各比較基準パタン間の端子間
レベル比較が行われることになる。しかし、これは全く
無駄な処理である。時として、併合不可能と判定される
原因となる端子は、いくつか限定される。この限定され
た併合不可能な端子をエラー端子として抽出し（ステッ
プ４２３）、そのテストパタンに対する端子間レベル比
較を行う前に、そのエラー端子のみの比較を行いそのテ
ストパタンが比較基準パタンとの間で併合不可能である
かを早期に判定することによって、端子間レベル比較を
行わなくてすむようにする（ステップ４１９）。

【００４５】次に、実施例について説明する。図１６に
おいて、テストパタン１００１の端子１０２８の論理値
１が論理値１０２９で示す論理値０であると仮定する。
この時、テストパタン１００２，１００１，１０１３は
いずれとも併合できない。テストパタンレベル比較１０
２６の端子間レベル比較の結果、比較対象パタンである
テストパタン１０１３のエラー端子は端子１０３０とな
り、その論理値１０３１と共にエラー端子情報として比
較用データ構造のエラー端子情報領域に記憶される。次
のテストパタンレベル比較１０２７の端子間レベル比較
を行う前に、エラー端子情報に基づく併合可否判定（ス
テップ４１９）を行うと、直ちにテストパタン１０１３
は比較基準パタン１０１７として選択されているテスト
パタン１００１とは併合できないと判定され、端子間レ
ベル比較を行う必要がなくなる。

【００４６】次に実施例の変形例を示す。これまで述べ
たように、エラー端子情報を併合条件判定に利用するこ
とにより、端子間レベル比較回数を大幅に削減できる。
このエラー端子情報は、早期に併合不可能なパタンを見
つけるために使用するものであり、その形態には、上記
実施例で説明した１つのエラー端子の情報を格納する以
外に、比較用データ構造内の端子情報の並びを、併合不
可能であると判定される鍵となった端子のエラー発生頻
度順に並べるための情報を格納する場合もある。このよ
うにすることにより、端子間レベル比較は、エラーの発
生しやすい端子から比較されることにより、早期に併合
不可能かどうかの判定ができるようになる。このような
エラー端子情報の形態をとる場合、図１６において、比
較用データ構造１０１１は、１回目のテストパタンレベ
ル１０３２における端子間レベル比較１０２６で、端子
１０３０がエラー端子となり、比較基準パタン１０１５
を構成するテストパタン１００２とは併合できない。そ
の結果、ステップ４２０では、比較用データ構造１０１
１が比較用データ構造１０３４になるような、端子並び
情報がエラー端子情報領域に貯えられる。そして、２回
目のテストパタンレベル比較１０３３における端子間レ
ベル比較１０２７では、比較用データ構造１０３４と、
端子１０２８が論理値１０２９として設定されたテスト
パタン１００１が比較される。この比較では、真っ先に
エラー端子１０３０が比較され、１回目の端子レベル比
較時に併合不可能と判定できるようになる。そして、こ
のようなエラー端子情報の形態を採る時には、ステップ
４１９は、ステップ４２０に併合された形となる。

【００４７】以上、説明したように、第２の実施の形態
は、第１の実施の形態以上に比較回数を減少できるた
め、併合処理時間を削減できる。

【００４８】

【発明の効果】本発明の第１の効果は、テストパタン生
成の際に、テストパタンの併合処理に要する計算機上の
使用メモリ量を削減できることである。その理由は、テ
ストパタンを圧縮コードを用いて表現し、計算機上に保
持した上で、併合処理を行うからである。

【００４９】例えば、フルスキャン回路で２００００個
の入出力端子をもつ回路に対して５００００パタンのテ
ストパタン系列が生成された時、コレクタを従来の技術
で、計算機上のメモリに保持するためには、１ＧＢのメ
モリ量が必要であったが、本発明を用いることにより、
１パタン中の不確定値Ｘの数が９０％であると最悪でも
約１００ＭＢ程度のメモリ量ですむ。

【００５０】本発明の第２の効果は、テストパタンの併
合処理速度を向上できることである。その理由は、テス
トパタンの併合処理を行う際に、圧縮コードを応用した
比較用データ構造を利用し、併合処理のための端子間レ
ベル比較回数を削減でき、更に、併合処理に失敗した端
子をエラー端子情報として記憶し、その情報から次回以
降の併合可否判定効率を高め併合可否判定のためのテス
トパタンの比較回数を削減できるからである。

【００５１】例えば、フルスキャン回路で２００００個
の入出力端子をもつ回路に対して５００００パタンのテ
ストパタン系列が生成された時、これらのパタンが全て
併合不可能であると仮定すると、従来手法では、併合処
理が行われる端子間レベル総比較回数は、数百億回以上
行われるが、本発明では、併合不可能なパタン間の判定
が数回以下の比較回数で行われるため、端子間レベル総
比較回数は数百万回まで削減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のテストパタン生成
装置の構成を示す図である。

【図２】本発明のテストパタン生成装置の動作を示す図
である。

【図３】本発明における圧縮コードの構造例を示す図で
ある。

【図４】本発明における圧縮コードの使用例を示す図で
ある。

【図５】本発明における圧縮コードパタンおよび比較用
データ構造の例を示す図である。

【図６】本発明の第２の実施の形態の構成を示す図であ
る。

【図７】本発明の第２の実施の形態の動作を示す図であ
る。

【図８】従来の一般的テストパタン生成装置の構成を示
す図である。

【図９】従来の一般的テストパタン生成装置の動作を示
す図である。

【図１０】従来のテストパタン保持の例を示す図であ
る。

【図１１】一般的テストパタン併合を説明する図であ
る。

【図１２】従来のテストパタン併合処理時の比較方法を
説明する図である。

【図１３】従来の端子間レベル比較の例を説明するため
の図である。

【図１４】従来のテストパタンレベル比較の例を説明す
るための図である。

【図１５】本発明の実施例における端子間レベル比較の
例を説明するための図である。

【図１６】本発明の実施例におけるテストパタンレベル
比較の例を説明するための図である。

【符号の説明】

１０１〜１０６ 機能手段 １１１〜１２３ 処理ステップ ２０１ １バイトのメモリエレメント ２０２〜２０４ 論理値記述部 ２０５〜２０６ 繰り返し数記述部 ２１１ メモリのイメージ ２１２〜２１７ 対応を示す矢印 ２１８ 入力端子 ２１９ 論理回路のイメージ ２２０〜２２５ 各入力端子の論理値 ２２６〜２２８ 圧縮コードが入るメモリエレメント ３０１ 入出力端子インデックス ３０２ 通常コードによるテストパタン ３０３ 圧縮コードによるテストパタン ３０４ 比較用データ構造を構成する圧縮コード部 ３０５ 比較用データ構造を構成する入出力インデック
ス部 ３０６ 比較対象パタンとしての比較用データ構造 ３０７ 通常コードである比較基準パタン ４０１〜４０６ 第２の実施の形態の機能手段 ４１１〜４２５ 第２の実施の形態の処理ステップ ５０１〜５０４ 従来の機能手段 ５１１〜５２１ 従来の処理ステップ ６０１ メモリのイメージ ６０２〜６０７ 対応を示す矢印 ６０８ 入力端子 ６０９ 論理回路のイメージ ６１０〜６１５ 各入力端子の論理値 ６１６〜６２１ 通常コードが入るメモリエレメント ７０１〜７０５ テストパタン ７０６〜７１１，７１３ 併合可能な端子 ７１２ 併合不可能な端子 ８０１〜８０６ テストパタン ８０７ テストパタンレベル比較 ８０８，８０９ テストパタン ８１０ 端子間レベル比較 ９０１，９０２，９２１ 通常コードテストパタン ９０３〜９１０ 従来の端子間レベル比較 ９１１ テストパタンを構成する一つの端子 ９１２ 仮定する論理値 ９１３ 仮定する論理値で併合できた時のテストパタン ９２２ 併合後のテストパタン ９２３〜９２５ 比較基準パタン ９２６，９２７ 比較対象パタン ９２８，９２９ 圧縮後パタンリスト ９３０〜９３２ テストパタンレベル比較 ９３３ １回目テストパタンレベル比較 ９３４ ２回目テストパタンレベル比較 １００１，１００２，１０１３ 通常コードテストパタ
ン １００３，１００４ 本発明の端子間レベル比較 １００５，１０１０，１０１１ 比較用データ構造 １００６〜１００８ 圧縮コードテストパタン １００９ 圧縮コードテストパタンリスト １０１２ 比較用データ構造リスト １０１４ 圧縮コードテストパタンリストに対応する通
常コードテストパタンリスト １０１５，１０１７ 比較基準パタン １０１６，１０１８ 比較対象パタン １０１９ 併合された通常コードテストパタン １０２０ 併合後比較基準パタン １０２１，１０２３ 圧縮後パタン １０２２，１０２４ 圧縮後パタンリスト １０２８ 仮定する端子 １０２９ 仮定する端子の値 １０３０ 仮定するエラー端子 １０３１ 仮定するエラー端子の値 １０３２ １回目テストパタンレベル比較 １０３３ ２回目テストパタンレベル比較 １０３４ エラー端子が最初に比較されるように端子の
並びを変更した比較用データ構造の例

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/3183 G06F 1/22 310

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】論理回路の接続情報および故障定義情報の
   入力手段と、 前記接続情報および故障定義情報から、故障を検出する
   テストパタンを生成する発生手段と、 前記テストパタンを故障検出率を低下させることなく併
   合する併合手段と、 前記併合されたテストパタンの出力手段と、 を備える論理回路のテストパタン生成装置において、 生成されたテストパタンを論理値記述部と繰り返し数記
   述部からなる圧縮コードで表現されるテストパタンに変
   換し計算機上の主記憶上に保持する手段と、前記圧縮コードを応用して、前記テストパタンを構成し
   ている端子の情報の中で、確定値をもつ端子の情報を圧
   縮コードで表現し、前記圧縮コードが示す端子群の中の
   最小のインデックス値を、前記圧縮コードとの組み合わ
   せとして持つ比較用データ構造を生成する手段と、 前記比較用データ構造を使用して、テストパタンの併合
   処理を行う併合手段と、 を更に備えることを特徴とする論理回路のテストパタン
   生成装置。
2. 【請求項２】論理回路の接続情報および故障定義情報を
   入力する手段と、 前記論理回路の接続情報と故障定義情報から定義された
   故障を検出するための初期テストパタンを生成する手段
   と、 前記初期テストパタンを圧縮コードテストパタンに変換
   する手段と、圧縮コードを利用して、テストパタンを構成している端
   子の情報の中で、確定値をもつ端子の情報を圧縮コード
   で表現し、前記圧縮コードが示す端子群の中の最小のイ
   ンデックス値を、前記圧縮コードとの組み合わせとして
   持ち、テストパタン併合処理で使用する比較用データ構
   造を生成する手段と、 前記圧縮コードテストパタンおよび前記比較用データ構
   造を使用して、前記初期テストパタンの故障検出能力を
   低下させることなくテストパタン数を削減し、圧縮後テ
   ストパタンを生成するテストパタン圧縮手段と、 前記圧縮後テストパタンを出力する圧縮後テストパタン
   出力手段と、 を備えることを特徴とする論理回路のテストパタン生成
   装置。
3. 【請求項３】前記比較用データ構造が、前記初期テスト
   パタンを構成している端子の中で、確定値をもつ端子の
   みを圧縮コードで表現し、その圧縮コードが示す端子群
   の中の最小のインデックス値を、その圧縮コードとの対
   としてもつデータ構造であることを特徴とする請求項２
   記載の論理回路のテストパタン生成装置。
4. 【請求項４】圧縮コードを利用して、テストパタンを構
   成している端子の情報の中で、確定値をもつ端子の情報
   を圧縮コードで表現し、前記圧縮コードが示す端子群の
   中の最小のインデックス値を、前記圧縮コードとの組み
   合わせとして持つ比較用データ構造を有する論理回路の
   テストパタン生成装置において、 論理回路の接続情報および故障定義情報を入力する手段
   と、 前記論理回路の接続情報と故障定義情報から定義された
   故障を検出するための初期テストパタンを生成する手段
   と、 前記初期テストパタンを圧縮コードテストパタンに変換
   する手段と、前記 圧縮コードを利用して、テストパタン併合処理で使
   用する前記比較用データ構造を生成すると共に、エラー
   端子情報領域も作成するエラー端子情報付き比較用デー
   タ構造生成手段と、 前記圧縮コードテストパタンおよび前記エラー端子情報
   付き比較用データ構造を使用して事前判定を行いなが
   ら、前記初期テストパタンの故障検出能力を低下させる
   ことなくテストパタン数を削減し、圧縮後テストパタン
   を生成するテストパタン圧縮手段と、 前記圧縮後テストパタンを出力する圧縮後テストパタン
   出力手段と、 を備えることを特徴とする論理回路のテストパタン生成
   装置。
5. 【請求項５】圧縮コードを利用して、テストパタンを構
   成している端子の情報の中で、確定値をもつ端子の情報
   を圧縮コードで表現し、前記圧縮コードが示す端子群の
   中の最小のインデックス値を、前記圧縮コードとの組み
   合わせとして持つ比較用デー タ構造を有する論理回路の
   テストパタン生成装置における論理回路のテストパタン
   生成方法であって、 論理回路の接続情報および故障定義情報を入力するステ
   ップと、 前記接続情報および故障定義情報から、故障を検出する
   テストパタンを生成するステップと、 前記生成したテストパタンを論理値記述部と繰り返し数
   記述部からなる圧縮コードによるテストパタンに変換す
   るステップと、 前記圧縮コードから前記テストパタンをマージする際に
   使用する前記比較用データ構造を生成するステップと、 前記テストパタンを前記比較用データ構造を用いて併合
   するステップと、 を含むことを特徴とする論理回路のテストパタン生成方
   法。