JPH04212800A - Ｒａｍのデータ線試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ランダムアクセスメモ
リ（ＲＡＭ）の試験、もっと詳しくいえばＲＡＭのデー
タ線の試験方法に関するものである。

【０００２】

【従来の技術】ＲＡＭを含むマイクロプロセッサ回路に
おいて、ＲＡＭが正しく動作しているかどうかを検査（
チェック）するためにＲＡＭの試験を行うことは公知で
ある。このような試験は、ＲＡＭを組込んだ回路基板を
製作した後の組立後機能検査として、或いは該回路に電
源を投入する度毎の診断的検査として行われている。

【０００３】添付図面の図１に示すように、ＲＡＭは一
般に、該ＲＡＭを含む又は含む予定の回路（図示せず）
のデータバスに接続するためのデータ線と、該回路のア
ドレスバスに接続するためのアドレス線と、該ＲＡＭを
イネーブル（能動化）させる回路に接続するためのイネ
ーブル線とを有する。

【０００４】添付図面の図２は、一般的なＲＡＭのメモ
リマップ（配置図）を示す。該ＲＡＭは、それぞれがデ
ータ線の数に等しいビット数より成る１ワードもしくは
バイトを記憶する容量をもつ複数のアドレス位置（記憶
場所）を有する。例として図２に示すメモリマップは、
それぞれが８ビットのワードすなわちバイトを記憶でき
る６４のアドレス位置（０から６３まで番号が付けられ
ている。）をもつＲＡＭを表わす。この場合、例として
図１に示すように、該ＲＡＭのは８本のデータ線を有す
る。また、６４（＝２６）のアドレス位置をアドレスす
るのに６ビットを要するので、該ＲＡＭは６本のアドレ
ス線を有する。

【０００５】ＲＡＭを包括的に検査するには、各データ
線、各アドレス線及び各イネーブル線を試験しなければ
ならない。これらの試験により、供給電圧又はアースに
対する開回路又は短絡、及び上述のどれか他の線に対す
る開回路又は短絡を見付ける必要がある。

【０００６】従来のＲＡＭのイネーブル線及びアドレス
線の試験は、各アドレス位置に或るテストワードを書込
んでこれを満たしたのち、各アドレス位置から該テスト
ワードを読取り、それがアドレス位置に書込まれたテス
トワードと同じかどうかをチェックし、次いでこの過程
を別のテストワードを用いて繰返すことより成る。

【０００７】本発明が対象とするデータ線の試験は、（
ａ）テストワードをＲＡＭの全アドレス位置に書込み、
（ｂ）該テストワードをＲＡＭの全アドレス位置から読
出して、各アドレス位置から読出した該テストワードが
書込んだテストワードと同じかどうかを調べ、（ｃ）複
数の異なるテストワードに対して（ａ）及び（ｂ）の過
程を繰返す必要がある。

【０００８】これらのテストワードの選択について、ひ
とつ問題がある。明らかに、考えられるテストワードを
全部使えば（ただし、これは、考えられる多くのテスト
ワードを全部発生しなければならない不利を伴う。）、
すべての故障を検出できるという確信をもってデータ線
の試験を行えるであろう。そうすると、６４の８ビット
・アドレス位置をもつ上述のＲＡＭの例についていえば
、考えられるテストワードは２５６（＝２８）もあるの
で、これらをそれぞれ全アドレス位置に書込んだのち、
各アドレス位置から読出してチェックしなければならな
いことになる。例えば、１６，３８４（＝２５６×６４
）回の読出しチェック動作の各々について約５マイクロ
秒の時間がかかるとすれば、全試験時間は約８２ミリ秒
となる。大抵の場合、これ位の所要試験時間は容認でき
るであろう。しかし、ＲＡＭには、もっと大容量のもの
がよく使用される。最近のマイクロコンピュータは一般
に少なくとも約５１２ＫのＲＡＭを有するので、全試験
時間は（１回の動作に５マイクロ秒かかるとして）殆ど
１１分に達する。これは、桁外れに長い時間である。 ５１２Ｋより多い８ビット・アドレス位置をもつＲＡＭ
の場合（かような場合は多い。）、更に長い時間がかか
ることになる。

【０００９】

【発明が解決しようとする課題】本発明の課題（目的）
は、ＲＡＭのデータ線の試験を限られた数のテストワー
ドを使用するにも拘らず高度の確信をもって行えるよう
にして、余分な試験をできるだけ少なくすることである
。

【００１０】

【課題を解決するための手段】本発明によるＲＡＭのデ
ータ線試験方法は、次のような過程を有する。 （ａ）ＲＡＭの全アドレス位置に１つのテストワードを
書込むこと。 （ｂ）該ＲＡＭの全アドレス位置から該テストワードを
読出し、各アドレス位置から読み出したテストワードが
書込んだ上記テストワードと同じかどうかを検査するこ
と。 （ｃ）他のテストワードで（ａ）及び（ｂ）の過程を繰
返すこと。

【００１１】そして、本発明では、テストワードを次の
ように定める。 （１）まず、０から（ｎ−１）までの値ｓの各々に対し
、データ線の数をＤとしたとき２ｎ　≧Ｄ＞２ｎ−１　
の関係がある場合、各群のビットが同じ２進レベルにあ
って該２進レベルが群毎に交替する如き２Ｓビットの群
より成る第１のテストワード（必要な場合、端（はし）
を切捨ててワードにおけるビット数をＤに制限する）を
定める。

【００１２】 （２）次に、０から（ｎ−１）までの値ｓの少なくとも
１つに対し、ｓの同じ値に対する第１のテストワードと
、対応するビットが反対の２進レベルにある点を除いて
同じである第２のテストワードを定める。。

【００１３】後述する本発明の実施例では、０から（ｎ
−１）までのｓの値の各々に対して第２のテストワード
を定めている。しかし、あとで説明するように、これは
幾らか余分であるので、実際は、０から（ｎ−１）まで
のｓの値のすべてではなく少なくとも１つに対して第２
のテストワードを定めれば十分である。

【００１４】

【作用】あとで詳細に説明するように、テストワードを
上述のように定めると、予測しうる故障の全部を確実に
検出することができる。上述のように定めたテストワー
ドは、考えられる全部のテストワードの部分集合（サブ
セット）であり、これにより、考えられる全部のテスト
ワードを発生する必要がなくなる。また、少なくともＲ
ＡＭがかなり大きな容量をもつ多くの機器では極めて重
要なことであるが、考えられるテストワードを全部使用
する場合と比べて多量の余分な検査をしないので、試験
時間を短縮することができる。

【００１５】例えば、上述の例のように、データ線が８
本、すなわちＤ＝８の場合を考える。Ｄ＝８であるから
、ｎ＝３となる。この場合に使用するテストワードは、
次のビット列の１〜３番目と４〜６番目のどれか１つ以
上とより、又は４〜６番目と１〜３番目のどれか１つ以
上とより成る。

【００１６】テストワード数が４，５又は６個（２５６
に対し）しかないので、上述の５１２ＫのＲＡＭの例で
いえば、全試験時間が１１分に近い時間から１０〜１５
秒に（２５６に対し、４，５又は６の率で）短縮され、
少なくとも多くの場合に全試験時間は許容できる範囲内
に入ることになる。

【００１７】本発明方法は、種々の異なる試験環境に適
用できる。例えば、或る回路に含まれるＲＡＭのデータ
線を該回路に電源を入れる度毎に試験する場合に使用で
きる。すなわち、本方法は、回路に電源を投入する度毎
に行う診断的検査として（又はその一部分として）使用
できる。このような検査法は、例えばマイクロプロセッ
サ回路に適用できる。この場合、マイクロプロセッサは
、テストワードを発生しその書込み、読出し及び検査を
行うことができるであろう。本発明方法はまた、或る回
路に含まれるＲＡＭのデータ線を該回路の製作後又は製
作中に試験する場合に使用できる。本発明は更に、半導
体ＲＡＭのウエーハ上試験、すなわち、チップに分割し
て集積回路を作るための半導体ウエーハの上の複数のＲ
ＡＭの１つのＲＡＭのデータ線を試験するのに使用でき
る。

【００１８】

【実施例】以下、図面を用い本発明を具体的に説明する
。図１は一般的なＲＡＭを示す図、図２は一般的なＲＡ
Ｍのメモリマップを示す図である。

【００１９】本発明方法によりＲＡＭのデータ線を試験
するのに使用するテストワードを定めるには、まず該Ｒ
ＡＭの各アドレス位置の容量、すなわちビット長と対応
するデータ線の数Ｄ（換言すると、データバスの幅）を
決めなければならない。最も一般的なＲＡＭでは、Ｄは
２の整数乗、すなわちＤ＝２ｎ　である。

【００２０】それから、次のような２組のテストワード
（第１組及び第２組）を決める。 第１組 １．１）最下位の２Ｓ　ビットを２進レベル０に設定す
る。 １．２）次の（重要度の順位が上がった）２Ｓ　ビット
を前の２Ｓ　ビットと反対の２進レベルに、すなわち２
進レベル１に設定する。 １．３）Ｄビットが全部設定すなわち決定されるまで１
．２）の過程を必要なだけ繰返す。 第２組 ２．１）最下位の２Ｓ　ビットを２進レベル１に設定す
る。 ２．２）次の（重要度の順位が上がった）２Ｓ　ビット
を前の２Ｓ　ビットと反対の２進レベルに、すなわち２
進レベル０に設定する。 ２．３）Ｄビットが全部設定すなわち決定されるまで２
．２）の過程を必要なだけ繰返す。

【００２１】データ線の数が２の整数乗でない、すなわ
ちＤ＝２ｎ　においてｎが整数でない場合は常に、ｎの
元の値に対し次に大きい整数を改めてｎとする。いいか
えると、２ｎ　≧Ｄ＞２ｎ−１　の関係が成立つように
するのである。こうすると、各テストワードにおけるビ
ット数がＤより大きくなるので、各テストワードのビッ
ト数をＤに制限するためテストワードの端を切捨てる。 この切捨ては通常どちらか一方の端で行う、すなわち、
１つ以上の最上位ビット又は１つ以上の最下位ビットを
除去して（使用しないで）Ｄ個の最下位ビット又はＤ個
の最上位ビットを残す（すなわち、余分の最上位又は最
下位ビットＸを除去する。ここに、Ｘ＝２ｎ　−Ｄ）。 ただし、後述のように、他のビットを除去して最もあり
ふれた故障を検知しうるテストワードを作ることもでき
る（これは、切捨てを受けたテストワードが後述のよう
な試験機能を遂行するのに役立つかどうかをチェックし
て決める必要がある。）。恐らく、種々の異なるテスト
ワードの重要度が同じビットを除去する必要があろう。

【００２２】本発明の実施例に用いる上述のテストワー
ドの決定もしくは選定操作を要約すると、次のようにな
る。第１組は、０から（ｎ−１）までのｓの各値に対し
、データ線の数をＤとしたとき２ｎ　≧Ｄ＞２ｎ−１　
の関係がある場合、各群のビットが同じ同一の２進レベ
ルにあって該２進レベルが群毎に交替する如き２Ｓ　ビ
ットの群より成る第１のテストワード（必要な場合、端
を切捨ててワードにおけるビット数をＤに制限する）を
構成する。

【００２３】第２組は、０から（ｎ−１）までのｓの各
値に対し、ｓの同じ値に対する第１のテストワードと、
対応するビットが反対の２進レベルにある点を除いて同
じである第２のテストワードを構成する。

【００２４】上述のようにして決定したテストワードは
、次のようにＲＡＭの試験に用いる。テストワードのど
れか１つをＲＡＭのアドレス位置の全部に書込む。次い
で、各アドレス位置から該テストワードを読出し、読出
した各テストワードを書込んだテストワードと比較して
同じかどうかを検査する。これらの書込み、読出し及び
検査の操作を他のテストワードを用いて（順序は任意）
繰返す。そして、各アドレス位置から各テストワードを
読出してチェックした結果、書込んだテストワードと読
出したテストワードの間に相違がなければ、該ＲＡＭに
は少なくとも後述のような故障はないものと結論するこ
とができる。

【００２５】テストワードの発生、並びに、それのＲＡ
Ｍへの書込み、読出し、ＲＡＭに書込んだテストワード
と比べる検査の制御は、ハードウエアもしくはソフトウ
エアによって行うことができる。一般に、また特にＲＡ
Ｍを含むマイクロプロセッサ回路に電源を入れるときに
行う診断的検査（又はその一部）としてＲＡＭの試験を
する場合、上述のタスク（仕事）は、適当にプログラム
されたマイクロプロセッサに、例えば、マイクロプロセ
ッサ回路のマイクロプロセッサのプログラムに含めた特
別のソフトウエアにより行わせるのが便利である。

【００２６】テストワードの具体例を示すため、図１及
び２について上述したような８本のデータ線（すなわち
、データバスが８ビットの幅）をＲＡＭがもつ場合、そ
の場合は（Ｄ＝８なので）ｎ＝３であるが、に発生する
テストワードを下記の表１に示す。表１の１列目の文字
「ビット」のあとの数字は、その下の各テストワードの
ビットの重要度を表わし、例えばビット０は最下位ビッ
トであり、また、ＲＡＭの問題のビットに対応するデー
タ線を識別するのに役立つ。

【００２７】 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　表　　１　　　　　　　　　　　　
　　　　　　　　ビット　　　　７　　６　　５　　４
　　３　　２　　１　　０　　　　　　　　　　　　テ
ストワード　　　　　　　　　　（第１組：ｓ＝０）　
　１　　０　　１　　０　　１　　０　　１　　０　　
　　　　　　　　（第１組：ｓ＝１）　　１　　１　　
０　　０　　１　　１　　０　　０　　　　　　　　　
　（第１組：ｓ＝２）　　１　　１　　１　　１　　０
　　０　　０　　０　　　　　　　　　　（第２組：ｓ
＝０）　　０　　１　　０　　１　　０　　１　　０　
　１　　　　　　　　　　（第２組：ｓ＝１）　　０　
　０　　１　　１　　０　　０　　１　　１　　　　　
　　　　　（第２組：ｓ＝２）　　０　　０　　０　　
０　　１　　１　　１　　１

【００２８】次に、本発明
の試験方法に用いるテストワードによれば、どうして通
常発生する故障を検出できるかについて説明する。説明
は、Ｄ＝８の場合に対する上記表１に示したテストワー
ドを例に取って行う。

【００２９】データ線に次のような故障がある場合は、
第１及び第２組からのｓの同じ値に対するワードより成
る３対のテストワードをそれぞれ比較してチェックする
ことができる。 １．データ線のどれかが開回路である。 ２．データ線のどれかが供給電圧又はアースに対し短絡
している。 ３．データ線のどれかがアドレス線と短絡している。

【００３０】いま、第１及び第２組からのｓ＝０に対す
るワードより成る１対のテストワードを例に取る。デー
タ線のどれかが開回路であると、２つのテストワードの
一方の問題のビットが間違った２進レベルになるので、
ＲＡＭから読出したとき、２つのテストワードの一方か
他方がエラー（不一致）となる。データ線のどれかが供
給電圧又はアースに対し短絡していると、２つのテスト
ワードの一方の問題のビットが２進レベル０か１に固定
されるので、ＲＡＭから読出したとき、２つのテストワ
ードの一方か他方がエラーとなる。データ線のどれかが
アドレス線と短絡していると、かような短絡は、アドレ
ス線が２進レベル０か１のどちらかになる点でどちらか
の２進レベルになる短絡とよく似ているので、ＲＡＭか
ら読出したとき、２つのテストワードの一方か他方がエ
ラーとなる。

【００３１】上記１〜３の３つのタイプの故障のみを検
査すればよい場合は、２つのテストワード、すなわち第
１及び第２組からのｓの同じ値に対するものを使用する
だけでよいであろう。しかし、本発明の実施例では、も
う１つのよく発生するタイプの故障、すなわちデータ線
の２本以上の間の短絡を検出できるように、上述した全
部のテストワードを使用する。このような故障は、次に
述べるように、第１及び第２組それぞれの３つのテスト
ワードによって見付けられる。

【００３２】いま、例えば、第１組の３つのテストワー
ドを考える。上記の表より、第１組のｓ＝０に対するテ
ストワードは、ビット０に対するデータ線とビット１，
３，５，７に対するデータ線との間の短絡を、短絡があ
るとテストワードを読出したときビット０がビット１，
３，５，７と違わないというエラーを生じることにより
、チェックしうることが分かるであろう。

【００３３】同様に、第１組のｓ＝１に対するテストワ
ードは、ビット０に対するデータ線とビット２，３，６
，７に対するデータ線との間の短絡を、また第１組のｓ
＝２に対するテストワードは、ビット０に対するデータ
線とビット４，５，６，７に対するデータ線との間の短
絡をチェックできる。すなわち、第１組の３つのテスト
ワードは（また第２組の３つのテストワードも）みんな
で、ビット０に対するデータ線とその他すべてのデータ
線すなわちビット１〜７に対するデータ線との間の短絡
をチェックできる。

【００３４】上述のとおり、上記の故障又はエラーの検
出には、第１及び第２組それぞれからのｓの同じ値に対
するテストワードの１つと、第１又は第２組のどちらか
一方からのテストワードのすべてを使用する必要がある
。したがって、ｓの各値に対する第１及び第２のテスト
ワードを両方とも使用する代わりに、ｓの各値に対する
第１のテストワードとｓの値の全部に対応しない（しか
し、少なくとも１つの値に対応する）第２のテストワー
ドを使用すれば、十分な結果が得られることが分かるで
あろう。すなわち、上記の表１に示した例において、表
に並べたテストワードの１〜３番目と４〜６番目のどれ
か１つ以上、或いは４〜６番目と１〜３番目のどれか１
つ以上を使用すれば十分であろう。最小限の数のテスト
ワード（ｓの全値に対する第１のテストワード及びｓの
ただ１つの値に対する第２のテストワード）以外はすべ
て余分であるが、最小限の数より多くを、例えば両方の
組からのワード全部を使用すると、幾つかの試験動作を
（少なくとも幾つかの場合に）全試験時間を必要以上に
延ばすことなく２重にチェックすることができる。テス
トワードの発生を簡略化すること及び（又は）全試験時
間をできる限り短縮することが特に重要な場合は、最小
限の数のテストワードのみを使用することになる。

【００３５】以上、本発明の具体例を図面により詳細に
説明したが、本発明は、これに限定されるものではなく
、特許請求の範囲に記載した発明の要旨を逸脱しないで
種々の変更、変形をすることができるものである。

【００３６】

【発明の効果】本発明によれば、ＲＡＭのデータ線を試
験するに当たり、考えられるテストワードの数より少な
い数のテストワードを使用するにも拘らず、通常発生す
る故障を十分に検出することができ、余分な試験をでき
るだけ減らして試験に要する時間を短縮しうる効果があ
る。

【図面の簡単な説明】

【図１】一般的なＲＡＭを示す図である。

【図２】一般的なＲＡＭのメモリマップを示す図である
。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のアドレス位置をもつＲＡＭのデ
   ータ線を試験する方法であって、 （ａ）上記ＲＡＭの上記アドレス位置の全部にテストワ
   ードを書込み、 （ｂ）該ＲＡＭの上記アドレス位置の全部より上記テス
   トワードを読出して、該アドレス位置の各々より読出し
   た該テストワードが書込んだ上記テストワードと同じか
   どうかを検査し、 （ｃ）上記（ａ）及び（ｂ）の過程を他のテストワード
   を用いて繰返すようにした方法において、上記テストワ
   ードを、 （１）０から（ｎ−１）までのｓの各値に対し、Ｄを上
   記データ線の数としたとき２ｎ　≧Ｄ＞２ｎ−１　の関
   係がある場合、各群のビットが同一の２進レベルにあっ
   て該２進レベルが群毎に交替する２Ｓ　ビットの群より
   成る第１のテストワード（必要な場合、端を切捨ててワ
   ードにおけるビット数をＤに制限する）と、 （２）０から（ｎ−１）までの上記ｓの値の少なくとも
   １つに対し、ｓの同じ値に対する上記第１のテストワー
   ドと、対応するビットが反対の２進レベルにある点を除
   いて同じである第２のテストワードとより成るように定
   めるＲＡＭのデータ線試験方法。