JPH10106294A - Ｓｉｍｍメモリモジュールのための試験システムおよび方法 - Google Patents
Ｓｉｍｍメモリモジュールのための試験システムおよび方法Info
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- JPH10106294A JPH10106294A JP9243319A JP24331997A JPH10106294A JP H10106294 A JPH10106294 A JP H10106294A JP 9243319 A JP9243319 A JP 9243319A JP 24331997 A JP24331997 A JP 24331997A JP H10106294 A JPH10106294 A JP H10106294A
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- memory
- bit
- pattern
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
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- G11C—STATIC STORES
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/38—Response verification devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 仕様に不適合なメモリマップを使用できるよ
うにすること 【解決手段】故障したメモリチップを使用することによ
り組み立てられるＳＩＭＭメモリモジュールのための試
験システムは、故障率およびそれに関連するアドレスを
確認するための回路が設けられ、この回路が基準書き込
み段階のためのデータバスから入力される３２ビットお
よび４８ビット出力（Ｄｏｕｔ）を有するパターンイン
バータ（１１）に出力される４８ビットを有するパター
ンレジスタ（１０）と、比較書き込み段階のためのデー
タコンパレータ（１２）に接続され、該コンパレータを
介し、データバスヘ出力される３２ビットを有するエラ
ーコーダーに接続された４８ビット入力（Ｄｉｎ）を有
するパターンインバータ（１３）とを含む。
うにすること 【解決手段】故障したメモリチップを使用することによ
り組み立てられるＳＩＭＭメモリモジュールのための試
験システムは、故障率およびそれに関連するアドレスを
確認するための回路が設けられ、この回路が基準書き込
み段階のためのデータバスから入力される３２ビットお
よび４８ビット出力（Ｄｏｕｔ）を有するパターンイン
バータ（１１）に出力される４８ビットを有するパター
ンレジスタ（１０）と、比較書き込み段階のためのデー
タコンパレータ（１２）に接続され、該コンパレータを
介し、データバスヘ出力される３２ビットを有するエラ
ーコーダーに接続された４８ビット入力（Ｄｉｎ）を有
するパターンインバータ（１３）とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、広義にはＡＲＡＭ
メモリの使用に関し、より詳細には、故障率に関してよ
り良好な性能のメモリが標準的仕様によって必要であ
り、従って、かかるメモリが必要な仕様を充足しないよ
うな用途でかかるメモリを使用できるようにするための
システムに関する。
メモリの使用に関し、より詳細には、故障率に関してよ
り良好な性能のメモリが標準的仕様によって必要であ
り、従って、かかるメモリが必要な仕様を充足しないよ
うな用途でかかるメモリを使用できるようにするための
システムに関する。
【０００２】更に詳細には、本発明はＡＲＡＭ（オーデ
ィオグレードＲＡＭ）メモリチップによって得られ、コ
ンピュータ等で使用するように設計されたＳＩＭＭ（シ
ングルインラインメモリモジュール）をチェックし、試
験するためのシステムに関する。
ィオグレードＲＡＭ）メモリチップによって得られ、コ
ンピュータ等で使用するように設計されたＳＩＭＭ（シ
ングルインラインメモリモジュール）をチェックし、試
験するためのシステムに関する。
【０００３】
【従来技術】ＡＲＡＭメモリとしても設計されたＤＲＡ
Ｍオーディオメモリは、通常の位置またはランダム位置
に故障ビットロケーションを有することから、所定の故
障率を有するダイナミックＤＲＡＭメモリとなってい
る。ＡＲＡＭメモリはオーディオ用、例えば電話のトラ
ンスポンダすなわち留守番装置で使用される。この理由
は、これらメモリの故障率は人の耳が積分および補間機
構により、欠如した情報を補足するようになっているこ
とから顕著な欠陥なしにメモリ内に記憶されている音声
メッセージを検索できるからである。
Ｍオーディオメモリは、通常の位置またはランダム位置
に故障ビットロケーションを有することから、所定の故
障率を有するダイナミックＤＲＡＭメモリとなってい
る。ＡＲＡＭメモリはオーディオ用、例えば電話のトラ
ンスポンダすなわち留守番装置で使用される。この理由
は、これらメモリの故障率は人の耳が積分および補間機
構により、欠如した情報を補足するようになっているこ
とから顕著な欠陥なしにメモリ内に記憶されている音声
メッセージを検索できるからである。
【０００４】従って、これら用途でこれらのメモリを使
用しても、所定の故障率の限界を越えない限り、大きな
問題を引き起こすものではない。しかしながらこれらメ
モリの列または行が完全に故障した場合、実際に人の耳
でも積分および補間機構により情報のかかる対応する欠
如を補足することができないような場合、これらメモリ
はどこにも使用できない。従って、これらメモリの仕様
は最大の故障率の限度を設定することを目標にするだけ
でなく、欠陥がランダム位置に存在するという別の制限
も導入している。
用しても、所定の故障率の限界を越えない限り、大きな
問題を引き起こすものではない。しかしながらこれらメ
モリの列または行が完全に故障した場合、実際に人の耳
でも積分および補間機構により情報のかかる対応する欠
如を補足することができないような場合、これらメモリ
はどこにも使用できない。従って、これらメモリの仕様
は最大の故障率の限度を設定することを目標にするだけ
でなく、欠陥がランダム位置に存在するという別の制限
も導入している。
【０００５】これら制限に加え、メモリロケーションの
９９．９％が正常に作動しており、すなわちエラーフリ
ーであるとしても、故障ビットのアドレスは対応するメ
モリアレイ内にランダムに分散するという事実から、従
来のコンピュータアプリケーションではかかるＡＲＡＭ
メモリを使用することはできない。
９９．９％が正常に作動しており、すなわちエラーフリ
ーであるとしても、故障ビットのアドレスは対応するメ
モリアレイ内にランダムに分散するという事実から、従
来のコンピュータアプリケーションではかかるＡＲＡＭ
メモリを使用することはできない。
【０００６】換言すれば、従来のＡＲＡＭメモリを検討
する際、伝達可能チャンネルすなわちノイズに影響され
る状態にあるチャンネルに同化できる訂正システムに依
存することにより、故障ビットを訂正するような適当な
システムを設計することが考えられる。この故障メモリ
の問題は、メモリを同化することにより、従って伝達チ
ャンネルと同じ方法を採用することにより、訂正すべき
ビットストリームにメモリスキャンを行うことにより解
決できる。
する際、伝達可能チャンネルすなわちノイズに影響され
る状態にあるチャンネルに同化できる訂正システムに依
存することにより、故障ビットを訂正するような適当な
システムを設計することが考えられる。この故障メモリ
の問題は、メモリを同化することにより、従って伝達チ
ャンネルと同じ方法を採用することにより、訂正すべき
ビットストリームにメモリスキャンを行うことにより解
決できる。
【０００７】しかしながら、伝達チャンネルにおいて我
々がほぼシーケンシャルなストリングを処理する場合、
コンピュータアプリケーションで検討すべきストリング
はシーケンシャルというよりもむしろかなりランダムな
ものである。この結果、ランダム状にメモリに記憶した
り、メモリから検索できる情報に適用される誤りコード
を研究する必要がある。
々がほぼシーケンシャルなストリングを処理する場合、
コンピュータアプリケーションで検討すべきストリング
はシーケンシャルというよりもむしろかなりランダムな
ものである。この結果、ランダム状にメモリに記憶した
り、メモリから検索できる情報に適用される誤りコード
を研究する必要がある。
【０００８】本願出願人により本願と同日に出願された
継続中の特許出願に記載され、請求されているように、
この問題は各メモリチップに対し内部アドレスバスを備
えたＡＲＡＭメモリを含むＳＩＭＭメモリモジュールを
下記の故障カテゴリーを訂正するようになっている外部
ワールドインターフェースのためのＡＳＩＣモジュール
を設けることによって解決される。
継続中の特許出願に記載され、請求されているように、
この問題は各メモリチップに対し内部アドレスバスを備
えたＡＲＡＭメモリを含むＳＩＭＭメモリモジュールを
下記の故障カテゴリーを訂正するようになっている外部
ワールドインターフェースのためのＡＳＩＣモジュール
を設けることによって解決される。
【０００９】Ａ．１つのコードワードにおける単一ビッ
トに関連する故障であって、この故障は従来の誤り訂正
コード（ＥＣＣ）を適用することによって訂正される。 Ｂ．単一コードワードにおける多数ビットに関連する故
障であって、各ビットは異なるメモリチップから生じた
ビットである。この故障は単一コードワードにおけるｍ
個の誤り条件からｍ個のコードワード（各コードワード
は１つの誤りを含む）の条件に変換することにより訂正
される。
トに関連する故障であって、この故障は従来の誤り訂正
コード（ＥＣＣ）を適用することによって訂正される。 Ｂ．単一コードワードにおける多数ビットに関連する故
障であって、各ビットは異なるメモリチップから生じた
ビットである。この故障は単一コードワードにおけるｍ
個の誤り条件からｍ個のコードワード（各コードワード
は１つの誤りを含む）の条件に変換することにより訂正
される。
【００１０】Ｃ．単一のメモリチップに存在する単一コ
ードワードにおける多数のビットに関連する故障であ
り、この故障は試験段階中に識別されるアドレスのみな
らずすべての故障ロケーションに関し、通常の作動中に
発生されるすべての一般的データを記憶／検索するため
の、前記ＡＳＩＣモジュール内に組み込まれた関連する
メモリを使用することによって訂正される。
ードワードにおける多数のビットに関連する故障であ
り、この故障は試験段階中に識別されるアドレスのみな
らずすべての故障ロケーションに関し、通常の作動中に
発生されるすべての一般的データを記憶／検索するため
の、前記ＡＳＩＣモジュール内に組み込まれた関連する
メモリを使用することによって訂正される。
【００１１】
【発明が解決しようとする課題】本発明の特定の課題は
使用するアプリケーションのための標準的な仕様に対応
しない不適合のメモリチップを使用する、上記ＳＩＭＭ
モジュールをチェックすなわち試験するよう、適当なソ
フトウェアプログラムを作動させる特殊な装置を提供す
ることにある。これらチップはＳＳ（二次的シリコン）
メモリチップとも称される。
使用するアプリケーションのための標準的な仕様に対応
しない不適合のメモリチップを使用する、上記ＳＩＭＭ
モジュールをチェックすなわち試験するよう、適当なソ
フトウェアプログラムを作動させる特殊な装置を提供す
ることにある。これらチップはＳＳ（二次的シリコン）
メモリチップとも称される。
【００１２】一般的検討事項 メモリチップをチェックすなわち試験するための公知の
装置は、製品仕様に対するかかるチップの適合性をチェ
ックするようになっている。製品仕様は情報のアセンブ
リ、例えば速度選択、故障モード等を単純なフォーマッ
ト（ＧＯ／ＮＯ−ＧＯまたは許容可能／許容不能）で提
供しているが、メモリセルに関する故障率データを提供
または取り扱うように求められている場合には完全に不
十分であることが分かっている。
装置は、製品仕様に対するかかるチップの適合性をチェ
ックするようになっている。製品仕様は情報のアセンブ
リ、例えば速度選択、故障モード等を単純なフォーマッ
ト（ＧＯ／ＮＯ−ＧＯまたは許容可能／許容不能）で提
供しているが、メモリセルに関する故障率データを提供
または取り扱うように求められている場合には完全に不
十分であることが分かっている。
【００１３】更にメモリチップの製造に採用されている
試験方法は、異なるカテゴリーおよびタイプの故障を完
全に取り扱うようにはなっておらず、この方法を根本的
に改善することはほとんど不可能であると考えなけれぱ
ならない。
試験方法は、異なるカテゴリーおよびタイプの故障を完
全に取り扱うようにはなっておらず、この方法を根本的
に改善することはほとんど不可能であると考えなけれぱ
ならない。
【００１４】ほとんどの状況において、上記不適合製品
は基準に基づき、またはかなり明瞭でないカテゴリーに
従って識別および分類され、エンドユーザーに効果的、
かつ安価な態様でこれら製品を使用する責任が転嫁され
ている。
は基準に基づき、またはかなり明瞭でないカテゴリーに
従って識別および分類され、エンドユーザーに効果的、
かつ安価な態様でこれら製品を使用する責任が転嫁され
ている。
【００１５】本発明の特定の課題は、ＳＳチップとも称
される不適合メモリチップの使用に基づくＳＩＭＭモジ
ュールを製造するための装置および試験方法に関する最
小条件を定義することにある。
される不適合メモリチップの使用に基づくＳＩＭＭモジ
ュールを製造するための装置および試験方法に関する最
小条件を定義することにある。
【００１６】上記継続中の特許出願にも記載されている
ように、標準コネクタすなわち７２ビンまたは３２個の
データ入出力（Ｉ／Ｏ）ポートを備えたコネクタを介
し、メモリアレイをホストシステムにインターフェース
するためのＡＳＩＣモジュールが構成されたＳＳチップ
の使用に基づき、ＳＩＭＭモジュールを製造することが
可能である。しかしながら、このコネクタは実際にはメ
モリアレイの個々のＩ／Ｏポート（すなわち４８）にア
クセスする必要性を満たさなければならない試験システ
ムにおける真のボトルネックとなっている。
ように、標準コネクタすなわち７２ビンまたは３２個の
データ入出力（Ｉ／Ｏ）ポートを備えたコネクタを介
し、メモリアレイをホストシステムにインターフェース
するためのＡＳＩＣモジュールが構成されたＳＳチップ
の使用に基づき、ＳＩＭＭモジュールを製造することが
可能である。しかしながら、このコネクタは実際にはメ
モリアレイの個々のＩ／Ｏポート（すなわち４８）にア
クセスする必要性を満たさなければならない試験システ
ムにおける真のボトルネックとなっている。
【００１７】本発明の課題であるこの問題を解決するた
めに、上記ＡＳＩＣモジュールは試験段階中に３２ビッ
ト幅のデータバス内に、より広い幅のデータストリーム
を通過させることができる特定の回路を含むように設計
する必要がある。
めに、上記ＡＳＩＣモジュールは試験段階中に３２ビッ
ト幅のデータバス内に、より広い幅のデータストリーム
を通過させることができる特定の回路を含むように設計
する必要がある。
【００１８】本発明の課題は、故障率およびそれに関連
するアドレスを確認するための回路が設けられ、この回
路が基準書き込み段階のためのデータバスから入力され
る３２ビットと４８ビット出力（Ｄｏｕｔ）を有するパ
ターンインバータに出力される４８ビットとを有するパ
ターンレジスタと、比較書き込み段階のためのデータコ
ンパレータに接続され、該コンパレータを介し、データ
バスヘ出力される３２ビットを有するエラーコーダーに
接続された４８ビット入力（Ｄｉｎ）を有するパターン
インバータとを含むことを特徴とする、故障したメモリ
チップを使用することにより組み立てられるＳＩＭＭメ
モリモジュールのための試験システムによって達成され
る。
するアドレスを確認するための回路が設けられ、この回
路が基準書き込み段階のためのデータバスから入力され
る３２ビットと４８ビット出力（Ｄｏｕｔ）を有するパ
ターンインバータに出力される４８ビットとを有するパ
ターンレジスタと、比較書き込み段階のためのデータコ
ンパレータに接続され、該コンパレータを介し、データ
バスヘ出力される３２ビットを有するエラーコーダーに
接続された４８ビット入力（Ｄｉｎ）を有するパターン
インバータとを含むことを特徴とする、故障したメモリ
チップを使用することにより組み立てられるＳＩＭＭメ
モリモジュールのための試験システムによって達成され
る。
【００１９】好ましい実施例では、データフローを相補
化し、メモリロケーション内に真のデータを書き込むよ
う、書き込み段階のための前記パターンインバータと読
み出し段階のための前記パターンインバータとの間に位
相幾何学的インバータが設けられる。
化し、メモリロケーション内に真のデータを書き込むよ
う、書き込み段階のための前記パターンインバータと読
み出し段階のための前記パターンインバータとの間に位
相幾何学的インバータが設けられる。
【００２０】さらに好ましい実施例では、メモリアレイ
と、前記ＡＳＩＣモジュールと、故障メモリレジスタと
から実質的に成る前記ＳＩＭＭモジュールが、インター
フェース回路により故障ワードのアドレスおよびコード
化されたエラー情報が記憶されたＦＩＦＯ（先入れ先出
し）メモリにインターフェースされる。
と、前記ＡＳＩＣモジュールと、故障メモリレジスタと
から実質的に成る前記ＳＩＭＭモジュールが、インター
フェース回路により故障ワードのアドレスおよびコード
化されたエラー情報が記憶されたＦＩＦＯ（先入れ先出
し）メモリにインターフェースされる。
【００２１】好ましい実施例を限定のためではなく単な
る説明のために示した添付図面を参照しながら次の説明
を読めば、本発明の上記以外の細部および利点がより明
らかとなろう。
る説明のために示した添付図面を参照しながら次の説明
を読めば、本発明の上記以外の細部および利点がより明
らかとなろう。
【００２２】
【発明の実施の形態】まず、添付図面を参照し、メモリ
のチェックすなわち試験装置は被試験デバイス（ＤＵ
Ｔ）に所定の基準データパターンを書き込み、その後、
かかるデータを検索し、書き込み段階中に入力された基
準パターンと検索パターンとを比較することを検討しな
ければならならない。合致または一致条件が見い出され
れば試験は肯定と見なされるが、両者の間の差異は故障
または誤り条件（故障またはエラービット）と見なされ
る。
のチェックすなわち試験装置は被試験デバイス（ＤＵ
Ｔ）に所定の基準データパターンを書き込み、その後、
かかるデータを検索し、書き込み段階中に入力された基
準パターンと検索パターンとを比較することを検討しな
ければならならない。合致または一致条件が見い出され
れば試験は肯定と見なされるが、両者の間の差異は故障
または誤り条件（故障またはエラービット）と見なされ
る。
【００２３】ｓｓメモリチップを試験する際に行うべき
最初に検討する事項は、関係するチップが不適合チップ
すなわちチップを使用する用途に関して性能が充分でな
いチップであるという事実と関連する。このことは、試
験の目的は、チップが仕様に一致するかどうかを確認す
ることではなく、性能差の量すなわちグレードおよび関
連するアドレスを確認することである。
最初に検討する事項は、関係するチップが不適合チップ
すなわちチップを使用する用途に関して性能が充分でな
いチップであるという事実と関連する。このことは、試
験の目的は、チップが仕様に一致するかどうかを確認す
ることではなく、性能差の量すなわちグレードおよび関
連するアドレスを確認することである。
【００２４】このような機能は図１の回路によって実行
される。この回路では基準書き込み段階に関する限りパ
ターンレジスタ１０を設けることが理解できよう。この
パターンレジスタはデータバスからの３２ビット入力と
パターン（書き込み）インバータ１１への４８ビット出
力を有し、更に４８ビット出力Ｄｏｕｔも有する。検索
段階に関してはパターン（読み出し）インバータ１３が
設けられる。かかるパターンインバータは４８ビット入
力Ｄｉｎを有し、この入力はデータコンパレータ１４に
接続され、このコンパレータを介してデータバスに対す
る３２ビット出力を有するエラーコーダー１５に接続さ
れている。
される。この回路では基準書き込み段階に関する限りパ
ターンレジスタ１０を設けることが理解できよう。この
パターンレジスタはデータバスからの３２ビット入力と
パターン（書き込み）インバータ１１への４８ビット出
力を有し、更に４８ビット出力Ｄｏｕｔも有する。検索
段階に関してはパターン（読み出し）インバータ１３が
設けられる。かかるパターンインバータは４８ビット入
力Ｄｉｎを有し、この入力はデータコンパレータ１４に
接続され、このコンパレータを介してデータバスに対す
る３２ビット出力を有するエラーコーダー１５に接続さ
れている。
【００２５】試験方法を開始する前にパターンレジスタ
１０には所定のビットパターンがロードされ、試験方法
中は関連するメモリチップにデータが転送される。前記
ビットはデータパスからではなく３２ビットの容量を有
するこのレジスタから転送される。メモリロケーション
に「真のデータ」を書き込むためにデータストリームを
相補化するための位相幾何学的インバータブロック１２
が設けられ、この相補化は当該メモリセルに特定の極性
を導入することによって実行される。
１０には所定のビットパターンがロードされ、試験方法
中は関連するメモリチップにデータが転送される。前記
ビットはデータパスからではなく３２ビットの容量を有
するこのレジスタから転送される。メモリロケーション
に「真のデータ」を書き込むためにデータストリームを
相補化するための位相幾何学的インバータブロック１２
が設けられ、この相補化は当該メモリセルに特定の極性
を導入することによって実行される。
【００２６】読み出しモードではメモリチップから検索
されたデータはコンパレータ１４によりパターンレジス
タ１０内のデータと比較される。データコンバレータ１
４の出力はエラーコーダー１５へ送られ、エラーコーダ
ー１５は試験装置または適当な専用ＣＰＵユニットにコ
ンパクトなフォーマットで比較結果を提供する。エラー
コーダーはその３２ビットの出力をデータバスヘ送る。
されたデータはコンパレータ１４によりパターンレジス
タ１０内のデータと比較される。データコンバレータ１
４の出力はエラーコーダー１５へ送られ、エラーコーダ
ー１５は試験装置または適当な専用ＣＰＵユニットにコ
ンパクトなフォーマットで比較結果を提供する。エラー
コーダーはその３２ビットの出力をデータバスヘ送る。
【００２７】データ入力Ｉ／Ｏポートを４ビットアセン
ブリおよびコーダにグループ分けするために設けられて
いる実行アプローチは、各アセンブリに対し次の表示を
提供する。全く誤りがないこと。誤りが１つ生じている
こと。誤りが多数生じていること。
ブリおよびコーダにグループ分けするために設けられて
いる実行アプローチは、各アセンブリに対し次の表示を
提供する。全く誤りがないこと。誤りが１つ生じている
こと。誤りが多数生じていること。
【００２８】このような技術を使用すると、４８ビット
（４ビットの１２グループ）に関連した情報を２４ビッ
トに集中化できるので、情報は３２ビット容量のデータ
バスに沿って自由にフローできる。
（４ビットの１２グループ）に関連した情報を２４ビッ
トに集中化できるので、情報は３２ビット容量のデータ
バスに沿って自由にフローできる。
【００２９】誤りまたは故障ビットの真の位置を確認す
るためには、図２のブロック図に示されているようなス
キャニング機能すなわちスコープ機能を実行する必要が
ある。
るためには、図２のブロック図に示されているようなス
キャニング機能すなわちスコープ機能を実行する必要が
ある。
【００３０】ここから理解できるように、かかる機能は
所定のビットグループ、本ケースでは１６ビットの３つ
のグループをマルチプレクサブロック１６およびスコー
プ関数レジスタブロック１７によりあらかじめ設計した
位置、例えばＤ０−Ｄ１５内でＳＩＭＭモジュールの１
６ビットコネクタに転送する必要がある。この機能は、
オフラインエンジニアリング解析に対して有効である。
所定のビットグループ、本ケースでは１６ビットの３つ
のグループをマルチプレクサブロック１６およびスコー
プ関数レジスタブロック１７によりあらかじめ設計した
位置、例えばＤ０−Ｄ１５内でＳＩＭＭモジュールの１
６ビットコネクタに転送する必要がある。この機能は、
オフラインエンジニアリング解析に対して有効である。
【００３１】試験方法の実行 試験方法の実行中、実質的にメモリマトリックスすなわ
ちアレイ１８と、ＡＳＩＣモジュール１９と、故障メモ
リレジスタ２０とを含む当該ＳＩＭＭモジュールは、故
障ワードアドレスおよびコード化された誤り情報が記憶
されるＦＩＦＯ（先入れ先出し）メモリ２２に特殊イン
ターフェース回路２１によりインターフエースされる。
ちアレイ１８と、ＡＳＩＣモジュール１９と、故障メモ
リレジスタ２０とを含む当該ＳＩＭＭモジュールは、故
障ワードアドレスおよびコード化された誤り情報が記憶
されるＦＩＦＯ（先入れ先出し）メモリ２２に特殊イン
ターフェース回路２１によりインターフエースされる。
【００３２】前記ＦＩＦＯメモリ２２は上記情報を記憶
するのに充分な幅および行全体または列全体に接続され
た故障データを記憶するのに充分な深さを有していなけ
ればならない。ＦＩＦＯメモリのデータは更に処理する
ための大容量記憶デバイスに記憶される。
するのに充分な幅および行全体または列全体に接続され
た故障データを記憶するのに充分な深さを有していなけ
ればならない。ＦＩＦＯメモリのデータは更に処理する
ための大容量記憶デバイスに記憶される。
【００３３】故障マップの作成 チェックまたは試験方法中に記憶される故障データを利
用することにより、ＳＩＭＭモジュールで構成される故
障ロケーションレジスタ（図示せず）内に永久的に記憶
すべき情報テーブルを作成することが可能である。この
レジスタは、別個のチップに構成してもよいし、または
利用できる技術に従い、同じＡＳＩＣモジュール内に組
み込むことも可能である。
用することにより、ＳＩＭＭモジュールで構成される故
障ロケーションレジスタ（図示せず）内に永久的に記憶
すべき情報テーブルを作成することが可能である。この
レジスタは、別個のチップに構成してもよいし、または
利用できる技術に従い、同じＡＳＩＣモジュール内に組
み込むことも可能である。
【００３４】更に、前記ＡＳＩＣモジュール内には多数
の誤り訂正コード（ＥＣＣ）を構成できる。この場合、
各誤り訂正コードは特定の故障パターンを考慮し、また
は最終製品のコストに直接影響する冗長条件を変えて最
適にされる。
の誤り訂正コード（ＥＣＣ）を構成できる。この場合、
各誤り訂正コードは特定の故障パターンを考慮し、また
は最終製品のコストに直接影響する冗長条件を変えて最
適にされる。
【００３５】図４に示されるフローチャートは、同じＳ
ＩＭＭモジュールに対し異なる構成のメモリアレイ（例
えば４倍、混合または１６倍）、メモリアレイへの種々
のタイプのアクセス（バイトごと、ワードごと等）、メ
モリチップ内の種々の故障率（高いか低い）を取り扱う
ようになっているプログラムフローを示す。図４のフロ
ーチャートは、当業者には容易に理解されるので、これ
以上は説明しない。
ＩＭＭモジュールに対し異なる構成のメモリアレイ（例
えば４倍、混合または１６倍）、メモリアレイへの種々
のタイプのアクセス（バイトごと、ワードごと等）、メ
モリチップ内の種々の故障率（高いか低い）を取り扱う
ようになっているプログラムフローを示す。図４のフロ
ーチャートは、当業者には容易に理解されるので、これ
以上は説明しない。
【００３６】被試験バッチは選択されたＥＣＣコードお
よび発見された故障率の種類に従って種々の製品カテゴ
リーに分類できる。当然ながら故障ロケーションレジス
タのプログラム動作およびＤＵＴデバイスの分類の完了
時には、個々の製品を消費者へ発送する前に個々の製品
に従来のＧＯ／ＮＯ−ＧＯ試験方法を適用できる。
よび発見された故障率の種類に従って種々の製品カテゴ
リーに分類できる。当然ながら故障ロケーションレジス
タのプログラム動作およびＤＵＴデバイスの分類の完了
時には、個々の製品を消費者へ発送する前に個々の製品
に従来のＧＯ／ＮＯ−ＧＯ試験方法を適用できる。
【００３７】以上で本発明の好ましい実施例について説
明したが、当業者であれば本発明の範囲から逸脱するこ
となく、本発明の範囲内で種々の変形、変更が可能であ
ると理解すべきである。
明したが、当業者であれば本発明の範囲から逸脱するこ
となく、本発明の範囲内で種々の変形、変更が可能であ
ると理解すべきである。
【００３８】以上の説明に関連し、以下の項を開示す
る。 （１）故障率およびそれに関連するアドレスを確認する
ための回路が設けられ、この回路が基準書き込み段階の
ためのデータバスから入力される３２ビットと４８ビッ
ト出力（Ｄｏｕｔ）を有するパターンインバータ（１
１）に出力される４８ビットとを有するパターンレジス
タ（１０）と、比較書き込み段階のためのデータコンパ
レータ（１２）に接続され、該コンパレータを介し、デ
ータバスヘ出力される３２ビットを有するエラーコーダ
ーに接続された４８ビット入力（Ｄｉｎ）を有するパタ
ーンインバータ（１３）とを含むことを特徴とする、故
障したメモリチップを使用することにより組み立てられ
るＳＩＭＭメモリモジュールのための試験システム。 （２）データフローを相補化し、メモリロケーション内
に真のデータを書き込むよう、書き込み段階のための前
記パターンインバータ（１１）と読み出し段階のための
前記パターンインバータ（１３）との間に位相幾何学的
インバータ（１２）が設けられたことを特徴とする、前
項１記載の試験システム。 （３）エラーすなわち故障ビットの真の位置を確認する
ためにマルチプレクサブロック（１６）およびスコープ
機能レジスタブロック（１７）によってあらかじめ設定
された位置において、ＳＩＭＭモジュールのコネクタに
選択されたビットグループを転送するようになっている
スコープ機能を実行することを特徴とする、前項１およ
び２記載の試験システム。
る。 （１）故障率およびそれに関連するアドレスを確認する
ための回路が設けられ、この回路が基準書き込み段階の
ためのデータバスから入力される３２ビットと４８ビッ
ト出力（Ｄｏｕｔ）を有するパターンインバータ（１
１）に出力される４８ビットとを有するパターンレジス
タ（１０）と、比較書き込み段階のためのデータコンパ
レータ（１２）に接続され、該コンパレータを介し、デ
ータバスヘ出力される３２ビットを有するエラーコーダ
ーに接続された４８ビット入力（Ｄｉｎ）を有するパタ
ーンインバータ（１３）とを含むことを特徴とする、故
障したメモリチップを使用することにより組み立てられ
るＳＩＭＭメモリモジュールのための試験システム。 （２）データフローを相補化し、メモリロケーション内
に真のデータを書き込むよう、書き込み段階のための前
記パターンインバータ（１１）と読み出し段階のための
前記パターンインバータ（１３）との間に位相幾何学的
インバータ（１２）が設けられたことを特徴とする、前
項１記載の試験システム。 （３）エラーすなわち故障ビットの真の位置を確認する
ためにマルチプレクサブロック（１６）およびスコープ
機能レジスタブロック（１７）によってあらかじめ設定
された位置において、ＳＩＭＭモジュールのコネクタに
選択されたビットグループを転送するようになっている
スコープ機能を実行することを特徴とする、前項１およ
び２記載の試験システム。
【００３９】（４）メモリアレイ（１８）と、前記ＡＳ
ＩＣモジュール（１９）と、故障メモリレジスタ（２
０）とから実質的に成る前記ＳＩＭＭモジュールが、イ
ンターフェース回路（２１）により故障ワードのアドレ
スおよびコード化されたエラー情報が記憶されたＦＩＦ
Ｏ（先入れ先出し）メモリ（２２）にインターフェース
されたことを特徴とする、前項１〜３のいずれかに記載
の試験システム。 （５）前記ＦＩＦＯメモリ（２２）が前記情報を記憶す
るのに充分な幅および行全体または列全体に接続された
故障データを記憶するのに充分な深さを有することを特
徴とする、前項４記載の試験システム。 （６）別の計算を行うよう、大容量メモリ内に前記ＦＩ
ＦＯメモリ（２２）のデータが記憶されたことを特徴と
する、前項４および５に記載の試験システム。
ＩＣモジュール（１９）と、故障メモリレジスタ（２
０）とから実質的に成る前記ＳＩＭＭモジュールが、イ
ンターフェース回路（２１）により故障ワードのアドレ
スおよびコード化されたエラー情報が記憶されたＦＩＦ
Ｏ（先入れ先出し）メモリ（２２）にインターフェース
されたことを特徴とする、前項１〜３のいずれかに記載
の試験システム。 （５）前記ＦＩＦＯメモリ（２２）が前記情報を記憶す
るのに充分な幅および行全体または列全体に接続された
故障データを記憶するのに充分な深さを有することを特
徴とする、前項４記載の試験システム。 （６）別の計算を行うよう、大容量メモリ内に前記ＦＩ
ＦＯメモリ（２２）のデータが記憶されたことを特徴と
する、前項４および５に記載の試験システム。
【００４０】（７）故障マップを作成するよう、試験段
階中に検出された故障データのすべてを永久的に記憶す
るよう、前記ＳＩＭＭモジュール内に故障ロケーション
レジスタが構成されたことを特徴とする、前項１〜６の
いずれかに記載の試験システム。 （８）前記ＡＳＩＣモジュールにおいて、マルチプル誤
り訂正コード（ＥＣＣ）が実行され、特定の故障パター
ンを考慮し、または異なる冗長条件に従って各誤り訂正
コードが最適化されることを特徴とする、前記１〜７の
いずれかに記載の試験システム。
階中に検出された故障データのすべてを永久的に記憶す
るよう、前記ＳＩＭＭモジュール内に故障ロケーション
レジスタが構成されたことを特徴とする、前項１〜６の
いずれかに記載の試験システム。 （８）前記ＡＳＩＣモジュールにおいて、マルチプル誤
り訂正コード（ＥＣＣ）が実行され、特定の故障パター
ンを考慮し、または異なる冗長条件に従って各誤り訂正
コードが最適化されることを特徴とする、前記１〜７の
いずれかに記載の試験システム。
【００４１】（９）プログラムを実行するプログラムフ
ローが同じＳＩＭＭモジュールに対し種々の構造のメモ
リアレイ、メモリアレイの種々のタイプのアクセス、種
々のＥＣＣコードタイプ、メモリチップの種々の故障率
を取り扱うようになっていることを特徴とする、前項１
〜８のいずれかに記載の試験システムにより実行される
試験方法。 （１０）これまで実質的に記載し、添付した図面に示さ
れた前項１〜９のいずれかに記載の故障メモリチップを
使用することにより組み立てられたＳＩＭＭメモリモジ
ュールのための試験システム。
ローが同じＳＩＭＭモジュールに対し種々の構造のメモ
リアレイ、メモリアレイの種々のタイプのアクセス、種
々のＥＣＣコードタイプ、メモリチップの種々の故障率
を取り扱うようになっていることを特徴とする、前項１
〜８のいずれかに記載の試験システムにより実行される
試験方法。 （１０）これまで実質的に記載し、添付した図面に示さ
れた前項１〜９のいずれかに記載の故障メモリチップを
使用することにより組み立てられたＳＩＭＭメモリモジ
ュールのための試験システム。
【図１】本発明に係わるＡＳＩＣモジュールに含まれる
回路のブロック図を示す。
回路のブロック図を示す。
【図２】故障ビットの真の位置を発見するために実行さ
れるスコープ機能のブロック図を示す。
れるスコープ機能のブロック図を示す。
【図３】故障ワードのアドレスおよびコード化されたエ
ラー情報をＦＩＦＯメモリに記憶するための回路を示す
図。
ラー情報をＦＩＦＯメモリに記憶するための回路を示す
図。
【図４】同一のＳＩＭＭモジュールに対し、種々のタイ
プのメモリ構造、アクセス、ＥＣＣ構造、故障率を取り
扱うようになっているフローチャートを示す図。
プのメモリ構造、アクセス、ＥＣＣ構造、故障率を取り
扱うようになっているフローチャートを示す図。
１０ パターンレジスタ １１ パターン（書き込み）インバータ １２ 位相幾何学的インバータブロック １３ パターン（読み出し）インバータ １４ データコンパレータ １５ エラーコーダー
Claims (2)
- 【請求項１】故障率およびそれに関連するアドレスを確
認するための回路が設けられ、この回路が基準書き込み
段階のためのデータバスから入力される３２ビットと４
８ビット出力（Ｄｏｕｔ）を有するパターンインバータ
（１１）に出力される４８ビットとを有するパターンレ
ジスタ（１０）と、比較書き込み段階のためのデータコ
ンパレータ（１２）に接続され、該コンパレータを介
し、データバスヘ出力される３２ビットを有するエラー
コーダーに接続された４８ビット入力（Ｄｉｎ）を有す
るパターンインバータ（１３）とを含むことを特徴とす
る、故障したメモリチップを使用することにより組み立
てられるＳＩＭＭメモリモジュールのための試験システ
ム。 - 【請求項２】プログラムを実行するプログラムフローが
同じＳＩＭＭモジュールに対し種々の構造のメモリアレ
イ、メモリアレイの種々のタイプのアクセス、種々のＥ
ＣＣコードタイプ、メモリチップの種々の故障率を取り
扱うようになっていることを特徴とする、故障率および
それに関連するアドレスを確認するための回路が設けら
れ、この回路が基準書き込み段階のためのデータバスか
ら入力される３２ビットと４８ビット出力（Ｄｏｕｔ）
を有するパターンインバータ（１１）に出力される４８
ビットとを有するパターンレジスタ（１０）と、比較書
き込み段階のためのデータコンパレータ（１２）に接続
され、該コンパレータを介し、データバスヘ出力される
３２ビットを有するエラーコーダーに接続された４８ビ
ット入力（Ｄｉｎ）を有するパターンインバータ（１
３）とを含む、故障したメモリチップを使用することに
より組み立てられるＳＩＭＭメモリモジュールのための
試験システムにより実行される試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT96RM000563A IT1284245B1 (it) | 1996-08-05 | 1996-08-05 | Sistema di collaudo per moduli di memoria simm fabbricati con l'uso di chip di memoria affetti da difettosita' |
| IT96A000563 | 1996-11-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106294A true JPH10106294A (ja) | 1998-04-24 |
Family
ID=11404384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9243319A Pending JPH10106294A (ja) | 1996-08-05 | 1997-08-05 | Ｓｉｍｍメモリモジュールのための試験システムおよび方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0825615A3 (ja) |
| JP (1) | JPH10106294A (ja) |
| KR (1) | KR19980018371A (ja) |
| IT (1) | IT1284245B1 (ja) |
| SG (1) | SG76524A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612127B1 (ko) | 2004-09-22 | 2006-08-11 | 삼성전자주식회사 | 메모리 모듈 테스트 방법 및 이를 위한 메모리 모듈의 허브 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5537631A (en) * | 1994-03-21 | 1996-07-16 | Current Logic Systems, Inc. | Memory management technique for defective memory |
-
1996
- 1996-08-05 IT IT96RM000563A patent/IT1284245B1/it active IP Right Grant
-
1997
- 1997-08-05 EP EP97830413A patent/EP0825615A3/en not_active Withdrawn
- 1997-08-05 SG SG1997002788A patent/SG76524A1/en unknown
- 1997-08-05 KR KR1019970037319A patent/KR19980018371A/ko not_active Application Discontinuation
- 1997-08-05 JP JP9243319A patent/JPH10106294A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612127B1 (ko) | 2004-09-22 | 2006-08-11 | 삼성전자주식회사 | 메모리 모듈 테스트 방법 및 이를 위한 메모리 모듈의 허브 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0825615A2 (en) | 1998-02-25 |
| EP0825615A3 (en) | 1999-06-09 |
| ITRM960563A1 (it) | 1998-02-05 |
| ITRM960563A0 (ja) | 1996-08-05 |
| KR19980018371A (ko) | 1998-06-05 |
| IT1284245B1 (it) | 1998-05-14 |
| SG76524A1 (en) | 2000-11-21 |
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