JP3970336B2 - メモリセルを有する装置およびメモリセルの機能検査のための方法 - Google Patents
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Description
集積されたメモリは、データを記憶することができるメモリセルを有している。その際それは通例、デジタルデータ、即ち論理状態「0」および「1」である。殊に、メモリの製造に続いて、メモリ、従ってその個別メモリセルの機能性を検査することが必要である。このために普通は、それぞれの個別メモリセルにテストデータを書き込みかつ再び読み出すことが行われ、その際引き続いて書き込まれたデータと読み出されたデータとの比較が行われて、機能障害があるかどうかを確定することができる。
簡単な機能検査は次のように実施可能である:まず、メモリの全部のメモリセルに、0が書き込まれかつ引き続いて読み出される。それぞれ読み出されたデータと書き込まれたデータ「0」との比較によって機能エラーが検出される。引き続いて同様にすべてのメモリセルに1が書き込まれ、再び読み出されかつ今度もそれぞれ、上述の比較が、しかし今やデータ「1」との比較が行われる。上述した両方の場合の少なくとも1つにおいて1つのメモリセルが機能障害を有していれば、それは欠陥と見なされる。
順次に全部0および全部1をメモリセルに書き込みかつ再び読み出す上述の簡単な例の他に、メモリに比較的な複雑なテストパターンを書き込むことも勿論可能である。
メモリの歩留まりを高めるために、複数のメモリセルを有する冗長的な行ないし冗長的な列を設けることが公知である。これらは、得られたテスト結果に基づいて、欠陥のあるメモリセルを有する行ないし列に置換するために使用することができる。その活性化のために、プログラミングが(例えばレーザヒューズを介して)行われる。このプログラミングにより結果的に、相応の行ないし列アドレスが制御されると、欠陥のあるメモリセルを有する行ないし列に代わって、冗長的な行ないし列の1つがアドレッシングされる。
既述の機能検査では、膨大なデータ量、即ちメモリセルから再び読み出されたデータを、検査すべきメモリから相応のテスト装置に伝送することが必要である。テスト装置はテストデータと再び読み出されたデータとの比較を含めた検査を行う。可能なデータ伝送速度は、とりわけ、メモリの使用可能な接続端子の数によって制限されている。メモリが、所謂「埋め込みメモリ」として例えばプロセッサのような他の回路構成要素と一緒に共通に1つの共通の集積回路に存在しているメモリコアであるときは殊に、それは、外部からメモリに直接アクセスすることができるようにする外部接続端子を僅かな数しか(極端な場合には全くないこともある)有していない。
僅かしか使用することができない接続端子の狭いパスを迂回するために、埋め込みメモリにおいて、機能検査を実施する検査回路を、メモリが存在しているのと同一の集積回路に設けることが公知である。それは固定配線されたロジックとしてまたはコントローラとして実現されていてよくかつ自立して所望の機能検査(即ち、テストデータの、メモリセルへの書き込み、メモリセルの読み出しおよび読み出されたデータと、テストデータとの比較)を実施し、その際機能エラーが発生すると、相応の結果信号が集積回路の外部に送出される。しかしこの手法では、集積回路の外部から欠陥のあるメモリセルのアドレスを検出することはできない。この種の実施法は、「ビルト・イン・セルフ・テスト」(Built-in Self Test=BIST)とも称される。
上述の機能検査を実施するために、検査回路は通例、相応のメモリ手段を有しており、このメモリ手段に検査結果を記憶することができる。
米国特許第5073891号明細書には、メモリが2つの群(「部分」(Partition))に分割され、これらは相次いで検査され、一方が検査されている間にその都度他方の群が別の目的のために使用されるという、メモリセルの機能検査の方法および装置が記載されている。
米国特許第4654847号明細書には、誤りの伴っているデータを自動的に補正するための装置が記載されている。主メモリにおいてデータ誤りが検出される。個別ビット誤りであれば、これらは読み出しの際に誤り訂正ユニットによって取り除かれる。多重ビット誤りが発生すると、それぞれのデータのアドレス、位置および正しい値が、主メモリより小さい付加的なメモリにファイルされる。
本発明の課題は、メモリセルの機能検査を容易にすることである。
この課題は、請求項1に記載の方法並びに請求項9に記載の装置によって解決される。本発明に有利な形態および構成は従属請求項に記載されている。
本発明によれば、まず、メモリセルの第1の群のみを検査しかつその際生じた検査結果をメモリセルの第2の群に一時記憶するようにしている。その際検査結果は一時的に、同様に検査すべきである、第2の群のメモリセルに記憶されるが、このために、検査を実施する検査手段の構成部分として付加的なメモリは必要でない。これにより、検査手段の実現のためのコストが有利にも低減される。
本発明の特別有利な実施の態様によれば、2つの群のメモリセルは共通のメモリの構成部分でありかつ検査結果をメモリから出力する前に、第2の群のメモリセルへの一時記憶が行われるようになっている。第1の群のメモリセルは、検査結果がメモリセルの外部に出力される前に、テストされるので、検査結果の出力の時点は有利には、その生成に無関係に行われる。これにより機能検査は一層迅速に実施することができる。というのはそれは、検査結果を外部へ外部の接続端子を介して伝送する際に狭いパスを使用しないですむからである。
更に、検査結果の、メモリ装置への記憶によって、検査結果がメモリの外部で読み出される前に、一時記憶された検査結果の後処理が可能であることも有利である。これにより、例えばメモリセルのうち欠陥のあるメモリセルのアドレスだけをメモリ装置の外部に出力することによって、検査結果の圧縮を実現することができる。
本発明の実施の態様によれば、記憶された検査結果に基づいて、検査されたメモリセルの冗長度解析が実施され、これに基づいて冗長度解析の結果だけが、即ち冗長行ないし冗長列によって置換されるべき、メモリセルの行ないし列のアドレスだけがメモリ装置の外部に伝送される。このことは、チップ上で実施される冗長度解析によって、同様に、検査結果の圧縮が行われ、検査結果は引き続いて全部ではなくて、冗長度解析の結果にだけに低減されてメモリ装置の外部に送出されるという利点を有している。これにより伝送すべきデータ量は著しく低減されることになる。冗長度解析の外部に伝送される結果は、相応の外部のプログラミング回路によってメモリ装置の冗長行ないし冗長列の相応のプログラミングのために直接(例えばレーザを用いて分離可能な接続個所の溶断)使用することができる。
本発明の実施の態様によれば、記憶された検査結果は第2の群のメモリセルから読み出されかつ引き続いて第2の群のメモリセルが検査され、その際相応の検査結果が第1の群のメモリセルに一時記憶される。このようにして、メモリ装置のすべてのメモリセルを2つの連続するフェーズにおいて検査することが可能である。勿論、メモリセルを2より多くの群に分割して、これらを本発明により交互に検査することもできる。
本発明の実施の形態によれば、検査結果は誤り訂正コードを使用して第1ないし第2の群のメモリセルに記憶するようにしている。これにより、検査結果の、メモリセルからの読み出しないし評価の際に(例えば既述の冗長度解析の際に)検査結果の記憶の際に発生する誤りの訂正が可能である。この種の誤りは例えば、第2の群のメモリセルが第1の群のメモリセルの検査結果の一時記憶の際にまだ機能検査が行われていないということに基づいて生じる可能性がある。
検査結果の記憶の際に誤り訂正コードを使用することに対して択一的にまたは補充的に、本発明の実施の態様によれば、検査結果をそれぞれ少なくとも2重に、第1ないし第2の群のメモリセルに記憶しかつ検査結果の読み出しの際に検査結果それぞれのコピー間の比較を行うようにしている。このようにして同様に、検査結果の記憶の際に、誤りが生じたかどうかを検出することが可能である。それぞれの検査結果の2つより多くのコピーが記憶されれば、メモリセルからの読み出しの際に、検査結果のコピーのうち最も多く生じる値を「正しい」検査結果と見なすことによって、誤り訂正も可能である。
本発明の実施の態様によれば、検査結果として、欠陥のあるメモリセルのアドレスのみが記憶されるようにしている。それぞれのメモリセルに、2進情報として検査結果「機能可能」ないし「欠陥」を含んでいる相応の結果ビットが割り当てられている所謂「ビット・マップ」の作成に代わって、このようにして、検査結果として記憶すべきデータの量が低減される。というのは、一般に、全体のメモリセルの非常に僅かな部分にしか欠陥がないからである。
本発明の装置は、メモリセルと、上述した本発明の方法によりメモリセルの機能検査をするための検査手段とを有している。
本発明の実施例によれば、メモリセルの第1の群および第2の群は異なったメモリの構成部分であるようになっている。これらは例えば、異なった集積回路に配置することができる。その場合2つのメモリは交互にテストされ、その際2つのメモリの1つにおいて、それぞれ他方のメモリの検査結果が一時記憶される。本発明は、1つのウェハの上に配置されている、メモリセルの群の機能検査のためにも使用可能である。
次に本発明を図に基づいて詳細に説明する。本発明の実施例は次のように示されている:
第1図は本発明の装置の第1実施例を示し、
第2図は、第1図の詳細を示し、
第3図は、本発明の装置の第2の実施例の詳細を示し、
第4図は、第3図の詳細、即ち検査結果がビット・フェイル・マップの形で記憶されているメモリセルの第2の群の実施例を示し、
第5図は、第3図の詳細、即ち検査結果が圧縮された形で記憶されているメモリセルの第2の群の別の実施例を示し、
第6図は、検査すべき2つのメモリを有している本発明の別の実施例を示し、
第7図は、本発明の検査方法の実施例を示している。
第1図には、本発明の第1の実施例が示されている。集積回路13に配置されているメモリ10が示されている。このメモリは、メモリセル3と、メモリセル3の機能性の検査のための検査手段6とを有している。メモリセル3は行Rおよび列Cにおいてマトリクス形状に配置されている。行Rは、行デコーダRDECを介して、また列Cは列デコーダCDECを介してアドレッシング可能である。メモリセル3は、通例は1トランジスタ1コンデンサメモリセルとして実現されているDRAMメモリセルである。別の形式のメモリセルも使用することができる。
メモリセル3の一方の半部は群1にまとめられておりかつメモリセル3の他方の半部は第2の群2にまとめられている。
各図には、本発明にとって重要な構成要素のみが図示されている。それ故に、僅かな数のメモリセル3しか図示されていない。
集積回路13は、更に、マイクロコントローラ12を有している。マイクロコントローラはアドレスバス1を介してデコーダRDEC,CDECに接続されている。マイクロコントローラ12によってアドレスバス14を介してアドレッシングされたメモリセル3は、データバス15を介してコントローラ12によって書き込み可能であるかまたはこれによって読み出すことができる。図示のメモリ10は、専らコントローラ12を介してアクセスすることができるが、集積回路13の外部から直接アクセスすることができない埋め込みメモリである。コントローラ12は集積回路13の外部接続端子OUTに接続されており、これらを介してコントローラはその周囲と交信する。
検査手段6は同様にアドレスバス14およびデータバス15に接続されているので、これはアドレスバス14を介してメモリセル3をアドレッシングすることができかつデータバス15を介してデータをメモリセルに書き込みないしメモリセルから再び読み出すことができる。メモリセル3の機能検査の実施のために、検査手段6はテストデータ(例えば全部1または全部0)を第1の群1のすべてのメモリセル3に書き込む。引き続いて、検査手段6は第1の群1のメモリセル3を再び順次読み出しかつ読み出されたデータをその前に書き込まれたテストデータと比較する。第1図において、目標値と実際値との間のこの比較はコンパレータ5を用いて実施されることが示されている。この比較の結果、即ちコンパレータ5の出力信号は第1の群1のそれぞれのメモリセル3に対して、この実施例では第1の群1と同じ数のメモリセル3を有している第2の群2のそれぞれのメモリセルに記憶される。
本発明によれば更に、第1の群1のメモリセル3の検査後、第2の群2のメモリセル3に記憶された検査結果が検査手段6によって読み出されかつ集積回路13の外部の接続端子OUTを介して集積回路の外部に送出される。集積回路13の外部において、検査結果は検査回路11を用いて更に評価されて、最終的に、メモリ10が機能検査に合格したかまたは否かが確定される。
第2図には、第1図の第2の群2のメモリセル3が示されている。これらセルには、検査結果が検査手段6によってエントリされている。その際1は目標値と実際値との一致を示し、一方記憶された0は、目標値と実際値とが異なっていること、即ち第1の群1の相応のメモリセル3が欠陥があることを示している。第1の群1の相応のメモリセル3には第2の群2のメモリセル3が配属されているので(第4図ではこれらは貫通されたラインを有しているメモリセルである)、このようにして所謂ビット・フェイル・マップが作成されたのである。このマップから、第1の群1内の欠陥のあるメモリセルおよび無傷のメモリセル3の位置がわかる。
この実施例では、第1の群の欠陥のあるメモリセル3のアドレスのみが集積回路13の外部に向かって検査回路11に伝達される。これにより、伝送すべきデータ量の重要な冗長性を実現することができる。
第5図には、本発明の別の実施例が示されている。ここでは、第2の群2内に第3図に示されているようなビット・フェイル・マップはなくて、単に、列アドレスCADRおよび行アドレスRADRに区分されている、個々の欠陥のあるメモリセルのアドレスのみが記憶されている。普通、欠陥のあるメモリの数は無傷なメモリの数より著しく僅かであるので、この手法で、記憶すべき検査結果の圧縮が実現され、この場合、第2の群2のメモリセル3の数は、第1の群1のメモリ3の数より著しく僅かに選択することができる。ここでは、検査結果の出力の際、検査回路11に伝達すべきデータ量も低減される。
第3図には、メモリ10のメモリマトリクスの第2の実施例が示されているが、それは第1図のメモリマトリクスとは異なって付加的に、冗長メモリセルを有する行RRおよび列RCを有している。冗長行RRおよび列RCは冗長発生時に、メモリセル3の行Rないし列Cのいずれかをアドレスに応じて置換するために用いられる。そこで検査手段6は第1の群1のメモリセル3の機能検査を実施しかつ、その前に第3図に基づいて説明したように、検査結果を第2の群2のメモリSE3に記憶する。付加的に、この実施例の検査手段6は第2の群2のメモリセル3に記憶されている検査結果の冗長度解析を実施する。冗長度解析の際に、メモリセルのどの行ないし列が冗長列ないし行の1つによって置換されるべきであるかが検出される。というのは、それらは、欠陥がある少なくとも1つのメモリセルを有しているからである。第4図には、第1の群1における所属の行および列が零によって示されている欠陥に基づいて冗長列ないし冗長行によって置換されるべきであるそれぞれの行およびそれぞれの列が矢印によってマーキングされている。上述の冗長度解析を実施するためのアルゴリズムは、DRAMに対するメモリテスタに通例使用される従来の冗長度解析回路によって当業者には周知である。
第1図に図示の検査回路11は、冗長度解析の結果を格納しておりかつ冗長線路RR,RCのアドレッシングのための冗長度デコーダRRDEC,RCDBCおよびノーマルデコーダDREC,CDECにおけるヒューズエレメントのプログラミング(破線の矢印によって示されている)を実施する。
第2の群に記憶されている、第1の群の検査結果を格納している第4図では、欠陥のあるメモリセル3(一時記憶されている零によって特徴付けられている)を有する置換されるべきであるそれぞれの行Rおよび列Cが矢印によってマーキングされている。
第4図から、メモリセル3の第2の群2の別の実施例の別の特徴が更にわかる。それは、メモリセル3の一部(第4図では破線で示されている)がパリティビットの記憶のために用いられるということである。簡単にするために、行R当たり1つのパリティビットしか示されていない。パリティビット4は、同様に検査手段6によって第2の群2に記憶される。詳しくは、検査結果の記憶の期間に第2の群2の余っているメモリセル3に記憶される。その際パリティビット3は、例えばリード・ソロモンコードのような誤り訂正コードを用いて発生される。この種の誤り訂正コードの使用によって、検査手段6によって検査結果を後で読み出す際に、一時記憶の際にもしかして歪みを受けたかもしれない検査結果の検出および場合により訂正が可能になる。
第3図における実施例は第1図における実施例とは、ここでは、すべてが第1の群1と同じ数のメモリセルを有している、メモリセル3を有する3つの第2の群2がメモリ10内に存在している点でも相異している。検査手段6はそれぞれの検査結果を第2の群2のそれぞれに記憶するので、検査結果はすべて3重に存在している。冗長度解析の経過中検査結果の出力の際または検査結果の評価の際、検査手段6は検査結果それぞれの3つすべてのコピーの比較を実施するので、検査結果の記憶の際に発生する誤りは検出されかつそれぞれの検査結果のコピーの中で最も多く現れる、検査結果の値が正しい検査結果として引き続き処理される。
第6図には、メモリセル3の第1の群1およびメモリセル3の第2の群2が異なったメモリ10に配置されている、本発明の実施例が示されている。ここにも本発明は使用可能であるので、検査を実施する検査手段6は検査結果を記憶するための付加的なメモリを必要としない。
検査手段6は、既述の機能検査を実施するために相応のテストプログラムを処理するマイクロプロセッサによって実現されてもよいし、固定配線されたロジックによって実現されていてもよい。メモリにおける機能検査を実施するためのこれら2つの変形例の使用は、ビルド・イン・セルフ・テストを実施する当業者には周知である。
Claims (9)
- メモリセル(3)の機能検査のための方法であって、
メモリセル(3)の第1の群(1)を検査し、ここで相応の検査結果をメモリセル(3)の第2の群(2)に記憶し、
第2の群(2)のメモリセル(3)に記憶された検査結果を出力する
形式の方法において、
引き続いて第2の群(2)のメモリセル(3)を検査し、ここで相応の検査結果を第1の群(1)のメモリセル(3)に記憶する
ことを特徴とする方法。 - 検査結果を誤り訂正コード(4)を使用して第1の群(1)のメモリセル(3)および/または第2の群(2)のメモリセル(3)に記憶する
請求項1記載の方法。 - 検査結果を少なくとも2重の構成において第1の群(1)のメモリセル(3)および/または第2の群(2)のメモリセル(3)に記憶しかつ引き続いて検査結果のそれぞれのコピー間の比較(5)を行う
請求項1記載の方法。 - 検査結果を付加情報を付加してメモリセル(3)の第2の群(2)に記憶し、ここで該付加情報を検査結果の後続の評価の期間に、検査結果を第2の群(2)に記憶する際に場合により発生する誤りを検出するために用いる
請求項1から3までのいずれか1項記載の方法。 - 検査結果を誤り訂正コード(4)を使用して第1の群(1)のメモリセル(3)および/または第2の群(2)のメモリセル(3)に記憶する
請求項4記載の方法。 - 検査結果を少なくとも2重の構成において第1の群(1)のメモリセル(3)および/または第2の群(2)のメモリセル(3)に記憶しかつ引き続いて検査結果のそれぞれのコピー間の比較(5)を行う
請求項4記載の方法。 - メモリセル(3)の第1の群(1)およびメモリセル(3)の第2の群(2)を備え、
メモリセル(3)の機能検査のための検査手段(6)とを備え、該検査手段は、
第1の群(1)のメモリセル(3)を検査し、ここで該検査手段は相応の検査結果を第2の群(2)のメモリセル(3)に記憶し、
かつ検査結果を第2の群(2)のメモリセル(3)から装置の外部に出力する
形式のものにおいて、
前記検査手段は第2の群(2)のメモリセル(3)を検査し、ここで検査手段は相応の検査結果を第1の群(1)のメモリセルに記憶する
ことを特徴とする装置。 - 検査手段(6)は検査結果を誤り訂正コードを使用して第2の群(2)のメモリセル(3)に一時記憶する
請求項7記載の装置。 - 検査手段(6)は検査結果を少なくとも2重の構成において第1の群(1)のメモリセル(3)および/または第2の群(2)のメモリセル(3)に記憶しかつ引き続いて検査結果のそれぞれのコピー間の比較(5)を実施する
請求項7記載の装置。
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