EP0990236B1 - Anordnung mit speicherzellen und verfahren zur funktionsüberprüfung von speicherzellen - Google Patents

Anordnung mit speicherzellen und verfahren zur funktionsüberprüfung von speicherzellen Download PDF

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EP0990236B1
EP0990236B1 EP98934815A EP98934815A EP0990236B1 EP 0990236 B1 EP0990236 B1 EP 0990236B1 EP 98934815 A EP98934815 A EP 98934815A EP 98934815 A EP98934815 A EP 98934815A EP 0990236 B1 EP0990236 B1 EP 0990236B1
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EP
European Patent Office
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memory cells
group
test results
test
memory
Prior art date
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EP98934815A
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EP0990236A1 (de
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Detlev Richter
Roderick Mcconnell
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
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    • G11C29/38—Response verification devices

Definitions

  • the invention relates to an arrangement with memory cells and a method for checking the function of memory cells.
  • Integrated memories have memory cells in which data can be saved. Usually it is digital data, ie the logical states "0" and "1". Especially after the manufacture of a It is necessary to ensure the functionality of the memory Check memory and thus its individual memory cells. To do this, it is common to put test data into each one Write in and read out the memory cell, after which a comparison between the enrolled and read data again, so that it can be determined whether there is a malfunction or not.
  • a simple functional check is as follows feasible: First, all memory cells of the Memory zeros written in and then read out. By comparing the data read out with the one written in Date "zero", functional errors are recognized. Subsequently a one is written analogously in all memory cells, read out again and it finds again each the comparison already described, but now with the Date "one” instead. Has a memory cell in at least one of the two cases described, a malfunction on, it is considered defective.
  • the function test described requires transmission large amounts of data - namely that from the memory cells read data again - from the memory to be checked a corresponding test facility that carries out the verification, including the comparison between the test data and the read data again.
  • the possible data rate is partly due to the number of available Limited connections of the memory.
  • the memory is a memory core that is as so-called “embedded memory” together with others Circuit components, such as a processor, located on a common integrated circuit this only a small number of external connections (in Extreme case even none at all, from outside memory can be accessed directly.
  • the test circuit shows how to carry out the function test described usually appropriate storage means in which the test results can be saved.
  • US-A 5,073,891 describes a method and a device for functional testing of memory cells in which the memory is divided into two groups (“partitions") is divided, which are examined one after the other while the other group is used for other purposes.
  • US-A 4,654,847 describes a device for the automatic correction of erroneous data. Data errors are detected in a main memory. If there are single-bit errors, they are read out by a Error correction unit fixed. If multi-bit errors occur, the address is the Position and the correct value of the respective date in an additional memory stored, which is smaller than the main memory
  • the invention has for its object the functional check of memory cells to facilitate.
  • the method according to the invention provides, initially only one to check the first group of memory cells and the resulting ones Test results in a second group of memory cells caching.
  • the test results temporarily in the memory cells that are also to be checked the second group is saved without a additional memory as part of the test Test equipment is necessary. Thus it is reduced the effort for the implementation of the test equipment is advantageous.
  • a particularly advantageous development of the invention provides before that the memory cells of the two groups constituents of a common memory and that before an issue caching the test results from the memory in the memory cells of the second group. Since the Memory cells of the first group are tested before test results to be output outside of memory the time of the output of the test results is advantageously regardless of their generation. This allows the functional check can be done faster because they are from Bottleneck in transferring the test results via the external Connections to the outside is decoupled.
  • test results can be compressed, for example by only the addresses of defective memory cells to be output outside the memory array.
  • the stored Test results a redundancy analysis of the tested Memory cells performed, whereupon only the results the redundancy analysis, namely the addresses of by redundant Rows or rows of redundant columns to be replaced or columns of the memory cells outside the memory arrangement be transmitted.
  • This has the advantage that the on-chip redundancy analysis is also a Compression of the test results is done afterwards not completely, but only reduced to the result of Redundancy analysis given outside the storage arrangement become. The amount of data to be transferred is therefore essential reduced.
  • the result of the redundancy analysis transferred to the outside can directly for appropriate programming the redundant rows or columns of the memory arrangement (e.g. by melting separable connections using Laser) by an appropriate external programming circuit be used.
  • the memory arrangement in more than two groups of memory cells to divide, which are checked alternately according to the invention.
  • a further development of the invention provides that the test results using an error correction code in the Memory cells of the first or second group are stored become. This enables when reading or evaluating the test results from the memory cells (for example in the described redundancy analysis) the correction of errors, that occur when saving the test results. Such mistakes are due, for example, to the fact that the memory cells the second group when saving the test results none of the memory cells in the first group Functional check have been subjected.
  • test results in each case at least twice in the memory cells of the first or the second group and when reading the Test results make a comparison between the copies of each of the Carry out test results. This way too ascertain whether errors occurred when saving the test results appeared. Be more than two copies of each test result saved, there is also an error correction possible that the value that when reading from the memory cells most often within the copies of a test result occurs as a "correct" test result becomes.
  • a further development of the invention provides that as test results only addresses of defective memory cells are saved become. Instead of creating a so-called "bit map", in which each memory cell has a corresponding result bit is assigned to the test result as binary information contains "functional” or "defective”, can be on this
  • bit map in which each memory cell has a corresponding result bit is assigned to the test result as binary information contains "functional” or "defective”
  • the amount of data to be saved as a test result reduce, since generally only a very small proportion of the entire memory cells is defective.
  • the arrangement according to the invention has memory cells and Test equipment for their function check according to the described method according to the invention.
  • An embodiment of the invention provides that the first and the second group of memory cells are components of various Memory are. These can for example be different integrated circuits. It then both memories are tested alternately, whereby in one each of the two temporarily stores the test results of the other become.
  • the invention is also for functional verification of groups of arranged on a wafer Memory cells applicable.
  • Figure 1 shows a first embodiment of the invention. Shown is one arranged on an integrated circuit 13 Memory 10, the memory cells 3 and a test device 6 to check the functionality of the memory cells 3 having.
  • the memory cells 3 are in matrix form in rows R. and columns C arranged.
  • the lines R are over a line decoder RDEC and columns C via a column decoder CDEC addressable.
  • the memory cells 3 are DRAM memory cells, usually as 1-transistor-1-capacitor memory cells are realized. It's coming too other types of memory cells in question.
  • One half of the memory cells 3 are a first Group 1 combined and the other half of the memory cells 3 to a second group 2.
  • the integrated circuit 13 also has a microcontroller 12 on the via an address bus 14 with the decoders RDEC, CDEC is connected. From the microcontroller 12 via the Address bus 14 addressed memory cells 3 are via a data bus 15 writable by controller 12 or can by these can be read out.
  • controller 12 is integrated with external connections OUT Circuit 13 connected, via which it communicates with its surroundings.
  • the test means 6 is also with the address bus 14 and Data bus 15 connected so that it via the address bus 14 Can address memory cells 3 and via the data bus 15 Write data into and out of them again can read out.
  • the test means 6 writes test data (for example, all ones or all zeros) in all Memory cells 3 of the first group 1.
  • Test means 6 the memory cells 3 of the first group 1 again one after the other and compares the read data with the previously registered test date.
  • Figure 1 it is indicated that this comparison between target and actual value by means of a comparator 5 is performed.
  • the result of this Comparison that is, the output signal of the comparator 5 for each memory cell 3 of the first group 1 in one Memory cell 3 of the second group 2 stored at the same number of memory cells in this embodiment 3, like the first group 1.
  • the memory cells 3 of the first group 1 in the Memory cells 3 of the second group 2 stored test results read out by the test equipment 6 and via the external Connections OUT of the integrated circuit 13 to the outside given to them. Outside the integrated circuit 13 are the test results using a test circuit 11 further evaluated to finally determine whether the Memory 10 has passed the functional check or Not.
  • FIG. 2 shows the memory cells 3 of the second group 2 Figure 1, in which the test results by the test equipment 6 have been entered.
  • a one is a match from setpoint and actual value while a saved Zero indicates that the setpoint and actual value are different means that the corresponding memory cell 3 of the first group 1 is defective. Since each memory cell 3 of the first group 1 a memory cell 3 of the second group 2 (in FIG. 4) these are assigned to those with solid lines), a so-called bit fail map is created in this way the location of the defective and the intact memory cells 3 can be removed within the first group 1.
  • FIG. 5 shows another embodiment of the invention, where within the second group 2 no bit fail map like is stored in Figure 3, but only those in column addresses CADR and row addresses RADR divided addresses of the individual defective memory cells. Because usually much fewer memory cells are defective than intact in this way a compression of the test results to be saved reach, so that in this case the number of Memory cells 3 of the second group 2 are chosen to be much smaller can be considered as the number of memory cells 3 first group 1. Here too the test circuit is reduced 11 amount of data to be transmitted when the test results are output.
  • FIG. 3 shows a second exemplary embodiment of the memory matrix of memory 10, which is different from that Figure 1 additional rows RR and columns RC with redundant Has memory cells.
  • the redundant rows RR and columns In the case of redundancy, RC are used to replace addresses each one of the rows R and columns C of the memory cells 3.
  • the test device 6 now performs a functional check of the memory cells 3 of the first group 1 and stores the test results, as previously explained with reference to FIG. 3, in the memory cells 3 of the second group 2. Additionally introduces the test means 6 of this embodiment Redundancy analysis of the in the memory cells 3 of the second Group 2 saved test results.
  • the test circuit 11 shown in FIG. 1 receives the results the redundancy analysis and performs one (by the dashed Corresponding programming) of fuse elements (not shown) in redundancy decoders RRDEC, RCDEC for addressing the redundant lines RR, RC and in the normal decoders RDEC, CDEC.
  • test results stored in the second group in the first group one is to be replaced Row R and column C with defective memory cells 3 (marked by the cached zero) by arrows marked.
  • Figure 4 is yet another feature of another embodiment the second group 2 of memory cells 3 remove, in which a part of the memory cells 3 (in Figure 4 shown in dashed lines) for storing parity bits 4 serves.
  • the parity bits 4 are also through the test means 6 stored in the second group 2, and while saving the test results in the rest Memory cells 3 of the second group 2.
  • the parity bits 4 generated using an error correction code, such as for example the Reed-Solomon code. The use of such Error correction codes enable later reading the test results by the test means 6 the recognition and possibly the correction of when caching falsified test results.
  • the exemplary embodiment in FIG. 3 differs from that in Figure 1 also in that it has three second Groups 2 with memory cells 3 within the memory 10 are present, all of which have the same number of memory cells 3 have, as the first group 1.
  • the test means 6 stores each test result in each of the second group 2 so that all Test results are available in triplicate. When outputting the test results or when evaluating the test results in the course of a Redundancy analysis, the test equipment 6 performs a comparison of all three copies of each of the test results so that it is at Saving the test results detects errors that occur and the value of the test result that most often appears within the copies of the respective test result, processed as a correct test result.
  • Figure 6 shows an embodiment of the invention in which the first group 1 of memory cells 3 and the second group 2 of memory cells 3 arranged in different memories 10 are.
  • the invention is also applicable here, so that the test equipment 6 performing the test has no additional Memory required to store the test results.
  • the test means 6 can either be by a microcontroller be implemented to carry out the function check described runs a corresponding test program, or it can be implemented by hardwired logic his.
  • the use of these two variants for implementation a functional check on memories are the specialist known from the implementation of build-in self-tests.

Description

Die Erfindung betrifft eine Anordnung mit Speicherzellen und ein Verfahren zur Funktionsüberprüfung von Speicherzellen.
Integrierte Speicher weisen Speicherzellen auf, in denen Daten gespeichert werden können. Üblicherweise handelt es sich dabei um digitale Daten, also um die logischen Zustände "0" und "1". Insbesondere im Anschluß an die Herstellung eines Speichers ist es erforderlich, die Funktionsfähigkeit des Speichers und damit seiner einzelnen Speicherzellen zu überprüfen. Hierzu ist es üblich, Testdaten in jede einzelne Speicherzelle einzuschreiben und wieder auszulesen, wobei anschließend ein Vergleich zwischen den eingeschriebenen und wieder ausgelesenen Daten erfolgt, so daß feststellbar ist, ob eine Funktionsstörung vorliegt oder nicht.
Eine einfache Funktionsüberprüfung ist auf folgende Weise durchführbar: Zunächst werden in sämtliche Speicherzellen des Speichers Nullen eingeschrieben und anschließend ausgelesen. Durch Vergleich der jeweils ausgelesenen Daten mit dem eingeschriebenen Datum "Null" werden Funktionsfehler erkannt. Anschließend wird analog in alle Speicherzellen eine Eins eingeschrieben, wieder ausgelesen und es findet wiederum jeweils der bereits beschriebene Vergleich, nun allerdings mit dem Datum "Eins", statt. Weist eine Speicherzelle in wenigstens einem der beiden geschilderten Fälle einen Funktionsfehler auf, gilt sie als defekt.
Außer dem geschilderten einfachen Fall, daß nacheinander lauter Nullen und lauter Einsen in die Speicherzellen eingeschrieben und wieder ausgelesen werden, sind natürlich auch kompliziertere Testmuster in den Speicher einschreibbar.
Um die Ausbeute bei Speichern zu erhöhen, ist es bekannt, redundante Zeilen bzw. redundante Spalten mit Speicherzellen vorzusehen, die aufgrund der gewonnenen Testergebnisse zum Ersetzen von Zeilen bzw. Spalten mit defekten Speicherzellen eingesetzt werden können. Zu ihrer Aktivierung erfolgt eine Programmierung (beispielsweise über Laserfuses), die zur Folge hat, daß bei Anliegen der entsprechenden Zeilen- bzw. Spaltenadresse statt der Zeile bzw. Spalte mit den defekten Speicherzellen eine der redundanten Zeilen bzw. Spalten adressiert wird.
Die beschriebene Funktionsüberprüfung erfordert die Übertragung großer Datenmengen - nämlich der aus den Speicherzellen wieder ausgelesenen Daten - vom zu überprüfenden Speicher zu einer entsprechenden Testeinrichtung, die die Überprüfung, einschließlich des Vergleichs zwischen den Testdaten und den wieder ausgelesenen Daten, vornimmt. Die mögliche Datenrate ist unter anderem durch die Anzahl der zur Verfügung stehenden Anschlüsse des Speichers limitiert. Insbesondere, wenn es sich bei dem Speicher um einen Speicherkern handelt, der sich als sogenanntes "Embedded Memory" gemeinsam mit weiteren Schaltungskomponenten, wie beispielsweise einem Prozessor, auf einer gemeinsamen integrierten Schaltung befindet, weist diese nur eine geringe Anzahl von externen Anschlüssen (im Extremfall sogar überhaupt keinen) auf, über die von außerhalb direkt auf den Speicher zugegriffen werden kann.
Um den Engpaß der wenigen zur Verfügung stehenden Anschlüsse zu umgehen, ist es bekannt, bei Embedded Memories eine die Funktionsüberprüfung durchführende Prüfschaltung auf derselben integrierten Schaltung vorzusehen, auf der sich der Speicher befindet. Sie kann als fest verdrahtete Logik oder als Controller realisiert sein und führt selbsttätig die gewünschte Funktionsüberprüfung (d.h. Einschreiben der Testdaten in die Speicherzellen, Auslesen der Speicherzellen und Vergleich der ausgelesenen Daten mit den Testdaten) durch, wobei bei Auftreten von Funktionsfehlern ein entsprechendes Ergebnissignal nach außerhalb der integrierten Schaltung geliefert wird. Allerdings kann auf diese Weise von außerhalb der integrierten Schaltung die Adresse der defekten Speicherzellen nicht festgestellt werden. Eine solche Realisierung wird auch als "Built-in Self Test" (BIST) bezeichnet.
Zur Durchführung der beschriebenen Funktionsüberprüfung weist die Prüfschaltung in der Regel entsprechende Speichermittel auf, in denen die Prüfergebnisse gespeichert werden können.
Die US-A 5,073,891 beschreibt ein Verfahren und eine Vorrichtung zur Funktionsüberprüfung von Speicherzellen, bei der der Speicher in zwei Gruppen ("Partitions") geteilt wird, die nacheinander geprüft werden, während die jeweils andere Gruppe für andere Zwecke gebraucht wird.
Die US-A 4,654,847 beschreibt eine Vorrichtung zur automatischen Korrektur von fehlerbehafteten Daten. In einem Hauptspeicher werden Datenfehler detektiert. Handelt es sich um Einzel-Bit-Fehler, werden diese beim Auslesen durch eine Fehlerkorrektureinheit behoben. Treten Mehr-Bit-Fehler auf, wird die Adressse, die Position und der richtige Wert des jeweiligen Datums in einem zusätzlichen Speicher abgelegt, der kleiner als der Hauptspeicher ist
Der Erfindung liegt die Aufgabe zugrunde, die Funktionsüberprüfung von Speicherzellen zu erleichtern.
Diese Aufgabe wird mit einem Verfahren gemäß Anspruch 1 sowie einer Anordnung gemäß Anspruch 7 gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in abhängigen Ansprüchen gekennzeichnet.
Das erfindungsgemäße Verfahren sieht vor, zunächst nur eine erste Gruppe der Speicherzellen zu prüfen und die dabei anfallenden Prüfergebnisse in einer zweiten Gruppe der Speicherzellen zwischenzuspeichern. Dabei werden die Prüfergebnisse vorübergehend in den ebenfalls zu prüfenden Speicherzellen der zweiten Gruppe gespeichert, ohne daß hierfür ein zusätzlicher Speicher als Bestandteil des die Prüfung durchführenden Prüfmittels notwendig ist. Somit reduziert sich vorteilhaft der Aufwand für die Realisierung des Prüfmittels.
Eine besonders vorteilhafte Weiterbildung der Erfindung sieht vor, daß die Speicherzellen der beiden Gruppen Bestandteile eines gemeinsamen Speichers sind und daß das vor einer Ausgabe der Prüfergebnisse aus dem Speicher das Zwischenspeichern in den Speicherzellen der zweiten Gruppe erfolgt. Da die Speicherzellen der ersten Gruppe getestet werden, bevor Prüfergebnisse nach außerhalb des Speichers ausgegeben werden, ist der Zeitpunkt der Ausgabe der Prüfergebnisse vorteilhafterweise unabhängig von ihrer Erzeugung. Damit kann die Funktionsüberprüfung schneller durchgeführt werden, da sie vom Engpaß der Übertragung der Prüfungsergebnisse über die externen Anschlüsse nach außerhalb entkoppelt ist.
Vorteilhaft ist weiterhin, daß durch das Speichern der Prüfergebnisse in der Speicheranordnung eine Nachbereitung der zwischengespeicherten Prüfergebnisse möglich ist, bevor sie nach außerhalb des Speichers ausgelesen werden. Hierdurch kann eine Komprimierung der Prüfergebnisse erzielt werden, beispielsweise indem nur die Adressen defekter der Speicherzellen nach außerhalb der Speicheranordnung ausgegeben werden.
Nach einer Weiterbildung der Erfindung wird anhand der gespeicherten Prüfergebnisse eine Redundanzanalyse der geprüften Speicherzellen durchgeführt, woraufhin nur die Ergebnisse der Redundanzanalyse, nämlich die Adressen von durch redundante Zeilen bzw. redundante Spalten zu ersetzenden Zeilen bzw. Spalten der Speicherzellen nach außerhalb der Speicheranordnung übermittelt werden. Dies hat den Vorteil, daß durch die on-chip durchgeführte Redundanzanalyse ebenfalls eine Komprimierung der Prüfergebnisse erfolgt, die anschließend nicht komplett, sondern nur reduziert auf das Ergebnis der Redundanzanalyse nach außerhalb der Speicheranordnung gegeben werden. Somit ist die zu übertragende Datenmenge wesentlich reduziert. Das nach außerhalb übertragene Ergebnis der Redundanzanalyse kann direkt für eine entsprechende Programmierung der redundanten Zeilen bzw. Spalten der Speicheranordnung (z.B. durch Aufschmelzen von trennbaren Verbindungen mittels Laser) durch eine entsprechende externe Programmierschaltung verwendet werden.
Nach einer Weiterbildung der Erfindung werden die gespeicherten Prüfergebnisse aus den Speicherzellen der zweiten Gruppe ausgelesen und anschließend die Speicherzellen der zweiten Gruppe geprüft, wobei die entsprechenden Prüfergebnisse in den Speicherzellen der ersten Gruppe zwischengespeichert werden. Auf diese Weise ist es möglich, alle Speicherzellen der Speicheranordnung in zwei aufeinanderfolgenden Phasen zu überprüfen. Selbstverständlich ist es auch möglich, die Speicheranordnung in mehr als zwei Gruppen von Speicherzellen aufzuteilen, die erfindungsgemäß wechselweise geprüft werden.
Eine Weiterbildung der Erfindung sieht vor, daß die Prüfergebnisse unter Verwendung eines Fehlerkorrekturcodes in den Speicherzellen der ersten bzw. zweiten Gruppe gespeichert werden. Dies ermöglicht beim Auslesen bzw. Auswerten der Prüfergebnisse aus den Speicherzellen (beispielsweise bei der beschriebenen Redundanzanalyse) die Korrektur von Fehlern, die beim Speichern der Prüfergebnisse auftreten. Solche Fehler sind beispielsweise darauf zurückzuführen, daß die Speicherzellen der zweiten Gruppe beim Zwischenspeichern der Prüfergebnisse der Speicherzellen der ersten Gruppe noch keiner Funktionsüberprüfung unterzogen worden sind.
Alternativ oder ergänzend zur Verwendung von Fehlerkorrekturcodes beim Speichern der Prüfergebnisse ist es nach einer Weiterbildung der Erfindung vorgesehen, die Prüfergebnisse jeweils wenigstens zweifach in den Speicherzellen der ersten bzw. der zweiten Gruppe zu speichern und beim Auslesen der Prüfergebnisse einen Vergleich zwischen den Kopien jedes der Prüfergebnisse vorzunehmen. Auf diese Weise ist ebenfalls feststellbar, ob beim Speichern der Prüfergebnisse Fehler aufgetreten sind. Werden mehr als zwei Kopien jedes Prüfergebnisses gespeichert, ist auch eine Fehlerkorrektur dadurch möglich, daß derjenige Wert, der beim Auslesen aus den Speicherzellen innerhalb der Kopien eines Prüfergebnisses am häufigsten vorkommt, als "richtiges" Prüfergebnis angesehen wird.
Eine Weiterbildung der Erfindung sieht vor, daß als Prüfergebnisse nur Adressen von defekten Speicherzellen gespeichert werden. Anstelle des Erstellens einer sogenannten "Bit-Map", bei der jeder Speicherzelle ein entsprechendes Ergebnisbit zugeordnet wird, das als binäre Information das Prüfergebnis "funktionsfähig" bzw. "defekt" enthält, läßt sich auf diese Weise die Menge der als Prüfergebnis zu speichernden Daten reduzieren, da im allgemeinen ein nur sehr geringer Anteil der gesamten Speicherzellen defekt ist.
Die erfindungsgemäße Anordnung weist Speicherzellen und ein Prüfmittel zu deren Funktionsüberprüfung gemäß dem geschilderten erfindungsgemäßen Verfahren auf.
Eine Ausführungsform der Erfindung sieht vor, daß die erste und die zweite Gruppe von Speicherzellen Bestandteile verschiedener Speicher sind. Diese können beispielsweise auf unterschiedlichen integrierten Schaltungen angeordnet sein. Es werden dann beide Speicher abwechselnd getestet, wobei in einem der beiden die Prüfergebnisse des jeweils anderen zwischengespeichert werden. Die Erfindung ist auch zur Funktionsüberprüfung von auf einem Wafer angeordneten Gruppen von Speicherzellen anwendbar.
Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Die Ausführungsbeispiele der Erfindung zeigen:
Figur 1
ein erstes Ausführungsbeispiel einer erfindungsgemäßen Anordnung,
Figur 2
ein Detail aus Figur 1,
Figur 3
ein Detail eines zweiten Ausführungsbeispiels der erfindungsgemäßen Anordnung,
Figur 4
ein Ausführungsbeispiel eines Details aus Figur 3, nämlich eine zweite Gruppe von Speicherzellen, in denen Prüfergebnisse in Form einer Bit-Fail-Map gespeichert sind,
Figur 5
ein anderes Ausführungsbeispiel eines Details aus Figur 3, nämlich eine zweite Gruppe von Speicherzellen, in denen Prüfergebnisse in komprimierter Form gespeichert sind,
Figur 6
ein weiteres Ausführungsbeispiel der Erfindung mit zwei zu prüfenden Speichern und
Figur 7
ein Ausführungsbeispiel des erfindungsgemäßen Prüfungsverfahrens.
Figur 1 zeigt ein erstes Ausführungsbeispiel der Erfindung. Dargestellt ist ein auf einer integrierten Schaltung 13 angeordneter Speicher 10, der Speicherzellen 3 und ein Prüfmittel 6 zur Überprüfung der Funktionsfähigkeit der Speicherzellen 3 aufweist. Die Speicherzellen 3 sind matrixförmig in Zeilen R und Spalten C angeordnet. Die Zeilen R sind über einen Zeilendecoder RDEC und die Spalten C über einen Spaltendecoder CDEC adressierbar. Die Speicherzellen 3 sind DRAM-Speicherzellen, die für gewöhnlich als 1-Transistor-1-Kondensator-Speicherzellen realisiert sind. Es kommen auch andere Arten von Speicherzellen in Frage.
Die eine Hälfte der Speicherzellen 3 sind zu einer ersten Gruppe 1 zusammengefaßt und die andere Hälfte der Speicherzellen 3 zu einer zweiten Gruppe 2.
In den Figuren sind nur für die Erfindung wesentliche Komponenten dargestellt. Daher ist auch nur eine geringe Anzahl der Speicherzellen 3 dargestellt.
Die integrierte Schaltung 13 weist weiterhin einen Mikrocontroller 12 auf, der über einen Adreßbus 14 mit den Decodern RDEC, CDEC verbunden ist. Vom Microcontroller 12 über den Adreßbus 14 adressierte Speicherzellen 3 sind über einen Datenbus 15 vom Controller 12 beschreibbar oder können durch diesen ausgelesen werden. Beim dargestellten Speicher 10 handelt es sich um ein Embedded Memory, auf welches ausschließlich über den Controller 12 zugreifbar ist, nicht jedoch direkt von außerhalb der integrierten Schaltung 13. Der Controller 12 ist mit externen Anschlüssen OUT der integrierten Schaltung 13 verbunden, über die er mit ihrer Umgebung kommuniziert.
Das Prüfmittel 6 ist ebenfalls mit dem Adreßbus 14 und dem Datenbus 15 verbunden, so daß es über den Adreßbus 14 die Speicherzellen 3 adressieren kann und über den Datenbus 15 Daten in diese einschreiben beziehungsweise aus ihnen wieder auslesen kann. Für die Durchführung einer Funktionsüberprüfung der Speicherzellen 3 schreibt das Prüfmittel 6 Testdaten (beispielsweise lauter Einsen oder lauter Nullen) in alle Speicherzellen 3 der ersten Gruppe 1. Anschließend liest das Prüfmittel 6 die Speicherzellen 3 der ersten Gruppe 1 wieder nacheinander aus und vergleicht die ausgelesenen Daten mit dem zuvor eingeschriebenen Testdatum. In Figur 1 ist angedeutet, daß dieser Vergleich zwischen Soll- und Istwert mittels eines Komparators 5 durchgeführt wird. Das Ergebnis dieses Vergleichs, also das Ausgangssignal des Komparators 5, wird für jede Speicherzelle 3 der ersten Gruppe 1 in je einer Speicherzelle 3 der zweiten Gruppe 2 abgespeichert, die bei diesem Ausführungsbeispiel dieselbe Anzahl von Speicherzellen 3 aufweist, wie die erste Gruppe 1.
Erfindungsgemäß ist weiterhin vorgesehen, daß nach der Überprüfung der Speicherzellen 3 der ersten Gruppe 1 die in den Speicherzellen 3 der zweiten Gruppe 2 gespeicherten Prüfergebnisse vom Prüfmittel 6 ausgelesen und über die externen Anschlüsse OUT der integrierten Schaltung 13 nach außerhalb derselben gegeben werden. Außerhalb der integrierten Schaltung 13 werden die Prüfergebnisse mittels einer Prüfschaltung 11 weiter ausgewertet, um abschließend festzustellen, ob der Speicher 10 die Funktionsüberprüfung bestanden hat oder nicht.
Figur 2 zeigt die Speicherzellen 3 der zweiten Gruppe 2 aus Figur 1, in die bereits die Prüfergebnisse durch das Prüfmittel 6 eingetragen wurden. Eine Eins gibt dabei eine Übereinstimmung von Soll- und Istwert an, während eine gespeicherte Null anzeigt, daß Soll- und Istwert verschieden sind, das heißt, daß die entsprechende Speicherzelle 3 der ersten Gruppe 1 defekt ist. Da jeder Speicherzelle 3 der ersten Gruppe 1 eine Speicherzelle 3 der zweiten Gruppe 2 (in Figur 4 sind dies diejenigen mit durchgezogenen Linien) zugeordnet sind, ist auf diese Weise eine sogenannte Bit-Fail-Map erstellt worden, der die Lage der defekten und der intakten Speicherzellen 3 innerhalb der ersten Gruppe 1 entnehmbar ist.
Bei diesem Ausführungsbeispiel werden nur die Adressen der defekten Speicherzellen 3 aus der ersten Gruppe nach außerhalb der integrierten Schaltung 13 zur Prüfschaltung 11 übermittelt. Hierdurch kann eine bedeutende Reduzierung der zu übertragenden Datenmenge erreicht werden.
Figur 5 zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem innerhalb der zweiten Gruppe 2 keine Bit-Fail-Map wie in Figur 3 gespeichert ist, sondern lediglich die in Spaltenadressen CADR und Reihenadressen RADR unterteilten Adressen der einzelnen defekten Speicherzellen. Da in der Regel viel weniger Speicherzellen defekt als intakt sind, läßt sich auf diese Weise eine Komprimierung der zu speichernden Prüfergebnisse erreichen, so daß in diesem Fall die Anzahl der Speicherzellen 3 der zweiten Gruppe 2 sehr viel geringer gewählt werden kann, als die Anzahl der Speicherzellen 3 der ersten Gruppe 1. Auch hier reduziert sich die zur Prüfschaltung 11 zu übermittelnde Datenmenge bei Ausgabe der Prüfergebnisse.
Figur 3 zeigt ein zweites Ausführungsbeispiel der Speichermatrix des Speichers 10, der im Unterschied zu derjenigen aus Figur 1 zusätzlich Zeilen RR und Spalten RC mit redundanten Speicherzellen aufweist. Die redundanten Zeilen RR und Spalten RC dienen im Redundanzfall einem adressenmäßigen Ersetzen je einer der Reihen R beziehungsweise Spalten C der Speicherzellen 3. Das Prüfmittel 6 führt nun eine Funktionsüberprüfung der Speicherzellen 3 der ersten Gruppe 1 durch und speichert die Prüfergebnisse, wie zuvor anhand der Figur 3 erläutert, in den Speicherzellen 3 der zweiten Gruppe 2. Zusätzlich führt das Prüfmittel 6 dieses Ausführungsbeispiels eine Redundanzanalyse der in den Speicherzellen 3 der zweiten Gruppe 2 gespeicherten Prüfergebnisse durch. Bei einer Redundanzanalyse wird festgestellt, welche Zeilen beziehungsweise Spalten von Speicherzellen durch eine der redundanten Spalten beziehungsweise Zeilen zu ersetzen ist, da sie wenigstens eine Speicherzelle aufweist, die defekt ist. In Figur 4 wurde je eine Zeile und je eine Spalte durch Pfeile markiert, deren zugehörige Zeilen und Spalten in der ersten Gruppe 1 aufgrund der durch die Nullen gekennzeichneten Defekte durch eine redundante Spalte beziehungsweise Zeile zu ersetzen sind. Algorithmen zur Durchführung der beschriebenen Redundanzanalyse sind dem Fachmann von herkömmlichen Redundanzanalyseschaltungen, die üblicherweise bei Speichertestern für DRAMs eingesetzt werden, bekannt.
Die in Figur 1 dargestellte Prüfschaltung 11 erhält die Ergebnisse der Redundanzanalyse und führt eine (durch den gestrichelten Pfeil angedeutete) entsprechende Programmierung von (nicht dargestellten) Fuseelementen in Redundanzdecodern RRDEC, RCDEC zur Adressierung der redundanten Leitungen RR, RC und in den Normaldecodern RDEC, CDEC durch.
In Figur 4, die in der zweiten Gruppe gespeicherte Prüfergebnisse der ersten Gruppe enthält, sind je eine zu ersetzende Zeile R und Spalte C mit defekten Speicherzellen 3 (gekennzeichnet durch die zwischengespeicherte Null) durch Pfeile markiert.
Figur 4 ist noch ein anderes Merkmal eines weiteren Ausführungsbeispiels der zweiten Gruppe 2 von Speicherzellen 3 zu entnehmen, bei denen ein Teil der Speicherzellen 3 (in Figur 4 gestrichelt dargestellt) zum Speichern von Paritätsbits 4 dient. Der Einfachheit halber ist nur ein Paritätbit pro Zeile R dargestellt. Die Paritätsbits 4 werden ebenfalls durch das Prüfmittel 6 in der zweiten Gruppe 2 gespeichert, und zwar während des Speicherns der Prüfergebnisse in den übrigen Speicherzellen 3 der zweiten Gruppe 2. Dabei werden die Paritätsbits 4 mittels eines Fehlerkorrekturcodes erzeugt, wie beispielsweise dem Reed-Solomon-Code. Der Einsatz eines solchen Fehlerkorrekturcodes ermöglicht beim späteren Auslesen der Prüfergebnisse durch das Prüfmittel 6 das Erkennen und gegebenenfalls die Korrektur von beim Zwischenspeichern möglicherweise verfälschten Prüfergebnissen.
Das Ausführungsbeispiel in Figur 3 unterscheidet sich von demjenigen in Figur 1 auch darin, daß bei ihm drei zweite Gruppen 2 mit Speicherzellen 3 innerhalb des Speichers 10 vorhanden sind, die alle dieselbe Anzahl von Speicherzellen 3 aufweisen, wie die erste Gruppe 1. Das Prüfmittel 6 speichert jedes Prüfergebnis in jeder der zweiten Gruppe 2, so daß alle Prüfergebnisse dreifach vorliegen. Beim Ausgeben der Prüfergebnisse oder beim Auswerten der Prüfergebnisse im Zuge einer Redundanzanalyse führt das Prüfmittel 6 einen Vergleich aller drei Kopien jedes der Prüfergebnisse durch, so daß es beim Speichern der Prüfergebnisse auftretende Fehler erkennt und denjenigen Wert des Prüfergebnisses, welcher am häufigsten innerhalb der Kopien des jeweiligen Prüfergebnisses auftaucht, als korrektes Prüfergebnis weiterverarbeitet.
Figur 6 zeigt ein Ausführungsbeispiel der Erfindung, bei dem die erste Gruppe 1 von Speicherzellen 3 und die zweite Gruppe 2 von Speicherzellen 3 in unterschiedlichen Speichern 10 angeordnet sind. Auch hier ist die Erfindung anwendbar, so daß das die Prüfung durchführende Prüfmittel 6 keinen zusätzlichen Speicher zum Speichern der Prüfergebnisse benötigt.
Das Prüfmittel 6 kann entweder durch einen Microcontroller realisiert sein, der zur Durchführung der beschriebenen Funktionsüberprüfung ein entsprechendes Testprogramm abarbeitet, oder es kann durch eine festverdrahtete Logik realisiert sein. Der Einsatz dieser beiden Varianten zur Durchführung einer Funktionsüberprüfung bei Speichern sind dem Fachmann von der Realisierung von Build-In-Self-Tests bekannt.

Claims (9)

  1. Verfahren zur Funktionsüberprüfung von Speicherzellen (3),
    bei dem eine erste Gruppe (1) der Speicherzellen (3) geprüft wird, wobei entsprechende Prüfergebnisse in einer zweiten Gruppe (2) der Speicherzellen (3) gespeichert werden,
    und bei dem die in den Speicherzellen (3) der zweiten Gruppe (2) gespeicherten Prüfergebnisse ausgegeben werden,
    dadurch gekennzeichnet, daß anschließend die Speicherzellen (3) der zweiten Gruppe (2) geprüft werden, wobei entsprechende Prüfergebnisse in den Speicherzellen (3) der ersten Gruppe (1) gespeichert werden.
  2. Verfahren nach Anspruch 1,
    bei dem die Prüfergebnisse unter Verwendung eines Fehlerkorrekturcodes (4) in den Speicherzellen (3) der ersten (1) und/oder zweiten (2) Gruppe gespeichert werden.
  3. Verfahren nach Anspruch 1,
    bei dem die Prüfergebnisse wenigstens in doppelter Ausführung in den Speicherzellen (3) der ersten (1) und/oder zweiten (2) Gruppe gespeichert werden und anschließend ein Vergleich (5) zwischen den Kopien jedes der Prüfergebnisse erfolgt.
  4. Verfahren nach einem der Ansprüch 1 bis 3,
    dadurch gekennzeichnet, dass die Prüfergebnisse unter Hinzufügung einer Zusatzinformation in der zweiten Gruppe (2) von Speicherzellen (3) gespeichert werden, wobei die Zusatzinformation während einer nachfolgenden Auswertung der Prüfergebnisse dem Erkennen eines beim Speichern der Prüfergebnisse in der zweiten Gruppe (2) gegebenenfalls auftretenden Fehlers dient.
  5. Verfahren nach Anspruch 4,
    wobei die Prüfergebnisse unter Verwendung eines Fehlerkorrekturcodes (4) in der zweiten Gruppe (2) von Speicherzellen (3) gespeichert werden.
  6. Verfahren nach Anspruch 4,
    bei dem die Prüfergebnisse wenigstens in doppelter Ausführung in der zweiten Gruppe (2) von Speicherzellen (3) gespeichert werden,
    und bei dem anschließend ein Vergleich (5) zwischen den Kopien jedes der Prüfergebnisse erfolgt.
  7. Anordnung
    mit einer ersten Gruppe (1) und einer zweiten Gruppe (2) von Speicherzellen (3)
    und mit einem Prüfmittel (6) zur Funktionsüberprüfung der Speicherzellen (3),
    das die Speicherzellen (3) der ersten Gruppe (1) prüft, wobei es entsprechende Prüfergebnisse in den Speicherzellen (3) der zweiten Gruppe (2) speichert,
    und das die Prüfergebnisse aus den Speicherzellen (3) der zweiten Gruppe (2) nach außerhalb der Anordnung ausgibt.
    dadurch gekennzeichnet, daß das Prüfmittel (6) die Speicherzellen (3) der zweiten Gruppe (2) prüft, wobei es entsprechende Prüfergebnisse in den Speicherzellen (3) der ersten Gruppe (1) speichert.
  8. Anordnung nach Anspruch 7,
    deren Prüfmittel (6) die Prüfergebnisse unter Verwendung eines Fehlerkorrekturcodes in den Speicherzellen (3) der zweiten Gruppe (2) speichert.
  9. Anordnung nach Anspruch 7,
    deren Prüfmittel (6) die Prüfergebnisse wenigstens in doppelter Ausführung in den Speicherzellen (3) der ersten (1) und/oder zweiten (2) Gruppe speichert und anschließend einen Vergleich (5) zwischen den Kopien jedes der Prüfergebnisse durchführt.
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