DE3412677C2

DE3412677C2 -

Info

Publication number: DE3412677C2
Application number: DE3412677A
Authority: DE
Inventors: Yutaka Tokio/Tokyo Jp Kumagai
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1983-04-04
Filing date: 1984-04-04
Publication date: 1988-08-25
Also published as: DE3412677A1; GB2137784B; GB8408670D0; GB2137784A; JPS6236317B2; US4615030A; JPS59185098A

Description

Die Erfindung betrifft eine Halbleiterspeichervorrich tung mit einer, eine Vielzahl von in Matrixform ange ordneten Speicherzellen aufweisenden Speicheranordnung zum Speichern von Informationen, die mit Wort- und Bit-Leitungen verbunden ist, einer Datenleitung, die selektiv mit den Bit-Leitungen der Speicheranordnung verbindbar ist, einer mit der Datenleitung verbundenen Dateneingabeschaltung zur Eingabe von Informationen in eine ausgewählte Speicherzelle und einer mit der Datenleitung verbundenen Datenausgabeschaltung zur Ausgabe der Informationen aus einer ausgewählten Spei cherzelle und zur Weiterleitung dieser Informationen an eine Ausgabestelle über die Datenleitung.

Vor kurzem wurde eine Halbleiterspeichervorrichtung mit großer Speicherkapazität, beispielsweise ein sta tistischer Speicher mit 256 KBit und ein dynamischer Speicher mit 1 MBit entwickelt, was die Entwicklung der Halbleiterherstellungsverfahren widerspiegelt. Aufgrund der komplizierten Struktur und des großen Umfangs von Speicheranordnung in einer Halbleiterspei cher vorrichtung ist es jedoch schwierig, eine Halbleiter speichervorrichtung ohne defekte Zellen herzustellen.

Wenn eine vollständige Halbleiterspeichervorrichtung ohne defekte Zellen gewünscht wird, so nimmt die Ausbeu te des Halbleiterspeicherchips erheblich ab, wodurch die Herstellungskosten ansteigen.

Wenn demnach eine defekte Zelle einer Halbleiterspei chervorrichtung durch Schaltungsmittel geheilt oder korrigiert wird, so nimmt die Ausbeute eines großen Halbleiterspeicherchips beträchtlich zu.

Es wurde bereits ein Speicherchip mit einer normalen Speicheranordnung zusammen mit einer redundanten oder überzähligen Speicherzelle vorgeschlagen. Wenn in die sem Fall eine defekte Zelle in einer Speicheranordnung auftritt, so wird die defekte Zelle durch eine redun dante Speicherzelle ersetzt.

Zum besseren Verständnis der Erfindung wird bereits an dieser Stelle auf die Zeichnungen Bezug genommen.

Fig. 1, die sich aus Fig. 1A und Fig. 1B zusammen setzt, zeigt ein Blockschaltbild einer bekannten stati schen Speichervorrichtung mit einer redundanten Zelle. Dabei sind mit den Bezugszeichen 1 ein Zeilenadreß-Trei ber, mit 2 ein Zeilenadreß-Decoder mit 3 eine Speicher anordnung, mit 4 ein Spaltenadreß-Treiber, mit 5 ein Spaltenadreß-Decoder, mit 6 Multiplexer, mit 7 eine Dateneingabeschaltung, mit 8 eine Datenausgabeschal tung und mit 9 eine Schreib(freigabe)schaltung gekenn zeichnet. Die Speichervorrichtung nach Fig. 1 weist eine überzählige bzw. redundante Einrichtung für den Ersatz bzw. Backup einer defekten Zelle auf. Dabei weist die redundante Einrichtung einen Ersatzzeilen adreß-Decoder 10, eine Ersatzzeilenspeicherleitung 11, einen Ersatzspaltenadreß-Decoder 12, eine Ersatz spaltenspeicherleitung 13, einen Ersatzmultiplexer 14, eine Drahtanordnung P aus Polysilizium- oder Chrom nickelstahl-Draht zum Verbinden des Ersatzzeilendeco ders 10 mit Wortleitungen sowie eine weitere Drahtanord nung Q aus Polysilizium oder Chromnickel zum Verbinden des Ersatzspaltenadreß-Decoders 12 mit Bitleitungen.

Wenn eine mit einer der Wortleitungen (z. B. der Wort leitung X ₂) verbundene Speicherzelle defekt ist, so wird ein Draht P durch einen Laserstrahl selektiv ge trennt. Wenn dann die defekte Speicherzeklle durch den Zeilenadreß-Treiber 1 ausgewählt wird, so wird die defekte Wortleitung X ₂ zur Ersatzzeilenspeicherleitung X _s geschaltet.

In ähnlicher Weise wird, wenn eine mit der Bit-Leitung Y ₂ der Speicheranordnung 3 verbundene Speicherzelle defekt ist, der Draht Q durch einen Laserstrahl selek tiv getrennt. Wenn dann die defekte Zelle durch den Spaltenadreß-Treiber ausgewählt wird, so wird die Bit- Leitung automatisch zur Ersatzspaltenspeicherleitung Y _s geschaltet.

Damit wird bei der Halbleiterspeichervorrichtung nach Fig. 1 ein defekter Teil durch ein Ersatzteil ersetzt, so daß die Ausbeute eines Halbleiterchips wesentlich verbessert wird.

Die Vorrichtung nach Fig. 1 weist jedoch Nachteile auf, daß zum Trennen des Polysiliziumdrahts eine beson dere Lasertrimmvorrichtung oder zum Trennen eines Chrom nickelstahls eine besondere Stromquelle erforderlich ist und daß das Durchschalten zu einer Ersatzeinrich tung kompliziert ist. Zudem wird beim Trennen eines Polysiliziumdrahts oder eines Chromnickeldrahts die Oberfläche eines Speicherchips durch Spritzer verunrei nigt, so daß die Betriebszuverlässigkeit des Speicher chips vermindert wird.

Aus IBM-TDB, Januar 1971, Seite 2190, ist eine Schal tung bekannt, mit deren Hilfe sich fehlerhafte Bits innerhalb eines gespeicherten Wortes lokalisieren las sen. Dazu wird ein Wort aus einem Speicher ausgelesen, dessen Komplement wieder in dieselbe Speicheradresse eingegeben und das zuerst ausgelesene Wort mit dem dann ausgelesenen Wort, also dem Komplement, vergli chen. Das Ausgangssignal einer Exklusiv-ODER-Logikschal tung zeigt die fehlerhaften Bits an. Dabei muß zur Feststellung und Korrektur eines Fehlers das Komplement des zunächst gewonnenen fehlerhaften Ausgangssignals in den Speicher eingeschrieben werden, bevor der Ver gleich der Ausgangssignale mit der Exklusiv-ODER-Logik schaltung stattfinden kann. Dies führt allerdings zu einer in der Praxis unerträglichen Zeitverzögerung.

Aus NTZ 12/1971, Seiten 630 bis 637 ist es zur Überwa chung und Sicherung von Arbeitsspeichern bekannt, unmit telbar nach jedem Schreibzyklus die Speicherzelle noch mals auszulesen und entweder mit der einzuschreibenden Information zu vergleichen oder auf Parität zu prüfen. Bei diesem "Kontrollesen" wird allerdings die Schreib zykluszeit nahezu verdoppelt.

Weiterhin ist aus der GB-PS 15 69 784 eine Halbleiter speichervorrichtung bekannt, bei der eine fehlerfreie Informationsspeicherung mittels einer Unterbrechungs einrichtung vorgenommen wird, wobei die Adresse einer defekten Speicherzelle gespeichert wird. Ein Adreßwort weist jeweils ein zusätzliches Bit auf, das anzeigt, ob die zugehörige Speicherzelle intakt ist oder nicht. Überdies sind hier bei jedem Schreibvorgang zwei Maschi nenzyklen erforderlich, weil die ausgelesenen Daten in einem unabhängigen Maschinenzyklus geprüft werden. Eine Informationsspeicherung und Speicherprüfung inner halb eines einzigen Zyklus' ist hier nicht gegeben. Bei dieser Speichervorrichtung ist jedoch das Speichern von Informationen und die Prüfung von Speicherzellen sehr zeitaufwendig. Überdies ist der Aufwand an Soft ware in dem mit dem Speicher verwendeten Rechner sehr groß.

Demgegenüber besteht die Aufgabe der Erfindung darin, eine Halbleiterspeichervorrichtung gemäß dem Oberbe griff des Anspruchs 1 zu schaffen, bei der ohne großen Aufwand an Zeit und Software in dem mit der Speichervorrichtung verwendeten Rechner eine korrekte Speicherung von Informationen möglich ist.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 genannten Merkmale gelöst.

Die erfindungsgemäße Halbleiterspeichervorrichtung weist gegenüber dem eingangs beschriebenen Stand der Technik eine Reihe von Vorteilen auf:

Gegenüber der in Fig. 1 geschriebenen Halbleiterspei chervorrichtung ist festzustellen, daß weder eine Er satzzeilen-Wortleitung noch eine Ersatzspalten-Bitlei tung und selbstverständlich auch keine Durchschmelz leitungen (T und Q in Fig. 1) benötigt werden. Da da rüber hinaus kein Laserstrahl zum Trennen einer Schmelz leitung benötigt wird, wird die Chipoberfläche der Speichervorrichtung auch nicht durch Spritzer verun reinigt.

Gegenüber der aus der GB-PS 15 69 784 bekannten Schal tung ist darauf hinzuweisen, daß es nicht notwendig ist, die Adresse einer defekten Zelle zu speichern. Es ist daher auch keine der Unterbrechungseinrichtung entsprechende Vorrichtung vorgesehen. Überdies ist bei der Speichervorrichtung gemäß Anspruch 1 für jeden Schreib- und Prüfvorgang insgesamt ein einziger Maschi nenzyklus ausreichend, da die Prüfung einer ausgewähl ten Speicherzelle am Ende eines jeden Schreibzyklus' erfolgt und zwar jedesmal dann, wenn die Speicherzelle adressiert wird.

Dadurch, daß bei der erfindungsgemäßen Halbleiterspei chervorrichtung ein Fehler einer defekten Zelle ledig lich durch eine interne Schaltung korrigiert wird, kann der Aufbau des Speichersystems vereinfacht und damit die Herstellungskosten der Speichervorrichtung vermindert werden.

Darüber hinaus wird bei der erfindungsgemäßen Halblei terspeichervorrichtung die Ausbeute erheblich verbes sert, da ein teilweise defekter Speicherchip definitiv bzw. positiv benutzt werden kann. Die Erfindung ist besonders nützlich bei einem Defekt in einem einzelnen Bit, einer einzelnen Zeile und/oder einer einzelnen Spalte.

Eine Ausführungsform der Erfindung wird anhand der Zeichnungen näher beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild einer bekannten statischen Halbleiterspeichervorrichtung,

Fig. 2 ein Blockschaltbild einer erfindungsgemäßen statischen Halbleiterspeichervorrichtung mit einer Selbstdiagnoseschaltung und/oder einer Selbstkorrektur schaltung;

Fig. 3 ein Betriebsablaufdiagramm, das die Betriebs weise der Einrichtung nach Fig. 2 zeigt;

Fig. 4 ein detailliertes Schaltungsdiagramm einer Selbstdiagnoseschaltung nach Fig. 2;

Fig. 5 ein detailliertes Schaltungsdiagramm einer Zwi schenspeicherschaltung nach Fig. 2 und

Fig. 6 ein detailliertes Schaltungsdiagramm einer Aus gangsumkehrstufe nach Fig. 2.

Fig. 2, die sich aus den Fig. 2A, 2B, 2C und 2D zusammensetzt, zeigt ein Blockschaltbild einer erfin dungsgemäßen statischen Halbleiterspeichervorrichtung.

Die Speichervorrichtung weist auf einen Zeilenadreß- Treiber 1, der aufgrund eines externen Zeilenadreßein gangssignals AD ein internes Adreßsignal abgibt, einen Zeilenadreß-Decoder 2 zum Auswählen einer der Wortlei tungen X ₁ bis X ₄ durch das interne Adreßsignal, eine Speicheranordnung 3 mit n Wortleitungen und m Bitlei tungen, wobei in Fig. 2 der Übersichtlichkeit halber lediglich 4 Wortleitungen X ₁ bis X ₄ und 4 Bitleitungen Y ₁ bis Y ₄ dargestellt sind, einen Spaltenadreß-Treiber 4, der infolge eines externen Spaltenadreßeingangssig nals ein internes Spaltenadreßsignal abgibt, einen Spaltenadreß-Decoder 5, der einer der Bitleitungen Y ₁ bis Y ₄ das interne Spaltenadreßsignal zuführt, und einen Multiplexer 6 zum Verbinden der ausgewählten Speicherzelle mit den Datenleitungen D und entspre chend dem Ausgangssignal des Spaltenadreß-Decoders 5.

Die erfindungsgemäße Speichervorrichtung weist weiter hin auf eine Freigabesteuerschaltung 9, die entspre chend einem Schreib(freigabe)signal ein Schreib steuersignal Φ _W und ein Lesesteuersignal Φ _R abgibt, eine Dateneingabeschaltung 7 zur Zuführung eines Daten eingabesignals D _IN zu den Datenleitungen D und ent sprechend dem Lesesteuersignal Φ _R, eine Datenausgabe schaltung 8 zur Zuführung einer Speicherzelleninforma tion auf den Datenleitungen D und zu einer Datenaus gangsklemme D _OUT entsprechend dem Schreibsteuersignal Φ _W.

Der Zeilenadreßtreiber 1 und der Spaltenadreßtreiber 4 betehen aus einer Vielzahl von Umkehrstufen. Der Zeilenadreß-Decoder 2 und der Spaltenadreßdecoder 5 be stehen aus einer Vielzahl von UND-Schaltungen (oder NOR-Schaltungen). Die Speicheranordnung 3 weist eine Vielzahl von Speicherzellen auf und es wird angenommen, daß in der dargestellten Ausführungsform die Speicher zelle M ₃₃ defekt ist. Der Multiplexer 6 weist eine Vielzahl von MOS-Transistoren auf, die mit den Bitlei tungen verbunden sind.

Die erfindungsgemäße Speichervorrichtung weist weiter hin eine Selbstdiagnoseschaltung 15, ein Zeilenregister 16, ein Spaltenregister 17, eine NOR-Schaltung 18 und einen Ausgangssignalinverter 19 auf.

Die Selbstdiagnoseschaltung 15 speichert die Informa tion auf den Datenleitungen D und , die in einer ausge wählten Speicherzelle gespeichert werden soll. Diese Information wird durch die Dateneingabeschaltung 7 zugeführt. Dann wird das in der Speicherzelle gespei cherte Signal sofort durch das Schreibsteuersignal Φ _W ausgelesen und das ausgelesene Signal wird den Daten leitungen D und zugeführt. Dann vergleicht die Selbst diagnoseschaltung 15 die aus der Speicherzelle ausgele senen Daten auf der Datenleitung D und mit den in der Selbstdiagnoseschaltung 15 gespeicherten Daten, die dem ursprünglich zu speichernden Signal entspre chen. Wenn diese beiden Daten nicht miteinander überein stimmen, so liefert die Selbstdiagnoseschaltung 15 ein Fehlersignal P.

Das Zeilenregister 16 und das Spaltenregister 17 empfan gen in einem Schreibzyklus das Zeilenleitungssignal und das Spaltenleitungssignal (H-Pegel) der ausgewähl ten Speicherzelle entsprechend dem Fehlersignal P der Selbstdiagnoseschaltung 15. Das Zeilenregister 16 lie fert ein Koinzidenzsignal, wenn der Zeilenleitungspegel der ausgewählten Speicherzelle mit dem gespeicherten Zeilensignalpegel übereinstimmt. In gleicher Weise liefert das Spaltenregister 17 ein Koinzidenzsignal, wenn der Spaltenleitungspegel der ausgewählten Speicher zelle mit dem gespeicherten Spaltensignalpegel im Lese zyklus übereinstimmt.

Eine logische Schaltung 18, die sich aus einer NOR- Schaltung zusammensetzt, liefert ein Steuersignal S dann, wenn sowohl das Zeilenregister 16 als auch das Spaltenregister 17 ein Koinzidenzsignal liefern.

Die Ausgangssignal-Umkehrstufe 19 kehrt das Ausgangssignal der Datenausgabeschaltung 8 um wenn die NOR-Schaltung 18 ein Steuersignal S liefert. Das invertierte Signal wird der Ausgangsklemme D _OUT zugeführt.

Die Selbstdiagnoseschaltung 15 weist einen Assoziativ speicher oder einen zugeordneten Speicher auf, wie er beispielsweise in Fig. 4 dargestellt ist. Dabei weist eine Speicherschaltung 21 auf: MOS-Transistoren Q ₃, Q ₄, Q ₅ und Q ₆, ein Paar von Schalttransistoren Q ₁ und Q ₂, die das Signal auf den Datenleitungen D und der Speicherschaltung 21 durch das Schreibsteuer signal Φ _W zuführen, ein Paar von MOS-Transistoren Q ₇, Q ₈, die durch das Potential am Punkt B und der Datenlei tung D gesteuert werden, ein weiteres Paar von MOS-Tran sistoren Q ₉ und Q ₁₀, die durch das Potential am Punkt A und der Datenleitung gesteuert werden, sowie eine Umkehrstufe I.

Das Zeilenregister 16 und das Spaltenregister 17 weisen eine Vielzahl von Zwischenspeicherschaltungen 20 auf, wie es in Fig. 5 dargestellt ist. Die Zwischenspeicher schaltung 20 weist MOS-Transistoren Q ₁₁ bis Q ₁₇ eine Umkehrstufe I und eine UND-Schaltung A auf. Nach Empfang eines Fehlersignals P in der Schreibphase, speichert die Zwischenspeicherschaltung 20 die Infor mation auf der Wort- oder Bitleitung und setzt den Verbindungspunkt Q auf hohen oder H-Pegel, so daß der MOS-Transistor Q ₁₇ leitend wird. Wenn dann die gleiche Wort- oder Bitleitung in der Lesephase und in der Schreibphase ausgewählt wird, so liefert die Zwischen speicherschaltung 20 einen invertierten Pegel auf der ausgewählten Wortleitung oder der ausgewählten Bitlei tung zu der Ausgangsleitung X _s oder Y _s.

Die Ausgangssignal-Umkehrstufe 19 ist in Fig. 6 dargestellt und weist MOS-Transistoren Q ₁₈ bis Q ₂₁, Umkehrstufen I und einen Verstärker M auf. Wenn der Ausgang S der NOR-Schaltung 18 (siehe Fig. 2) sich auf niedrigem bzw. L-Pegel befindet, leiten die MOS-Transistoren Q ₁₈ und Q ₁₉ und das Ausgangssignal von einer Speicher zelle wird so wie es ist der Ausgangsklemme der D _OUT zugeführt. Andererseits wenn das Ausgangssignal S der NOR-Schaltung sich auf H-Pegel befindet, so leiten die MOS-Transistoren Q ₂₀ und Q ₂₁ und das Ausgangssignal von der Speicherzelle wird invertiert, so daß das inver tierte Signal der Ausgangsklemme D _OUT zugeführt wird.

Die Betriebsweise der erfindungsgemäßen Speichervorrich tung wird nun anhand der in Fig. 3 dargestellten Be triebsablauffolge näher beschrieben.

Während einer Schreibdauer t _WC, werden die Wortleitung X ₁ und die Bitleitung Y ₁ durch die Zeilen- und Spalten- Adreßsignale AD dekodiert und die normale bzw. intakte Speicherzelle M ₁₂ wird ausgewählt. Zum Anfang der Schreibdauer t _WC befindet sich das Schreib(freigabe)- signal auf H-Pegel und es befinden sich damit das Schreisteuersignal Φ _W auf L-Pegel und das Lesesteuer signal Φ _R auf H-Pegel. Die Datenausgangsleitungen D und der Dateneingabeschaltung 7 befinden sich auf H-Pegel. Damit wird die Datenausgabeschaltung 8 daran gehindert, ein Ausgangssignal zu liefern und die Selbst diagnoseschaltung 15 speichert nicht das Signal auf den Datenleitungen D und .

Es wird nun angenommen, daß das Schreib(freigabe)signal während der Zeitdauer t _WP auf L-Pegel kommt. Dann wird das Dateneingabesignal D _IN, das auf H-Pegel sein soll, der Dateneingabeschaltung 7 zugeführt und die Datenleitungen D bzw. kommen auf H- bzw. L-Pegel. Dann wird das Signal auf den Datenleitungen D und in der Speicherzelle M ₁₂ gespeichert. Dies ist aus den Fig. 3(b), 3(c), 3(d) und 3(f) ersicht lich.

Gleichzeitig werden die MOS-Transistoren Q ₁ und Q ₂ in der Selbstdiagnoseschaltung 15 leitend und es wird damit das Signal auf den Datenleitungen D und in der Speicherschaltung 21 gespeichert. In diesem Fall befinden sich die Transistoren Q ₇ bzw. Q ₈ im AUS- bzw. EIN-Zustand und die Tranistoren Q ₉ bzw. Q ₁₀ im EIN- bzw. AUS-Zustand und das Steuersignal P liegt auf L-Pe gel.

Wenn dann während der Zeitdauer t _WR das Schreib(frei gabe)signal wieder auf H-Pegel kommt so wird die gerade in die ausgewählte Speicherzelle M ₁₂ eingespei cherte Information ausgelesen. Wenn die Speicherzelle M ₁₂ normal bzw. intakt ist, kommen die Datenleitungen D bzw. auf H- bzw. L-Pegel, die Transistoren Q ₇ bzw. Q ₈ kommen in den AUS- bzw. EIN-Zustand, die Transisto ren Q ₉ bzw. Q ₁₀ in den EIN- bzw. AUS-Zustand, so daß damit das Steuersignal P L-Pegel hält.

Wenn dann die Speicherzelle M ₁₂ in der Lesephase t _RC ausgewählt wird, kommen sowohl das Ausgangssignal X _s des Zeilenregisters 16 als auch das Ausgangssignal Y _s des Spaltenregisters 17 auf L-Pegel. Da die NOR- Schaltung 18 das Ausgangssignal S auf L-Pegel hält, liefert die Ausgangssignal-Umkehrstufe 19 das Signal auf den Datenleitungen D und an die Datenausgangsklemme D _OUT so wie es ist.

Es wird nun angenommen, daß eine defekte Speicherzelle M ₃₃ durch die Wortleitung X ₃ und die Bitleitung Y ₃ ausgewählt wird. Zu Anfang der Schreibdauer befindet sich das Schreib(freigabe)signal auf H-Pegel und die Steuersignale Φ _W bzw. Φ _R befinden sich auf L- bzw. H-Pegel. Die Datenausgangsleitungen D und der Daten eingabeschaltung 7 befinden sich auf H-Pegel. Damit ist die Datenausgabeschaltung 8 daran gehindert, ein Ausgangssignal zu liefern, und die Selbstdiagnoseschal tung 15 speichert nicht das Signal auf den Datenleitun gen D und .

Wenn dann während der Zeitdauer t _WP das Schreib(frei gabe)signal auf L-Pegel kommt, so wird das Datenein gabesignal D _IN, das beispielsweise auf H-Pegel sein soll, der Dateneingabeschaltung 7 zugeführt. Dann kommen die Datenleitungen D bzw. auf H- bzw. L-Pegel und das Signal auf den Datenleitungen D und wird in der Speicherzelle M ₃₃ gespeichert. Dies ist aus den Fig. 3(b), 3(c), 3(d), 3(e) und 3(g) ersichtlich.

Gleichzeitig kommen die MOS-Transistoren Q ₁ und Q ₂ in der Selbstdiagnoseschaltung 15 in den EIN-Zustand und das Signal auf den Datenleitungen D und wird in der Speicherschaltung 21 gespeichert. Dann kommen die MOS-Transistoren Q ₇ bzw. Q ₈ in den AUS- bzw. EIN-Zu stand und die MOS-Transistoren Q ₉ bzw. Q ₁₀ in den EIN- bzw. AUS-Zustand.

Wenn dann das Schreib(freigabe)signal im späteren Teil t _WR der Schreibdauer t _WC wieder auf H-Pegel kommt, so wird der Inhalt der Speicherzelle M ₃₃ auf die Daten leitungen D bzw. ausgelesen, die sich auf L- bzw. H-Pegel befinden, da die Speicherzelle M ₃₃ fehlerhaft ist. Dann kommen die MOS-Transistoren Q ₇ bzw. Q ₈ in der Selbstdiagnoseschaltung 15 in den AUS- bzw. EIN-Zu stand und die MOS-Transistoren Q ₉ bzw. Q ₁₀ in den EIN- bzw. AUS-Zustand und das Steuersignal P nimmt H-Pegel an, wodurch ein Fehler angezeigt wird. Dies ist aus Fig. 3(h) ersichtlich.

Danach geben das Zeilenregister 16 und das Spaltenre gister 17 die H-Pegel-Information auf der ausgewählten Zeile X ₃ und der ausgewählten Spalte Y ₃ an die Zwischen speicherschaltung 20, entsprechend dem H-Pegel des Steuersignals P und der Verbindungspunkt Q kommt auf H-Pegel. Damit speichern die Register 16 und 17 die Adresse der defekten Zelle.

Wenn danach in der Lesezeitdauer t _RC die defekte Spei cherzelle M ₃₃ ausgewählt wird, so werden das L- bzw. H-Signal den Datenleitungen D bzw. zugeführt. Es ist hier anzumerken, daß die L- bzw. H-Pegel-Signale fehlerhaft sind. Da das Zeilenregister 16 und das Spal tenregister das Ausgangssignal X _s auf L-Pegel bzw. das Ausgangssignal Y _s auf L-Pegel liefern, da die ausge wählte Adresse mit der in den Registern 16 und 17 ge speicherten Adresse übereinstimmt, ändert die NOR-Schal tung 18 das Ausgangssignal S auf H-Pegel. Das von der Datenausgabeschaltung 8 gelieferte Ausgangssignal wird dann durch die Ausgangssignal-Umkehrstufe 19 invertiert und das invertierte Ausgangssignal wird der Datenaus gangsklemme D _OUT zugeführt.

Bei der in Fig. 2 dargestellten Ausführungsform ist lediglich ein Satz einer Selbstdiagnoseschaltung 15 sowie der Register 16 und 17 vorgesehen. In diesem Fall können defekte Speicherzellen auf einer einzelnen Zeilen- oder Spaltenleitung in der Speicheranordnung wirksam korrigiert werden. Vorzugsweise weist die Re gisterschaltung 16, 17 eine Vielzahl von Zwischenspei cherschaltungen 20 auf. Bei einer besonders vorteilhaf ten Ausführungsform der Erfindung ist die Zahl der Zwischenspeicherschaltungen 20 gleich der Gesamtzahl der Zeilen- und Spaltenleitungen.

Die oben beschriebene Ausführungsform bezog sich auf statische Halbleiterspeichervorrichtungen. Die Erfin dung kann selbstverständlich aber auch auf dynamische Halbleiterspeichervorrichtungen mit großer Speicher kapazität und/oder auf eine Speichereinrichtung in einem Mikroprozessor angewendet werden.

Claims

1. Halbleiterspeichervorrichtung mit

- einer, eine Vielzahl von in Matrixform angeordneten Speicherzellen aufweisenden Speicheranordnung zum Speichern von Informationen, die mit Wort- und Bit- Leitungen verbunden ist,
- einer Datenleitung, die selektiv mit den Bit-Leitun gen der Speicheranordnung verbindbar ist,
- einer mit der Datenleitung verbundenen Dateneingabe schaltung zur Eingabe von Informationen in eine aus gewählte Speicherzelle und
- einer mit der Datenleitung verbundenen Datenausgabe schaltung zur Ausgabe der Informationen aus einer ausgewählten Speicherzelle und zur Weiterleitung dieser Informationen an eine Ausgabestelle über die Datenleitung,

gekennzeichnet durch

- eine mit der Datenleitung (D, ) verbundene Selbst diagnoseschaltung (15), welche während einer frühen Phase (t _WP) eines Schreibzyklus' die auf der Datenlei tung (D, ) vorhandenen, in eine ausgewählte Speicher zelle der Speicheranordnung (3) zu speichernden In formationen abspeichert, und welche die während der frühen Phase (t _WP) des Schreibzyklus' in die Selbst diagnoseschaltung (15) gespeicherten Informationen mit den während einer späteren Phase (t _WP) dessel ben Schreibzyklus' aus der ausgewählten Speicherzelle zurückgelesenen Informationen vergleicht und ein Steuersignal (P) abgibt, wenn die in die Speicher zelle eingeschriebenen und die aus der Speicherzelle ausgelesenen Informationen voneinander abweichen;
- eine mit den Bit-Leitungen (Y 1 bis Y 4) der Speicher anordnung (3) verbundene erste Registerschaltung (17) zur Speicherung des Leitungssignals der in dem Schreibzyklus ausgewählten Bit-Leitung der Speicheran ordnung (3), sofern die Selbstdiagnoseschaltung (15) das Steuersignal (P) abgibt;
- eine mit den Wort-Leitungen (X 1 bis X 4) der Speicher anordnung (3) verbundene zweite Registerschaltung (16) zur Speicherung des Leitungssignals der in dem Schreibzyklus ausgewählten Wort-Leitung der Speicher anordnung (3), sofern die Selbstdiagnoseschaltung (15) das Steuersignal (P) abgibt;
- eine mit den Registerschaltungen (16, 17) verbundene Logikschaltung (18) zur Erzeugung eines Steuersignals (S), sofern in der ersten und zweiten Registerschal tung (17, 16) ein Leitungssignal gespeichert ist und
- einen Ausgangssignalinverter (19), der die von der Datenausgabeschaltung (8) einer Ausgabestelle (D _OUT) zugführte Information entsprechend dem Steuersignal (S) der Logikschaltung (18) invertiert.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß für jede Wort- und Bit-Leitung eine Zwischenspei cherschaltung (20) vorgesehen ist.