DE69014328T2

DE69014328T2 - Halbleiter-Speicher mit Masken-ROM-Struktur.

Info

Publication number: DE69014328T2
Application number: DE69014328T
Authority: DE
Inventors: Sunao Araki
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1989-02-01
Filing date: 1990-01-29
Publication date: 1995-04-27
Anticipated expiration: 2010-01-30
Also published as: JPH02203500A; EP0381405A1; EP0381405B1; DE69014328D1; US5140597A; KR900013632A; KR940000901B1; JP2664236B2

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer Masken-ROM-Struktur, und insbesondere eine Halbleiterspeichervorrichtung mit einer Fehlerkorrekturfunktion.
Eine Halbleiterspeichervorrichtung mit einer Masken- ROM-Struktur ist im Stand der Technik bekannt. Eine Speicherzellenanordnung mit einer Mehrzahl von Speicherzellen wird mit Hilfe Masken-ROM-Elemente gebildet. Während der Herstellung der Speichervorrichtung wird Information in die Speicherzellenanordnung eingeschrieben. Ist die Information einmal in die Speicherzellenanordnung eingeschrieben, so ist es unmöglich, diese Information zu überschreiben. Tatsächlich hat eine Speichervorrichtung einige fehlerhafte Speicherzellen. Deshalb wird ein programmierbarer ROM in die Speichervorrichtung eingebaut. Nach dem Zusammenbau der Speichervorrichtung wird sie einem Test unterzogen, um die fehlerhaften Speicherzellen zu lokalisieren. Die Adresse einer jeden festgestellten fehlerhaften Speicherzelle wird in das programmierbare ROM eingeschrieben. Das bedeutet, daß fehlerhafte Speicherzellen durch Speicherzellen des programmierbaren ROMs ersetzt werden. Wird die Adresse einer fehlerhaften Speicherzelle ausgewählt, so wird ein Zugang zu der entsprechenden Speicherzelle des programmierbaren ROMs hergestellt, und die darin enthaltene Information wird aus dem programmierbaren ROM ausgelesen.
Jedoch sind Speicherzellen des programmierbaren ROMs größer als solche des Masken-ROMs. Aus diesem Grund muß eine große Fläche auf dem Chip für den programmierbaren ROM geschaffen werden. Dadurch wird die Integrationsdichte der Speichervorrichtung gemindert. Des weiteren wird eine extrem lange Zeit benötigt, um Adressinformationen und Daten über fehlerhafte Speicherzellen in den programmierbaren ROM einzuschreiben.
In der US-A-4, 780, 875 wird eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff der Ansprüche 1 und 11 offenbart. In dieser Vorrichtung werden 39 Speicherzellen in zwei normalen Speicherzellenanordnungen gleichzeitig gelesen, um 32-bit-Speicherdaten, vier Feststell-Paritäts-Bits und drei Fehler-Korrektur-paritäts-Bits (Daten, die auf fehlerhafte Ausgänge hinweisen) zu ergeben.
Entsprechend einem ersten Aspekt der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung geschaffen mit:
einer Speicherzellenanordnung mit einer Mehrzahl von Speicherzellen und mittels eines Masken-ROM gebildet, wobei die Speicherzellenanordnung einen Datenbereich aufweist, in dem Daten von n Bits (n ist eine beliebige Zahl) gespeichert sind, und einem Paritätsbereich, in dem ein ein- Bit-Paritätscode, der sich auf diese Daten bezieht, gespeichert ist,
einer Steuereinrichtung, die mit der Speicherzellenanordnung gekoppelt ist, zum Beliefern der Speicherzellenanordnung mit einer Adresse und zum Auslesen der Daten und des ein-Bit-Paritätscodes, der von der Adresse bestimmt wird,
einer Paritätsprüfeinrichtung, die mit der Speicherzellenanordnung gekoppelt ist, zum Ermitteln, ob die von der Speicherzellenanordnung ausgelesenen Daten einen Bitfehler aufweisen oder nicht und zum Erzeugen von Korrekturdaten, die ein Ermittlungsergebnis angeben,
einer Speichereinrichtung zum Speichern von Daten, die einen fehlerhaften Ausgang anzeigen, indem sie dasjenige der n Bits der Daten anzeigen, das einen Bitfehler aufweist, und
einer Datenkorrektureinrichtung, die mit der Speicherzellenanordnung, der Paritätsprüfeinrichtung und der Speichereinrichtung gekoppelt ist, zum Korrigieren desjenigen der n Bits der Daten, das von den einen fehlerhaften Ausgang anzeigenden Daten angegeben ist, mit Hilfe des Korrektur-Bits,
dadurch gekennzeichnet, daß die Speichereinrichtung zum Speichern der einen fehlerhaften Ausgang anzeigenden Daten ein getrennter programmierbarer Speicher ist, der nach der Herstellung und dem Testen des Masken-ROM mit den einen fehlerhaften Ausgang anzeigenden Daten programmiert wird.
Entsprechend einem zweiten Aspekt der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, mit:
einer Speicherzellenanordnung mit einer Mehrzahl von Speicherzellen und mi mittels eines Masken-ROM gebildet, wobei die Speicherzellenanordnung einen Datenbereich aufweist, indem Daten von n Bits (n ist eine beliebige Zahl) gespeichert sind und einen Paritätsbereich aufweist, in dem ein ein-Bit- Paritätscode gespeichert ist, der sich auf die Daten bezieht,
einer steuereinrichtung, die mit der Speicherzellenanordnung gekoppelt ist, zum Beliefern der Speicherzellenanordnung mit einer Adresse und zum Auslesen der Daten und der ein-Bit-Paritätsdaten, die von der Adresse bestimmt sind,
einer Paritätsprüfeinrichtung, die mit der Speicherzellenanordnung gekoppelt ist, zum Ermitteln, ob die Daten, die von der Speicherzellenanordnung ausgelesen sind, einen Bitfehler aufweisen, und zum Erzeugen von Korrekturdaten, die ein Ermittlungsergebnis angeben,
einer Speichereinrichtung zum Speichern von einen fehlerhaften Ausgang anzeigenden Daten, die den Ort des Bitfehlers angeben, und
einer Datenkorrektureinrichtung, die mit der Speicherzellenanordnung, der Paritätsprüfeinrichtung und der Speichereinrichtung gekoppelt ist, zum Korrigieren, mittels der von der Paritätsprüfeinrichtung gelieferten Korrekturdaten, desjenigen der n Bits der Daten, das von den von der Speichereinrichtung gelieferten einen fehlerhaften Ausgang anzeigenden Daten angegeben ist,
dadurch gekennzeichnet, daß
in der Speicherzellenanordnung der Datenbereich in Blocks aufgeteilt ist, von denen jeder in m (m ist eine be liebige Zahl) Unterblöcke aufgeteilt ist,
die von der Steuereinrichtung gelieferte Adresse eine Adreßinformation enthält, die einen der m Unterblöcke angibt,
die einen fehlerhaften Ausgang anzeigenden Daten einen der m Unterblöcke von jedem Block angibt, auf den sie sich beziehen, und die Datenkorrektureinrichtung eines der n Bits der Daten korrigiert, die sich auf denjenigen der m Unterblöcke beziehen und daß:
die Speichereinrichtung zum Speichern der einen fehlerhaften Ausgang anzeigenden Daten ein getrennter programmierbarer Speicher ist, der nach Herstellung und Testen des Masken-ROM mit den einen fehlerhaften Ausgang anzeigenden Daten programmiert wird.
Bei einer bevorzugten Ausführungsform der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung mit einer Masken-ROM-Struktur geschaffen, in der ein reduzierter Bereich des programmierbaren ROM auf den Chip geschaffen wird, wobei eine reduzierte Zeit benötigt wird, um Information in den programmierbaren ROM einzuschreiben, die die Positionen und Daten fehlerhafter Speicherzellen angibt.
Im folgenden wird auf die angehängte Zeichnung Bezug genommen, in der:
Fig. 1 ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung ist,
Fig. 2 ein Schaltungsdiagramm einer in Fig. 1 gezeigten Paritäts-Prüf-Schaltung ist,
Fig. 3 ein Schaltungsdiagramm eines in Fig. 1 gezeigten Fehlerhafter-Ausgang-Anzeige-Speichers ist,
Fig. 4 ein Schaltungsdiagramm jeder der in Fig. 1 gezeigten Datenkorrekturschaltungen ist,
Fig. 5 ein Blockdiagramm einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung ist,
Fig. 6 ein Diagramm ist, in dem ein Block dargestellt ist, der in vier Unterblöcke aufgeteilt ist,
Fig. 7 ein Schaltungsdiagramm eines in Fig. 5 gezeigten Fehlerhafter-Ausgang-Anzeige-Speichers ist,
Fig. 8 ein Schaltungsdiagramm eines in Fig. 7 gezeigten Adressendecoders ist,
Fig. 9 ein Schaltungsdiagramm eines Decoders ist, der in jeder der in Fig. 7 gezeigten Logik-Schaltungen vorgesehen ist, und
Fig. 10 ein Schaltungsdiagramm einer alternativen Anordnung eines in Fig. 3 gezeigten Fehlerhafter-Ausgang-Anzeige-Speichers ist.
Die in Fig. 1 dargestellte Halbleiterspeichervorrichtung enthält eine Speicherzellenanordnung 10, die mittels eines Masken-ROMs gebildet wird. Die Speicherzellenanordnung 10 ist in einem Datenbereich 10a und einen Paritätsbereich l0b unterteilt. In dem Datenbereich 10a ist jede Reihe in n (n ist eine beliebige Zahl)-Blöcke unterteilt. Beispielsweise ist jede Reihe in 16 Blöcke unterteilt. Jeder Block speichert Daten, die aus einer vorherbestimmten Anzahl von Bits, beispielsweise 16 Bits, zusammengesetzt sind. In diesem Fall enthält jeder Block 16 Speicherzellen MC. Der Paritätsbereich 10b speichert, für jede Reihe, ein Paritäts-Bit mit gerader (oder ungerader) Zahl, das für alle Daten von n Bits vorgesehen ist, wobei sich jedes auf den jeweiligen Block bezieht. Es werden deshalb n Paritäts-Bits gerader oder ungerader Anzahl für jede Reihe in dem Paritätsbereich 10b gespeichert. In der folgenden Beschreibung ist jede Reihe der Datenanordnung 10a in 16 Blöcke unterteilt, von denen jeder 16 Bits für jede Reihe speichert.
Eine Reihenadresse wird einem Reihendecoder 13 über eine Klemme 11 eingegeben, und eine Spaltenadresse wird einem Spaltendecoder/Leseverstärker 14 über eine Klemme 12 eingegeben. Der Reihendecoder 13 decodiert die Reihenadresse und wählt eine aus der Mehrzahl der Wortlinien (Reihen) aus. Wenn eine decodierte Reihenadresse der Speicherzellenanordnung 10 zugeführt wird, werden Daten und Paritäts-Bits, die sich auf die ausgewählte Reihe beziehen, daraus ausgelesen, und dem Spaltendecoder/Leseverstärker 14 zugeführt. Der Spaltendecoder/Leseverstärker 15 decodiert die Spaltenadresse und wählt Daten von 16 und einem entsprechenden ein-Bit-Paritätscode aus, die sich auf eine decodierte Spaltenadresse beziehen, unter den Daten und ein-Bit-Paritätscodes, die von der Speicherzellenanordnung 10 ausgelesen werden. Die 16-Daten-Bits, die von dem Spaltendecoder/Leseverstärker 14 ausgewählt wurden, werden einem Datenkorrekturblock 15 und einer Paritäts-Prüf- Schaltung 16 zugeführt. Gleichzeitig wird der ein-Bit-Paritätscode, der sich auf die ausgewählten Daten von 16-Bits bezieht, an die Paritäts-Prüf-Schaltung 16 geliefert. Der Datenkorrekturblock 15 ist auch 16 Datenkorrekturschaltungen 15&sub1;, 15&sub2;, ..., 15&sub1;&sub6; zusammengesetzt.
Fig. 2 ist ein Schaltungsdiagramm der Paritäts-Prüf- Schaltung 16. Wie in der Zeichnung dargestellt, ist die Paritäts-Prüf-Schaltung 16 mit einem Paritätsgenerator 16a und einem Exklusiv-ODER-Gatter(XODER-Gatter) 16b versehen. Der Paritätsgenerator 16a erhält die ausgewählten 16-Bit-Daten, die als SO&sub1;, SO&sub2;, ..., SO&sub1;&sub6; bezeichnet sind, und leitet einen ein- Bit-Paritätsausgang Pa her. Das XODER-Gatter 16b erhält den ein-Bit-Paritätsausgang Pa und den als Pb bezeichneten ein- Bit-Paritätscode, der von dem Paritätsbereich 10b über den Spaltendecoder/Leseverstärker 14 geliefert wird, und erzeugt ein Korrektur-Bit CB. Wenn ein Paritätsfehler festgestellt wird, ist das Korrektur-Bit CB gleich "1". Wird andererseits kein Paritätsfehler festgestellt, so ist das Korrektur-Bit CB "0". Das Korrektur-Bit CB wird an die Datenkorrekturschaltungen 15&sub1; - 15&sub1;&sub6; geliefert.
Ein Fehlerhafter-Ausgang-Anzeige-Speicher 17, der aus einem programmierbaren ROM, wie etwa einem Sicherungs-ROM gebildet ist, speichert Adreßinformationen für jede der 16- Bit-Daten. Adreßinformationen zeigen an, welches der 16-Bits, die ein 16-Bit-Wort bilden, defekt ist, wenn das 16-Bit-Datenwort einen ein-Bitfehler aufweist. Die Speichervorrichtung wird nach ihrer Herstellung getestet. Bei dem Test wird ermittelt, ob jede Speicherzelle des Speicherbereichs 10a einen Bitfehler erzeugt.
Fig. 3 ist ein Schaltungsdiagramm des Fehlerhafter- Ausgang-Anzeige-Speichers 17. Wie dargestellt, weist der Fehlerhafter-Ausgang-Anzeige-Speicher 17 16 Transistoren Tr&sub1;, Tr&sub2;, Tr&sub3;, ..., Tr&sub1;&sub6; und 16 Sicherungen F&sub1;, F&sub2;, F&sub3;, ..., F&sub1;&sub6; für jedes der 16-Bit-Datenworte auf. Auswahldaten S&sub1;, S&sub2;, S&sub3;, ..., S&sub1;&sub6; werden jeweils aus den Nullpunkten der Transistoren Tr&sub1;, Tr&sub2;, Tr&sub3;, ..., Tr&sub1;&sub6; und den Sicherungen F&sub1;, F&sub2;, F&sub3;, ..., F&sub1;&sub6; abgezogen. Wenn ermittelt wird, daß ein-Bit-Daten (Speicherzelle) beispielsweise entsprechend der Sicherung F&sub3; eine Bitfehler erzeugt, so wird die Sicherung F&sub3; unterbrochen, und die anderen Sicherungen, die sich auf Daten-Bits beziehen, die keine Fehler aufweisen, werden so belassen, wie sie sind. In diesem Fall werden die Auswahldaten S&sub3; auf einen hohen Pegel geschaltet (Vcc; eine positive Spannungsquelle) und die anderen Auswahldaten werden auf einem niedrigen Pegel (Grundniveau) belassen. Die Auswahldaten S&sub1; - S&sub1;&sub6; werden jeweils den Datenkorrekturschaltungen 15&sub1; - 15&sub1;&sub6; zugeführt.
Fig. 4 ist ein Schaltungsdiagramm der Datenkorrekturschaltung 15&sub1;. Jede der Datenkorrekturschaltungen 15&sub2; - 15&sub1;&sub6; hat die gleiche Struktur wie die Datenkorrekturschaltung 15&sub1;. Das Korrektur-Bit CB aus der Paritäts-Prüf-Schaltung 16 wird an das XODER-Gatter 31 über eine Klemme 30 geliefert. Das Daten-Bit SO&sub1; aus dem Spaltendecoder/Leseverstärker 14 wird über eine Klemme 32 dem XODER-Gatter 31 und einem Transmissionsgatter 33 zugeführt. Das XODER-Gatter 31 invertiert das Daten-Bit SO&sub1;, wenn das Korrektur-Bit CB gleich "1" ist, und läßt das Daten-Bit SO&sub1; so passieren, wie es ist, wenn das Korrektur-Bit CB gleich "0" ist. Der Ausgang des XODER-Gatters 31 wird an ein Transmissionsgatter 34 geliefert. Jedes der Transmissionsgatter 33 und 34 wird über eine Klemme 35 mit den Auswahldaten S&sub1;, und aus daraus in einem Inverter 36 gebildeten invertierten Daten beliefert. Ist das Signal der Auswahldaten S gleich "0", so leitet das Transmissionsgatter 33. Ist andererseits das Signal der Auswahldaten S gleich "1", so leitet das Transmissionsgatter 34. Der Ausgang jedes der Transmissionsgatter 33 und 34 durchläuft eine Klemme 37, und wird als Ausgang OUT&sub1; an einen Ausgangspuffer 19&sub1; (Fig. 1) angelegt.
Tabelle 1 stellt den Betrieb der Datenkorrekturschaltung 15&sub1; dar. Jede der anderen Datenkorrekturschaltung 15&sub2; - 15&sub1;&sub6; arbeitet auf die gleiche Weise wie die Datenkorrekturschaltung 15&sub1;. Tabelle 1 OUT&sub1;
Auf die oben dargestellte Weise wird eines der 16- Daten-Bits, das sich auf eine fehlerhafte Speicherzelle in dem Datenbereich 10a (Fig. 1) bezieht, durch ein entsprechendes Daten-Bit der Datenkorrekturschaltungen 15&sub1; - 15&sub1;&sub6; ersetzt. Die Ausgänge der Datenkorrekturschaltungen 15&sub1; - 15&sub1;&sub6; werden von den Ausgangspuffern 19&sub1; - 19&sub1;&sub6; verstärkt und dann jeweils über die Terminals 20&sub1; - 20&sub1;&sub6; ausgegeben.
Im folgenden wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezug auf Fig. 5 beschrieben, in der die Teile, die die gleichen wie die in Fig. 1 sind, auch mit gleichen Bezugszeichen versehen sind. Wie in Fig. 6 gezeigt, ist jeder Block #1, #2, ..., #16 in m (m ist eine beliebige ganze Zahl) Blöcke unterteilt, wobei es im dargestellten Fall vier Unterblöcke sind. Einer der vier Unterblöcke wird von zwei Bits höherer Ordnung der Spaltenadresse ausgesucht, die an Klemme 20 angelegt ist. Der in Fig. 1 dargestellte Fehlerhafter-Ausgang-Anzeige-Speicher 17 ist durch einen Fehlerhafter-Ausgang-Anzeige-Speicher 40 ersetzt, der eine Klemme 18 aufweist.
Fig. 7 ist ein Schaltungsdiagramm des Fehlerhafter- Ausgang-Anzeige-Speichers 40. Wie dargestellt, besteht der Fehlerhafter-Ausgang-Anzeige-Speicher 40 aus einer Logik- Schaltung 47, einem programmierbaren ROM 48, wie etwa einem Sicherungs-ROM, und einem Adressendecoder 49. Die oben erwähnten zwei Bits höherer Ordnung der Spaltenadresse, die mit A1 und A2 bezeichnet sind, werden an den Adressendecoder 49 angelegt, der ein decodiertes Signal ausgibt, das aus vier Bits besteht. Der Sicherungs-ROM 48 ist in 16 Schaltungen 48&sub1;, 48&sub2;, ..., 48&sub1;&sub6; unterteilt. Die Logikschaltung 47 ist in 16 Abschnitte 47&sub1;, 47&sub2;, ..., 47&sub1;&sub6; unterteilt. Die Schaltungen 48&sub1;, 48&sub2;, ..., 48&sub1;&sub6; des Sicherungs-ROMs 48 sind jeweils für die Abschnitte 47&sub1;, 47&sub2;, ..., 47&sub1;&sub6; der Logikschaltung 47 vorgesehen. Die Schaltung 48&sub1; erzeugt ein Steuersignal C&sub1; und ein Paar von Unterblock-Auswahlsignalen S&sub1;&sub1; und S&sub1;&sub2;. Das Steuersignal C&sub1; zeigt an, ob der entsprechende Ausgang des Datenbereichs 10a der Speicherzellenanordnung 10 über den Spaltendecoder/Leseverstärker 14 (Fig. 6) korrigiert werden sollte. Das Paar von Unterblock-Auswahlsignalen S&sub1;&sub1; und S&sub1;&sub2; zeigt einen der vier Unterblöcke an, der eine fehlerhafte Speicherzelle aufweist, die zu korrigieren ist. Jede der anderen Schaltungen 48&sub2; - 48&sub1;&sub6; erzeugt ein Steuersignal, wie etwa C&sub2;, und ein Paar von Unterblock-Auswahlsignalen, wie etwa S&sub2;&sub1; und S&sub2;&sub2;, auf die gleiche Weise wie Schaltung 48&sub1;.
Das Steuersignal C&sub1; und das Paar von Unterblock-Auswahlsignalen S&sub1;&sub1; und S&sub1;&sub2; werden an einen Decoder 50 des Abschnittes 47&sub1; der Logikschaltung 47 angelegt. Der Abschnitt 47&sub1; decodiert die Eingangssignale und erzeugt vier decodierte Signale. Der Abschnitt 47&sub1; der Logikschaltung 47 enthält NODER-Gatter 51a, 51b, 51c und 51d und ein ODER-Gatter 52. Die vier decodierten Signale, die von dem Decoder 50 erhalten werden, werden an entsprechende NODER-Gatter 51a, 51b, 51c und 51d angelegt, an die auch die Signale angelegt werden, die von dem Adressendecoder 49 geliefert werden. Vier Ausgänge der NODER-Gatter 51a, 51b, 51c und 51d werden in das ODER-Gatter 52 eingegeben, das ein ein-Bit-Auswahlsignal X&sub1; ausgibt. Jeder der Abschnitte 47&sub2; - 47&sub1;&sub6; ist auf die gleiche Weise angeordnet wie der Abschnitt 47&sub1; und gibt eine entsprechendes ein-Bit- Auswahlsignal aus. Die Auswahlsignale X&sub1;, X&sub2;, ..., X&sub1;&sub6; werden den Datenkorrekturschaltungen 15&sub1;, 15&sub2;, ..., 15&sub1;&sub6; zugeführt.
Der Zusammenhang zwischen den Signalen C&sub1;, S&sub1;&sub1; und S&sub1;&sub2; und einem der zu korrigierenden Unterblöcke ist in Tabelle 2 dargestellt. Tabelle 2 Paritätskorrektur erster Unterblock zweiter Unterblock dritter Unterblock vierter Unterblock keine Korrektur
Fig. 8 ist ein Schaltungsdiagramm des in Fig. 7 gezeigten Adressendecoders 49. Der Adressendecoder 49 ist aus zwei Invertern 49a und 49b und vier NAND-Gattern 49c, 49d, 49e und 49f zusammengesetzt. Zwei Eingänge A und B werden decodiert, und vier Ausgänge XO, X1, X2 und X3 werden erzeugt.
Fig. 9 ist ein Schaltungsdiagramm für jeden der in Fig. 7 gezeigten Decoder 50. Der Decoder 50 besteht aus drei Invertern 50a, 50b und 50c, und vier NAND-Gattern 50d, 50e, 50f und 50g. Drei Eingänge G, A und B entsprechend dem oben erwähnten Steuersignal, wie etwa C&sub1;, und den Unterblock-Auswahlsignalen, wie etwa S&sub1;&sub1; und S&sub1;&sub2;, werden decodiert, und vier Ausgänge X0, X1, X2 und X3 werden erzeugt. Das Sicherungs-ROM 48 ist aus Transistoren und Sicherungen zusammengesetzt, in der gleichen Weise wie die oben beschriebene und in Fig. 3 dargestellte Anordnung.
Zeigen die zwei Bits A1 und A2 hoher Ordnung der Spaltenadresse in Fig. 7 den ersten Block an, und zeigt der Decoder des Abschnitts 47&sub1; der Logikschaltung 47 an, daß der erste Block korrigiert werden muß, so geht beispielsweise des ODER-Gatter 52 das Auswahlsignal X&sub1; aus, das auf einem hohen Pegel ("1") steht. Es wird darauf hingewiesen, daß es unmöglich ist, zwei Bits zu korrigieren, wenn sie in dem gleichen Unterblock fehlerhaft sind.
Entsprechend der vorliegenden Erfindung ist es möglich, ein-Bit-Daten zu korrigieren, indem nur ein-Bit-Adreßinformationen über eine fehlerhafte Speicherzelle in einem programmierbaren ROM gespeichert werden. Auf diese Weise ist ein programmierbarer ROM großer Kapazität nicht notwendig. Im Ergebnis ist es möglich, eine Vergrößerung der Chip-Fläche zu vermeiden und die Zeit zu mindern, die benötigt wird, um Adreßinformationen in den programmierbaren ROM einzuschreiben.
Eine alternative Anordnung des in Fig. 3 dargestellten Fehlerhafter-Ausgang-Anzeige-Speichers 17 ist in Fig. 10 dargestellt. Eine alternative Anordnung enthält vier Transistoren Tr&sub1; - Tr&sub4;, vier zugeordnete Sicherungen F&sub1; - F&sub4;, und eine Decoderschaltung 50. Die Auswahlsignale S&sub1;' - S&sub4;' werden an die Decoder-Schaltung 50 geliefert, die die Auswahlsignale S&sub1;' - S&sub4;' decodiert und daraus die 16 Auswahlsignale S&sub1; - S&sub1;&sub6; herleitet.
Die vorliegende Erfindung ist nicht auf die oben erläuterten Ausführungsformen begrenzt, und Änderungen und Abwandlungen können vorgenommen werden, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen.

Claims

1. Halbleiterspeichervorrichtung mit:

einer Speicherzellenanordnung (10) mit einer Mehrzahl von Speicherzellen (MC) und gebildet aus einem Masken-ROM, wobei die Speicherzellenanordnung einen Datenbereich (10a) aufweist, in dem Daten (SO&sub1; - SO&sub1;&sub6;) von n Bits, wobei n eine beliebige Zahl ist, gespeichert sind, und einem Paritätsbereich (10b), in dem ein ein-Bit-Paritätscode (Pb) gespeichert ist, der sich auf diese Daten bezieht,

einer Steuereinrichtung (13, 14), die mit der Speicherzellenanordnung gekoppelt ist, zum Beliefern der Speicherzellenanordnung mit einer Adresse und zum Auslesen der Daten und des ein-Bit-Paritätscodes, der von der Adresse bestimmt wird,

einer Paritätsprüfeinrichtung (16), die mit der Speicherzellenanordnung gekoppelt ist, zum Ermitteln, ob die aus der Speicherzellenanordnung ausgelesenen Daten einen Bitfehler aufweisen oder nicht, und zum Erzeugen von Korrektur- Daten (CB), die ein Ermittlungsergebnis darstellen,

einer Speichereinrichtung (17) zum Speichern von einen fehlerhaften Ausgang anzeigenden Daten (S&sub1; - S&sub1;&sub6;), die eines der n Bits der Daten anzeigen, das einen Bitfehler aufweist, und

einer Datenkorrektureinrichtung (15), die mit der Speicherzellenanordnung, der Paritätsprüfeinrichtung und der Speichereinrichtung gekoppelt ist, zum Korrigieren eines der n Bits der Daten, das von den einen fehlerhaften Ausgang anzeigenden Daten angezeigt ist, durch das Korrektur-Bit,

dadurch gekennzeichnet, daß

die Speichereinrichtung (17) zum Speichern der einen fehlerhaften Ausgang anzeigenden Daten ein getrennter programmierbarer Speicher ist, der nach Herstellung und Testen des Masken-ROM mit den einen fehlerhaften Ausgang anzeigenden Daten programmiert wird.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenkorrektureinrichtung (15) eine Korrekturschaltung (15&sub1; - 15&sub1;&sub6;) enthält, die für jedes der n Bits der Daten vorgesehen ist, und daß die Korrekturschaltung enthält:

ein Exklusiv-ODER-Gatter (31) mit einer ersten Eingangsklemme, an die die Korrekturdaten angelegt werden, einer zweiten Eingangsklemme, an die ein entsprechendes der n Bits der Daten angelegt werden, und einer Ausgangsklemme, über die ein Ausgangssignal des Exklusiv-ODER-Gatters ausgegeben wird, und

einer Auswahleinrichtung (33, 34, 35) zum Auswählen eines der Ausgangssignale von dem Exklusiv-ODER-Gatter, und des entsprechenden einen der n Bits der Daten, in Übereinstimmung mit den einen fehlerhaften Ausgang anzeigenden Daten aus der Speichereinrichtung.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die einen fehlerhaften Ausgang anzeigenden Daten n Bits aufweisen, die für die entsprechenden n Bits der betreffenden Daten vorgesehen sind, und ein entsprechendes der n Bits der einen fehlerhaften Ausgang anzeigenden Daten an die Auswahleinrichtung geliefert wird.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speichereinrichtung (17) n programmierbare Speicherelemente (Tr&sub1; - Tr&sub1;&sub6;, F&sub1; - F&sub1;&sub6;) enthält, die für die Daten von n Bits vorgesehen sind und die einen fehlerhaften Ausgang anzeigenden Daten speichern, die sich auf die entsprechenden n Bits der Daten beziehen.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jedes der programmierbaren Speicherelemente (Tr&sub1; - Tr&sub1;&sub6;, F&sub1; - F&sub1;&sub6;) ein Sicherungs-ROM-Element enthält.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Datenbereich der Speicherzellenanordnung (10) in n Blöcke unterteilt ist und die Daten von n Bits von ein-Bit-Daten gebildet sind, die von jedem der n Blöcke ausgelesen werden.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Paritätsprüfeinrichtung (16) enthält:

einen Paritätsgenerator (16a), der die Daten von n Bits erhält und Ausgangsparitäts-Daten (Pa) erzeugt, und

einem Exklusiv-ODER-Gatter (16b) mit einer ersten Eingangsklemme, an die der Ausgangsparitätscode (Pa) angelegt wird, einer zweiten Eingangsklemme, an die der ein-Bit-Paritätscode (Pb) angelegt wird, der von der Speicherzellenanordnung ausgelesen wird, und einer Ausgangsklemme, über die die Korrekturdaten (CB) an die Korrektureinrichtung ausgegeben werden.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speichereinrichtung (17) enthält:

eine vorherbestimmte Anzahl von programmierbaren Speicherelementen (Tr&sub1; - Tr&sub4;, F&sub1; - F&sub4;), deren Anzahl kleiner als n ist, deren Elemente Informationen speichern, die sich auf die einen fehlerhaften Ausgang anzeigenden Daten beziehen, und

eine Decodereinrichtung (50), die mit den programmierbaren Speicherelementen gekoppelt ist, zum Decodieren der Information, die in den programmierbaren Speicherelementen gespeichert ist, und zum Erzeugen der einen fehlerhaften Ausgang anzeigenden Daten von n Bits.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß die Auswahleinrichtung (33, 34, 35) das Ausgangssignal aus dem Exklusiv-ODER- Gatter (31) auswählt, wenn das entsprechende der n Bits der einen fehlerhaften Ausgang anzeigenden Daten den Bitfehler anzeigen.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der ein-Bit-Paritätscode, der in dem Paritätsbereich (10a) der Speicherzellenanordnung (10) gespeichert ist, ein Paritäts-Bit gerader oder ungerader Zahl für die Daten von n Bits ist.

11. Halbleiterspeichervorrichtung mit:

einer Speicherzellenanordnung (10) mit einer Mehrzahl von Speicherzellen (MC) und als maskierte ROM ausgebildet, wobei die Speicherzellenanordnung einen Datenbereich (10a) aufweist, in dem Daten (SO&sub1; - SO&sub1;&sub6;) von n Bits, wobei n eine beliebige Zahl ist, gespeichert sind, und einem Paritätsbereich (10b) in dem ein ein-Bit-Paritätscode (Pb) gespeichert ist, der sich auf diese Daten bezieht,

einer Steuereinrichtung (13, 14), die mit der Speicherzellenanordnung gekoppelt ist, zum Beliefern der Speicherzellenanordnung mit einer Adresse und zum Auslesen der Daten und der ein-Bit-Paritätsdaten, die durch die Adresse bestimmt sind,

einer Paritätsprüfeinrichtung (16), die mit der Speicherzellenanordnung gekoppelt ist, zum Ermitteln, ob die Daten, die von der Speicherzellenanordnung ausgelesen sind, einen Bitfehler aufweisen oder nicht, und zum Erzeugen von Korrekturdaten, die ein Ermittlungsergebnis anzeigen,

einer Speichereinrichtung 40, zum Speichern einen fehlerhaften Ausgang anzeigenden Daten (X&sub1; - X&sub1;&sub6;), die den Ort des Bitfehlers aufzeigen, und

einer Datenkorrektureinrichtung (15), die mit der Speicherzellenanordnung, der Paritätsprüfeinrichtung und der Speichereinrichtung gekoppelt ist, zum Korrigieren, mittels der Korrekturdaten, die von der Paritätsprüfeinrichtung geliefert werden, desjenigen der n Bits der Daten, das von den einen fehlerhaften Ausgang anzeigenden Daten, die von der Speichereinrichtung geliefert werden, aufgezeigt wird,

dadurch gekennzeichnet, daß

in der Speicherzellenanordnung (10) der Datenbereich in Blöcke unterteilt ist, die in m Unterblöcke unterteilt sind, wobei m eine beliebige Zahl ist,

die von der Steuereinrichtung (13, 14) gelieferte Adresse Adreßinformationen (A1, A1) enthält, die einen der m Unterblöcke anzeigen,

die einen fehlerhaften Ausgang anzeigenden Daten einen der m Unterblöcke jedes der Blöcke, auf den sie sich beziehen, anzeigen, und die Datenkorrektureinrichtung (15) dasjenige der n Bits der Daten korrigiert, die sich auf einen der m Unterblöcke beziehen, und daß

die Speichereinrichtung (40) zum Speichern einen fehlerhaften Ausgang anzeigenden Daten ein getrennter programmierbarer Speicher ist, der nach Herstellung und Testen des Masken-ROMs mit den einen fehlerhaften Ausgang anzeigenden Daten programmiert ist.

12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Speichereinrichtung (40) enthält:

eine programmierbare Speichereinrichtung (48, 48&sub1; - 48&sub1;&sub6;), die für jedes der n Bits der Daten vorgesehen ist, zum Speichern einer ersten Information (C&sub1;), die angibt, ob ein entsprechendes der n Bits der Daten korrigiert werden sollte oder nicht, und eine zweite Information (S&sub1;&sub1;, S&sub1;&sub2;), die einen der m Unterblöcke bestimmt, der sich auf einen entsprechenden der Blöcke bezieht,

einer Adressendecodereinrichtung (49) zum Herleiten einer decodierten Unterblockadresse, die einen der m Unterblöcke aus der Adresse anzeigt, und

einer Logik-Einrichtung (47), die mit der programmierbaren Speichereinrichtung und der Adressendecodereinrichtung gekoppelt ist, zum Herleiten der einen fehlerhaften Ausgang anzeigenden Daten (X&sub1; - X&sub1;&sub6;), die einen der m Unterblöcke von jedem der Blöcke anzeigen, die sich auf den Bitfehler aus der ersten und zweiten Information und der decodierten Unterblock-Adresse beziehen.

13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Logik-Einrichtung (47&sub1; - 47&sub1;&sub6;) die in der Speichereinrichtung vorgesehen ist, enthält:

eine Decodereinrichtung zum Decodieren der ersten und zweiten Informationen (C&sub1;, S&sub1;&sub1;, S&sub1;&sub2;), die von der programmierbaren Speichereinrichtung geliefert werden, und zum Erzeugen eines decodierten Ausgangs, und

einer Gattereinrichtung (51a - 51d, 52), die mit der Decodereinrichtung gekoppelt ist, zum Herleiten der einen fehlerhaften Ausgang anzeigenden Daten (Pb) aus der decodierten Unterblockadresse, die von der Adressendecodereinrichtung (49) und von dem decodierten Ausgang der Decodereinrichtung der Logik-Einrichtung (47&sub1; - 47&sub1;&sub6;) geliefert wird.

14. Vorrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die Datenkorrektureinrichtung (15) eine Korrekturschaltung (15&sub1; - 15&sub1;&sub6;) enthält, die für jedes der n Bits der Daten (SO&sub1; - SO&sub1;&sub6;) vorgesehen ist, und daß die Korrekturschaltung enthält:

ein Exklusiv-ODER-Gatter (31) mit einer ersten Eingangsklemme, an die die Korrektur-Daten angelegt sind, einer zweiten Eingangsklemme, an die ein entsprechendes der n Bits der Daten angelegt ist, und einer Ausgangsklemme, über die ein Ausgangssignal des Exklusiv-ODER-Gatters ausgegeben wird, und

einer Auswahleinrichtung (33, 34, 35) zum Auswählen eines der Ausgangssignale des Exklusiv-ODER-Gatters und des entsprechenden einen Bits der n Bits der Daten in Übereinstimmung mit den einen fehlerhaften Ausgang anzeigenden Daten (X1 - X16) aus der Speichereinrichtung (40).

15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die einen fehlerhaften Ausgang anzeigenden Daten (X1 - X16) n Bits aufweisen, die für die entsprechenden n Bits der Daten (SO&sub1; - SO&sub1;&sub6;) vorgesehen sind, und ein entsprechendes Bit der n Bits der einen fehlerhaften Ausgang anzeigenden Daten an die Auswahleinrichtung (33, 34, 35) geliefert wird.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die Paritätsprüfeinrichtung (16) enthält:

einen Paritätsgenerator (16a), der die Daten von n Bits enthält und Ausgangsparitätsdaten (Pa) erzeugt, und

ein Exklusiv-ODER-Gatter (16b) mit einer ersten Eingangsklemme, an die die Ausgangsparitätsdaten angelegt werden, einer zweiten Eingangsklemme, an die der ein-Bit-Paritätscode (Pb) angelegt wird, der von der Speicherzellenanordnung (10) ausgelesen wird, und einer Ausgangsklemme, über die die Korrekturdaten (CB) an die Datenkorrektureinrichtung ausgegeben werden.

17. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, daß die programmierbare Speichereinrichtung (48) Sicherungs-ROM-Elemente enthält.