KR900013632A - 마스크 rom을 구비한 반도체 메모리장치 - Google Patents

마스크 rom을 구비한 반도체 메모리장치 Download PDF

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Abstract

내용 없음

Description

마스크 ROM을 구비한 반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바람직한 제1실시예에 따른 반도체 메모리 장치의 블록도.
제2도는 제1도에 도시된 패리티 검사 회로도.
제3도는 제1도에 도시된 불량출력 지시 메모리의 회로도.
제4도는 제1도는 도시된 각각의 데이타 수정회로도.

Claims (17)

  1. 다수의 메모리셀(MC)을 구비하고 마스크 ROM에 의해 형성되어 있으며, n비트(n은 임의의 수)의 데이타(SO1내지 SO16)가 기억된 데이타영역(10a)과 상기 데이타에 관련된 일비트 패리티 코드(Pb)가 기억된 패리티 영역(10b)을 가진 메모리셀 어레이(10); 상기 메모리셀 어레이에 결합되어 상기 메모리셀 어레이에 어드레스를 공급하고 상기 어드레스에 의해 지정된 상기 데이타와 상기 일비트 패리트 코드를 판독하는 제어수단(13.14); 상기 메모리셀에 결합되어 상기 메모리셀 어레이로부터 판독된 상기 데이타가 비트에러를 가지고 있는지를 결정하고 소정결과를 지시하는 수정데이타(CB)를 발생하는 패리티 검사수단(16);상기 비트에러를 가진 상기 데이타의 n비트중 하나를 지시하는 불량 출력 지시 데이타(S1내지 S16)를 기억하는 메모리수단(17) 및 상기 메모리셀 어레이, 상기 패리티 검사수단 및 상기 메모리 수단에 결합되어 상기 불량출력지시 데이타에 의해 지시된 n비트의 상기 데이타중 하나를 상기 수정 비트에 의해 수정하는 데이타 수정수단(15)으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이타 수정 수단(15)은 상기 데이타의 n비트 각각에 제공되는 수정 회로(151내지 1516)로 구성되며, 상기 수정회로가 상기 수정데이타가 공급되는 제1입력단자, 상기 데이타의 n비트중 대응하는 하나가 공급되는 제2입력단자, 및 익스클루시브-OR게이트의 출력신호가 나가는 출력단자를 가진 상기 익스클루시브-OR게이트(31) 및 상기 익스클루시브-OR게이트로 부터의 상기 출력신호중 하나와 상기 메모리수단으로 부터의 상기 불량 출력 지시 데이터에 따라 상기 데이터의 n비트중 상기 대응하는 하나를 선택하는 선택수단(33,34,35)을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 불량 출력 지시 데이타가 상기 데이타의 n비트 각각에 제공된 n비트를 가지며, 상기 불량 출력 지시 데이타의 n비트중 대응하는 하나가 상기 선택수단에 공급되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 메모리수단(17)이 n비트의 상기 데이타에 제공되고 상기 데이타의 n비트 각각에 관련된 상기 불량 출력지시데이타를 기억하는 n개의 프로그램가능한 메모리 소자(Tr1내지 Tr16, F1내지 F16)로 구성되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 각각의 상기 프로그램가능한 메모리 소자(Tr1내지 Tr16, F1내지 F16)가 퓨우즈 ROM소자로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 내지 5항중 어느 한 항에 있어서, 상기 메모리셀 어레이(10)의 상기 데이타 영역이 n블록으로 분할되며 n비트의 상기 데이타는 상기 n블록의 각각으로부터 판독된 일비트 데이타에 의해 형성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 내지 6항중 어느 한 항에 있어서, 상기 패리티검사 수단(16)이;상기 n비트 데이타를 수신하고 출력 패리티 데이타(Pa)를 발생하는 패리티 발생기(16a) 및 상기 출력 패리티코드(Pa)가 공급되는 제1입력단자, 및 상기 메모리셀 어레이로부터 판독된 상기 일비트 패리티 코드(Pb)가 공급되는 제2입력단자, 및 상기 수정데이타(CB)가 상기 데이타 수정수단으로 출력되는 출력단자를 가진 익스클루시브-OR게이트(16b)로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항 내지 7항중 어느 한 항에 있어서,상기 메모리 수단(17)은; n개보다 적으며 상기 불량 출력 지시 데이타에 관련된 정보를 기억하는 소정수의 프로그램가능한 메모리 소자(Tr1내지 Tr14,F1내지 F14) 및 상기 프로그램가능한 메모리 소자에 접속되어, 상기 프로그램가능한 메모리 소자에 기억된 상기 정보를 디코우드시키며 n비트의 상기 불량 출력지시 데이타를 발생하는 디코우드수단(50)으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3항 내지 8항중 어느 한 항에 있어서, 상기 선택수단(33,34,35)은 상기 불량 출력지시 데이타의 n비트 중 상기 대응하는 하나가 상기 비트에러를 지시할 때 상기 익스클루시브-OR게이트(31)로부터 상기 출력신호를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항 내지 9항중 어느 한 항에 있어서, 상기 메모리셀어레이(10)의 패리티 영역(10a)에 기억된 상기 일비트 패리티 코드가 n비트의 상기 데이타에 대하여 짝수 또는 홀수 패리티 비트인 것을 특징으로 하는 반도체 메모리 장치.
  11. 다수의 메모리셀(MC)을 가지며 마스크 ROM 에 의해 형성되어 있으며, n비트(n은 임의의 수)의 데이타(SO1내지 SO16)가 기억되고 불록들이 각각 m개의 서브블럭(m은 임의의 수)으로 분할되어 있는 데이타영역과 데이타에 관련된 일비트 패리티 코드(Pb)가 기억되는 패리티 영역(10b)으로 구성된 메모리셀어레이(10) 상기 메모리셀 어레이에 결합되어 상기 m개의 서브블록들중 하나를 지시하는 어드레스정보(A1,A2)를 포함하는 어드레스를 상기 메모리셀 어레이에 공급하고 상기 어드레스에 의해 지정된 상기 일비트 패리티 데이타와 상기 데이타를 판독하는 제어수단(13.14); 상기 메모리셀 어레이에 결합되어, 상기 메모리셀 어레이로부터 판독된 상기 데이타가 비트에러를 가지는지를 결정하고 결정된 결과를 나타내는 수정데이타를 발생하는 패리티 검사수단(16);상기 비트에러에 관련된 각각의 상기 블록의 상기 m서브 블록중 하나를 지시하는불량출력지시 데이터(X1내지 X16)를 기억하는 메모리수단(40) 및 상기 메모리셀 어레이, 상기 패리티 검사수단 및 상기 메모리수단에 결합되어, 상기 메모리 수단으로부터 공급된 상기 불량 출력 지시데이터에 의해 지시된 m서브블록중 상기 하나와 관련된 상기 데이타의 n비트중 하나를 상기 패리티 검사 수단으로부터 공급된 상기 수정비트에 의해 수정하는 데이타 수정수단(15)으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 메모리 수단(40)이 상기 데이타의 각각의 상기 n비트에 제공되어, 상기 데이타의 n비트중 대응하는 하나가 수정되는지를 지시하는 제1정보(C1)와 상기 블록들중 대응하는 하나에 연결된 상기 m서브 블록중 하나를 지정하는 제2정보(S11,S12)를 기억하는 프로그램가능한 메모리수단(48.481내지 4816):상기 어드레스로부터 상기 m서브블록중 하나를 지시하는 디코우드된 서브블록어드레스를 유도하는 어드레스 디코우더 수단(49); 및 상기 프로그램가능한 메모리 수단과 상기 어드레스 디코우더 수단에 연결되어, 상기제1 및 제2정보와 상기 디코우드된 서브블록 어드레스로부터 상기 비트에러에 연관된 각각의 상기 블록의 상기 m서브블록중 하나를 지시하는 상기 불량출력지시데이타(X1 내지 X16)를 유도하는 논리수단(47)으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 메모리 수단에 제공된 상기 논리수단(471내지 4716)이 상기 프로그램가능한 메모리 수단으로부터 공급된 상기 제1 및 제2정보(C1,S11,S12)를 디코우드시키며 디코우드된 출력을 발생하는 디코우더 수단 및 상기 디코오더 수단에 연결되어, 상기 어드레스 디코우더 수단(49)으로부터 공급된 상기 디코우드된 서브블록 어드레스로부터 상기 불량 출력 지시데이타(Pb)와 상기 논리수단(471내지 4716)의 상기 디코우더 수단으로부터 상기 디코우드된 출력을 유도하는 게이트수단(15a 내지 51d,52)으로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항 내지 13항중 어느 한 항에 있어서, 상기 데이타 수정수단(15)이 상기 데이터(SO1내지 SO16)의 n비트 각각에 제공된 수정회로(151내지 1516)으로 구성되며, 상기 수정회로가 상기 수정데이타가 공급되는 제1입력단자, 상기 데이타의 n비트중 대응하는 하나가 공급되는 제2입력단자, 및 익스클루시브-OR게이트의 출력신호가 나가는 출력단자를 가진 상기 익스클루시브-OR게이트(31) 및 상기 메모리 수단(40)으로부터의 상기 불량 출력 지시 데이터(X1 내지 X16)에 따라 상기 데이터의 n비트중 상기 대응하는 하나와 상기 익스클루시브-OR게이트로부터 상기 출력신호중 하나를 선택수단(33,34,35)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 불량출력지시데이타(X1 내지 X16)가 상기 데이타(SO1내지 SO16)의 n비트 각각에 제공된 n비트를 가지며, 상기 불량출력지시 데이타의 n비트중 대응하는 하나가 상기 선택수단(33,34,35)에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항 내지 15항중 어느 한 항에 있어서, 상기 패리티 검사수단(16)이 n비트의 상기 데이타를 수신하고 출력 패리티 데이터(Pa)를 발생하는 패리티 발생기(16a) 및 상기 출력 패리티 데이타가 공급되는 제1입력단자, 상기 메모리 셀 어레이(10)로부터 판독된 상기 일비트 패리티코드(Pb)가 공급되는 제2입력단자 및 상기 수정 데이타(CB)가 상기 데이타 수정수단에 출력되는 출력단자를 가진 익스클루시브-OR게이트(16b)로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항 내지 16항중 어느 한 항에 있어서, 상기 프로그램가능한 메모리 수단(48)이 퓨우즈 ROM 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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