JP3241110B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3241110B2 JP3241110B2 JP20925892A JP20925892A JP3241110B2 JP 3241110 B2 JP3241110 B2 JP 3241110B2 JP 20925892 A JP20925892 A JP 20925892A JP 20925892 A JP20925892 A JP 20925892A JP 3241110 B2 JP3241110 B2 JP 3241110B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものである。
るものである。
【０００２】
【従来の技術】半導体記憶装置は、年々高集積化、大容
量化および多機能化の一途をたどっている。特に、この
傾向は、ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）において、顕著である。
量化および多機能化の一途をたどっている。特に、この
傾向は、ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）において、顕著である。
【０００３】また、近年、半導体記憶装置として、記憶
情報のビット数が２n 個でないもの、例えば、９ビット
のものや１８ビットのものなどが登場している。このよ
うな半導体記憶装置としては、例えば、９ビットのう
ち、８ビットを記憶情報として用い（以下、この８ビッ
トの記憶情報を「信号データ」と記す）、残りの１ビッ
トをエラー検出に使用するものか知られている。このエ
ラー検出は一般にパリティチェックと呼ばれ、これに使
用するデータは一般にパリティデータと呼ばれている。
情報のビット数が２n 個でないもの、例えば、９ビット
のものや１８ビットのものなどが登場している。このよ
うな半導体記憶装置としては、例えば、９ビットのう
ち、８ビットを記憶情報として用い（以下、この８ビッ
トの記憶情報を「信号データ」と記す）、残りの１ビッ
トをエラー検出に使用するものか知られている。このエ
ラー検出は一般にパリティチェックと呼ばれ、これに使
用するデータは一般にパリティデータと呼ばれている。
【０００４】以下、このような従来の半導体記憶装置に
ついて、５１２ｋ×９ビットの入出力回路構成を有する
ＤＲＡＭを例に採って説明する。
ついて、５１２ｋ×９ビットの入出力回路構成を有する
ＤＲＡＭを例に採って説明する。
【０００５】図７は、かかるＤＲＡＭの構成を概念的に
示すブロック図である。同図に示したＤＲＡＭは、コア
プレーンと称される基本的な回路ブロックを全部で９個
（図中、ｎ0 〜ｎ8 ）備えている。ここで、コアプレー
ンｎ0 〜ｎ7 は信号データを記憶させるために使用さ
れ、また、コアプレーンｎ8 はパリティデータを記憶す
るために使用される。
示すブロック図である。同図に示したＤＲＡＭは、コア
プレーンと称される基本的な回路ブロックを全部で９個
（図中、ｎ0 〜ｎ8 ）備えている。ここで、コアプレー
ンｎ0 〜ｎ7 は信号データを記憶させるために使用さ
れ、また、コアプレーンｎ8 はパリティデータを記憶す
るために使用される。
【０００６】また、図８に、各々のコアプレーンｎ0 〜
ｎ8 の構成を概略的に示す。同図に示したように、２個
のメモリセル群４，５の間にはカラムデコーダ３が配置
され、また、メモリセル群４，５の上端側にはロウデコ
ーダ１，２がそれぞれ配置されている。メモリセル群
４，５は、それぞれ２５６ｋビットのメモリセルを有し
ており、さらに、各メモリセルに対応させて２５６本の
ワード線ＷＬ0〜ＷＬ255 と１０２４対のビット線対Ｂ
Ｌ0 〜ＢＬ1023とを有している。
ｎ8 の構成を概略的に示す。同図に示したように、２個
のメモリセル群４，５の間にはカラムデコーダ３が配置
され、また、メモリセル群４，５の上端側にはロウデコ
ーダ１，２がそれぞれ配置されている。メモリセル群
４，５は、それぞれ２５６ｋビットのメモリセルを有し
ており、さらに、各メモリセルに対応させて２５６本の
ワード線ＷＬ0〜ＷＬ255 と１０２４対のビット線対Ｂ
Ｌ0 〜ＢＬ1023とを有している。
【０００７】カラムデコーダ３とメモリセル群４，５と
の間には、配線領域６，７が設けられている。これらの
配線領域６，７は、それぞれ、カラムデコーダ３とビッ
ト線対ＢＬ0 〜ＢＬ1023とを接続する配線と、メモリセ
ル群４と外部との間でデータを入出力するためのデジッ
ト線ＤＱ1 ，ＤＱ2 と、メモリセル群５と外部との間で
データを入出力するためのデジット線ＤＱ3 ，ＤＱ4 と
（いずれも図示せず）を有している。
の間には、配線領域６，７が設けられている。これらの
配線領域６，７は、それぞれ、カラムデコーダ３とビッ
ト線対ＢＬ0 〜ＢＬ1023とを接続する配線と、メモリセ
ル群４と外部との間でデータを入出力するためのデジッ
ト線ＤＱ1 ，ＤＱ2 と、メモリセル群５と外部との間で
データを入出力するためのデジット線ＤＱ3 ，ＤＱ4 と
（いずれも図示せず）を有している。
【０００８】このような構成のコアプレーンｎ0 〜ｎ8
に対してデータの読み出し或いは書き込みを行う際に
は、まず、ロウデコーダ１，２がそれぞれワード線ＷＬ
0 〜ＷＬ255 のうちのいずれか１本を選択する。また、
これと同時に、カラムデコーダ３が、各メモリセル群
４，５について、ビット線対ＢＬ0 〜ＢＬ1023のうちか
ら２対ずつを選択する。
に対してデータの読み出し或いは書き込みを行う際に
は、まず、ロウデコーダ１，２がそれぞれワード線ＷＬ
0 〜ＷＬ255 のうちのいずれか１本を選択する。また、
これと同時に、カラムデコーダ３が、各メモリセル群
４，５について、ビット線対ＢＬ0 〜ＢＬ1023のうちか
ら２対ずつを選択する。
【０００９】これにより、メモリセル群４からは、２ビ
ットのデータが、デジット線ＤＱ1，ＤＱ2 を介して、
同時に読み出され或いは書き込まれる。同様に、メモリ
セル群５からも、２ビットのデータが、デジット線ＤＱ
3 ，ＤＱ4 を介して、同時に読み出され或いは書き込ま
れる。すなわち、１個のコアプレーンからは、同時に４
ビットのデータが読み出され或いは書き込まれることに
なる。
ットのデータが、デジット線ＤＱ1，ＤＱ2 を介して、
同時に読み出され或いは書き込まれる。同様に、メモリ
セル群５からも、２ビットのデータが、デジット線ＤＱ
3 ，ＤＱ4 を介して、同時に読み出され或いは書き込ま
れる。すなわち、１個のコアプレーンからは、同時に４
ビットのデータが読み出され或いは書き込まれることに
なる。
【００１０】このように、かかるＤＲＡＭは、各コアプ
レーンが、４本のデジット線ＤＱ1〜ＤＱ4 を用いて、
同時に４ビットのデータを読み出し或いは書き込むよう
に構成されている。
レーンが、４本のデジット線ＤＱ1〜ＤＱ4 を用いて、
同時に４ビットのデータを読み出し或いは書き込むよう
に構成されている。
【００１１】ここで、上述したように、このＤＲＡＭの
信号データは８ビットである。したがって、信号データ
の書き込みを行う際には２個のコアプレーンが選択さ
れ、各コアプレーンについて４ビットずつの信号データ
の書き込みが行われる。同様に、信号データの読み出し
を行う際も２個のコアプレーンが選択され、各コアプレ
ーンから４ビットずつの信号データの読み出しを行う。
信号データは８ビットである。したがって、信号データ
の書き込みを行う際には２個のコアプレーンが選択さ
れ、各コアプレーンについて４ビットずつの信号データ
の書き込みが行われる。同様に、信号データの読み出し
を行う際も２個のコアプレーンが選択され、各コアプレ
ーンから４ビットずつの信号データの読み出しを行う。
【００１２】このように、信号データ用のコアプレーン
ｎ0 〜ｎ7 に対してそれぞれ１ビットずつの信号データ
を書き込み或いは読み出しを行うのではなく、２個のコ
アプレーンに対してそれぞれ４ビットずつの信号データ
を書き込み或いは読み出しを行うこととしたのは、同時
に使用するコアプレーンの数を少なくすることによって
消費電力を節減するためである。
ｎ0 〜ｎ7 に対してそれぞれ１ビットずつの信号データ
を書き込み或いは読み出しを行うのではなく、２個のコ
アプレーンに対してそれぞれ４ビットずつの信号データ
を書き込み或いは読み出しを行うこととしたのは、同時
に使用するコアプレーンの数を少なくすることによって
消費電力を節減するためである。
【００１３】ここで、８ビットの信号データのうち前半
の４ビットは、コアプレーンｎ0 〜ｎ3 のいずれか１個
にまとめて記憶される。このため、９個の入出力部ＩＯ
1 〜ＩＯ9 （図示せず）のうちＩＯ0 〜ＩＯ3 はコアプ
レーンｎ0 〜ｎ3 のデジット線ＤＱ1 〜ＤＱ4 にそれぞ
れ接続される。これと同様に、後半の４ビットはコアプ
レーンｎ4 〜ｎ7 のいずれか１個にまとめてに記憶され
るので、入出力部ＩＯ4 〜ＩＯ7 はコアプレーンｎ4 〜
ｎ7 のデジット線ＤＱ1 〜ＤＱ4 にそれぞれ接続され
る。また、パリティデータはすべてコアプレーンｎ8 に
記憶されるので、パリティビット用の入出力部ＩＯ9 は
常にコアプレーンｎ8 のデジット線ＤＱ1〜ＤＱ4 のい
ずれか１本に接続される。なお、ＩＯ9 については、コ
アプレーンｎ8 のデジット線対ＤＱ1 〜ＤＱ4 のうち１
本のみを選択するために、さらにデジット線用デコーダ
（図示せず）が必要である。
の４ビットは、コアプレーンｎ0 〜ｎ3 のいずれか１個
にまとめて記憶される。このため、９個の入出力部ＩＯ
1 〜ＩＯ9 （図示せず）のうちＩＯ0 〜ＩＯ3 はコアプ
レーンｎ0 〜ｎ3 のデジット線ＤＱ1 〜ＤＱ4 にそれぞ
れ接続される。これと同様に、後半の４ビットはコアプ
レーンｎ4 〜ｎ7 のいずれか１個にまとめてに記憶され
るので、入出力部ＩＯ4 〜ＩＯ7 はコアプレーンｎ4 〜
ｎ7 のデジット線ＤＱ1 〜ＤＱ4 にそれぞれ接続され
る。また、パリティデータはすべてコアプレーンｎ8 に
記憶されるので、パリティビット用の入出力部ＩＯ9 は
常にコアプレーンｎ8 のデジット線ＤＱ1〜ＤＱ4 のい
ずれか１本に接続される。なお、ＩＯ9 については、コ
アプレーンｎ8 のデジット線対ＤＱ1 〜ＤＱ4 のうち１
本のみを選択するために、さらにデジット線用デコーダ
（図示せず）が必要である。
【００１４】このように、１回の書き込み／読み出し動
作で選択されるコアプレーンの組み合わせは、ｎ0 ，ｎ
4 ，ｎ8 の場合、ｎ1 ，ｎ5 ，ｎ8 の場合、ｎ2 ，
ｎ6 ，ｎ8 の場合、ｎ3 ，ｎ7 ，ｎ8 の場合のいずれか
となる。
作で選択されるコアプレーンの組み合わせは、ｎ0 ，ｎ
4 ，ｎ8 の場合、ｎ1 ，ｎ5 ，ｎ8 の場合、ｎ2 ，
ｎ6 ，ｎ8 の場合、ｎ3 ，ｎ7 ，ｎ8 の場合のいずれか
となる。
【００１５】図９に、コアプレーンｎ0 ，ｎ4 ，ｎ8 が
選択されて活性化された場合における、ビット線対の配
線構成を示す。コアプレーンｎ0 ，ｎ4 については、そ
れぞれ、カラムデコーダ３の出力信号Ｃ0 〜Ｃ511 のう
ちのいずれか１つがオンされ、さらに、２本のワード線
ＷＬが選択される。これにより、左右のメモリセル群
４，５からそれぞれ２ビットずつのメモリセルが選択さ
れる。そして、選択されたメモリセルと各入出力部ＩＯ
0〜ＩＯ7 との間で、デジット線対ＤＱ1 〜ＤＱ4 を介
して、信号データの転送が行われる。
選択されて活性化された場合における、ビット線対の配
線構成を示す。コアプレーンｎ0 ，ｎ4 については、そ
れぞれ、カラムデコーダ３の出力信号Ｃ0 〜Ｃ511 のう
ちのいずれか１つがオンされ、さらに、２本のワード線
ＷＬが選択される。これにより、左右のメモリセル群
４，５からそれぞれ２ビットずつのメモリセルが選択さ
れる。そして、選択されたメモリセルと各入出力部ＩＯ
0〜ＩＯ7 との間で、デジット線対ＤＱ1 〜ＤＱ4 を介
して、信号データの転送が行われる。
【００１６】また、コアプレーンｎ8 においては、上述
のように、図示しないデジット線用デコーダで１本のデ
ジット線のみが選択される。したがって、４本のビット
線対と２本のワード線で選択された４ビットのメモリセ
ルのうち、この選択されたデジット線に対応するものの
みについて、パリティデータの転送が行われる。
のように、図示しないデジット線用デコーダで１本のデ
ジット線のみが選択される。したがって、４本のビット
線対と２本のワード線で選択された４ビットのメモリセ
ルのうち、この選択されたデジット線に対応するものの
みについて、パリティデータの転送が行われる。
【００１７】
【発明が解決しようとする課題】このような従来のＤＲ
ＡＭには、以下のような欠点があった。 上述したように、従来のこの種のＤＲＡＭにおいて
は、パリティデータ専用のコアプレーンｎ8 を必要とす
るので、このコアプレーン専用のロウデコーダ１，２お
よびカラムデコーダ３が必要となり、チップサイズの増
大の原因となっていた。 また、このようにチップサイズが増大することによっ
て配線長が長くなってしまうので、配線容量や配線抵抗
が大幅に増大し、動作速度の遅延の原因となっていた。 さらに、上述のように、信号データ用のコアプレーン
ｎ0 〜ｎ7 については常に２個づつしか動作させないこ
とにより消費電力の低減を図っているが、パリティデー
タ用のコアプレーンｎ8 は常に動作させなければならな
い。したがって、分割動作を行うことにより装置全体の
消費電流を低減させようとしても、パリティビット専用
のコアプレーンｎ8 の存在がこの低減効果を低下させて
いた。かかる課題は、ＤＲＡＭの大容量化が進むほど顕
著となる。 加えて、パリティビット用のコアプレーンｎ8 は制御
方法やデコード方法が信号ビット用のコアプレーンｎ0
〜ｎ7 と異なるので、コアプレーンｎ8 専用の制御回路
やデコード回路が必要となる。このため、システムが複
雑化しコストが増大していた。
ＡＭには、以下のような欠点があった。 上述したように、従来のこの種のＤＲＡＭにおいて
は、パリティデータ専用のコアプレーンｎ8 を必要とす
るので、このコアプレーン専用のロウデコーダ１，２お
よびカラムデコーダ３が必要となり、チップサイズの増
大の原因となっていた。 また、このようにチップサイズが増大することによっ
て配線長が長くなってしまうので、配線容量や配線抵抗
が大幅に増大し、動作速度の遅延の原因となっていた。 さらに、上述のように、信号データ用のコアプレーン
ｎ0 〜ｎ7 については常に２個づつしか動作させないこ
とにより消費電力の低減を図っているが、パリティデー
タ用のコアプレーンｎ8 は常に動作させなければならな
い。したがって、分割動作を行うことにより装置全体の
消費電流を低減させようとしても、パリティビット専用
のコアプレーンｎ8 の存在がこの低減効果を低下させて
いた。かかる課題は、ＤＲＡＭの大容量化が進むほど顕
著となる。 加えて、パリティビット用のコアプレーンｎ8 は制御
方法やデコード方法が信号ビット用のコアプレーンｎ0
〜ｎ7 と異なるので、コアプレーンｎ8 専用の制御回路
やデコード回路が必要となる。このため、システムが複
雑化しコストが増大していた。
【００１８】本発明は、このような従来技術の課題に鑑
みてなされたものであり、チップサイズが小さく、動作
速度が高速で、消費電流が低く、さらに回路構成が簡単
で安価な半導体記憶装置を提供することを目的とする。
みてなされたものであり、チップサイズが小さく、動作
速度が高速で、消費電流が低く、さらに回路構成が簡単
で安価な半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体記憶装置
は、２ｎビットのビットデータからなる信号データとＣ
ビットのビットデータからなるパリティデータとによっ
て構成される多ビットデータを１単位の記憶情報として
記憶する半導体記憶装置であって、複数のメモリセルか
らなるメモリセル群と、このメモリセル群内の所望の前
記メモリセルを選択的に活性化するロウデコーダおよび
カラムデコーダとを備えた複数のコアプレーンとを有
し、１または複数の前記コアプレーンに前記信号データ
をなす前記ビットデータが１ビットまたは複数ビットず
つ割り振られるとともに、このとき割り振りを行った前
記コアプレーンのいずれかに前記パリティデータをなす
前記ビットデータが割り振られるように、前記ロウデコ
ーダおよび前記カラムデコーダが作動し、それぞれの前
記メモリセル群が第１のメモリセル領域と第２のメモリ
セル領域とに区分され、前記第１のメモリセル領域に属
する前記メモリセルには前記信号データが割り振られ、
且つ、前記第２のメモリセル領域に属する前記メモリセ
ルには前記パリティデータが割り振られるように、前記
ロウデコーダおよびカラムデコーダが作動することを特
徴とする。また、本発明の半導体記憶装置は、２ｎビッ
トのビットデータからなる信号データと１ビットのビッ
トデータからなるパリティデータとによって構成される
多ビットデータを１単位の記憶情報として記憶する半導
体記憶装置であって、複数のメモリセルからなるメモリ
セル群と、このメモリセル群内の所望の前記メモリセル
を選択的に活性化するロウデコーダおよびカラムデコー
ダとを備えた複数のコアプレーンとを有し、１または複
数の前記コアプレーンに前記信号データをなす前記ビッ
トデータが１ビットまたは複数ビットずつ割り振られる
とともに、このとき割り振りを行った前記コアプレーン
のいずれかに前記パリティデータをなす前記ビットデー
タが割り振られるように、前記ロウデコーダおよび前記
カラムデコーダが作動し、それぞれの前記メモリセル群
が第１のメモリセル領域と第２のメモリセル領域とに区
分され、前記第１のメモリセル領域に属する前記メモリ
セルには前記信号データが割り振られ、且つ、前記第２
のメモリセル領域に属する前記メモリセルには前記パリ
ティデータが割り振られるように、前記ロウデコーダお
よびカラムデコーダが作動することを特徴とする。
は、２ｎビットのビットデータからなる信号データとＣ
ビットのビットデータからなるパリティデータとによっ
て構成される多ビットデータを１単位の記憶情報として
記憶する半導体記憶装置であって、複数のメモリセルか
らなるメモリセル群と、このメモリセル群内の所望の前
記メモリセルを選択的に活性化するロウデコーダおよび
カラムデコーダとを備えた複数のコアプレーンとを有
し、１または複数の前記コアプレーンに前記信号データ
をなす前記ビットデータが１ビットまたは複数ビットず
つ割り振られるとともに、このとき割り振りを行った前
記コアプレーンのいずれかに前記パリティデータをなす
前記ビットデータが割り振られるように、前記ロウデコ
ーダおよび前記カラムデコーダが作動し、それぞれの前
記メモリセル群が第１のメモリセル領域と第２のメモリ
セル領域とに区分され、前記第１のメモリセル領域に属
する前記メモリセルには前記信号データが割り振られ、
且つ、前記第２のメモリセル領域に属する前記メモリセ
ルには前記パリティデータが割り振られるように、前記
ロウデコーダおよびカラムデコーダが作動することを特
徴とする。また、本発明の半導体記憶装置は、２ｎビッ
トのビットデータからなる信号データと１ビットのビッ
トデータからなるパリティデータとによって構成される
多ビットデータを１単位の記憶情報として記憶する半導
体記憶装置であって、複数のメモリセルからなるメモリ
セル群と、このメモリセル群内の所望の前記メモリセル
を選択的に活性化するロウデコーダおよびカラムデコー
ダとを備えた複数のコアプレーンとを有し、１または複
数の前記コアプレーンに前記信号データをなす前記ビッ
トデータが１ビットまたは複数ビットずつ割り振られる
とともに、このとき割り振りを行った前記コアプレーン
のいずれかに前記パリティデータをなす前記ビットデー
タが割り振られるように、前記ロウデコーダおよび前記
カラムデコーダが作動し、それぞれの前記メモリセル群
が第１のメモリセル領域と第２のメモリセル領域とに区
分され、前記第１のメモリセル領域に属する前記メモリ
セルには前記信号データが割り振られ、且つ、前記第２
のメモリセル領域に属する前記メモリセルには前記パリ
ティデータが割り振られるように、前記ロウデコーダお
よびカラムデコーダが作動することを特徴とする。
【００２０】
【作用】本発明によれば、余りデータのために専用のコ
アプレーンを備える必要がなく、チップサイズの縮小
化、消費電流の低減、配線長の短縮、コスト低減がもた
らされる。
アプレーンを備える必要がなく、チップサイズの縮小
化、消費電流の低減、配線長の短縮、コスト低減がもた
らされる。
【００２１】また、このように余りデータ専用のコアプ
レーンが不要となることより、この余りデータ用コアプ
レーンのための制御回路やデコード回路を備える必要が
なくなり、この点でも、チップサイズの縮小化、消費電
流の低減、配線長の短縮、コスト低減がもたらされる。
レーンが不要となることより、この余りデータ用コアプ
レーンのための制御回路やデコード回路を備える必要が
なくなり、この点でも、チップサイズの縮小化、消費電
流の低減、配線長の短縮、コスト低減がもたらされる。
【００２２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。 （実施例１）以下、第１の実施例について、本発明をＤ
ＲＡＭに適用した場合を例にとって説明する。
て説明する。 （実施例１）以下、第１の実施例について、本発明をＤ
ＲＡＭに適用した場合を例にとって説明する。
【００２３】本実施例による装置は、パリティデータ用
のコアプレーンを設けない代わりに、信号データ用のコ
アプレーンにパリティデータを構成するビットデータを
割り振って配置し、カラムデコーダ出力信号を共用した
点に特徴がある。
のコアプレーンを設けない代わりに、信号データ用のコ
アプレーンにパリティデータを構成するビットデータを
割り振って配置し、カラムデコーダ出力信号を共用した
点に特徴がある。
【００２４】図１に、本実施例によるＤＲＡＭの構成を
示す。このＤＲＡＭのビット構成は、図７を用いて説明
した従来のＤＲＡＭと同様に、５１２ｋ×９ビットとす
る。そして、データが入出力される入出力部のビット数
は９であり、ビット構成を２n ＋Ｃで表した場合、ｎ＝
３、Ｃ＝１となる。また、コアプレーンは、全部で８個
（図中、ｎ0 〜ｎ7 ）備わっている。パリティデータ
は、コアプレーンｎ0 〜ｎ7 のいずれかに割り振られ
る。
示す。このＤＲＡＭのビット構成は、図７を用いて説明
した従来のＤＲＡＭと同様に、５１２ｋ×９ビットとす
る。そして、データが入出力される入出力部のビット数
は９であり、ビット構成を２n ＋Ｃで表した場合、ｎ＝
３、Ｃ＝１となる。また、コアプレーンは、全部で８個
（図中、ｎ0 〜ｎ7 ）備わっている。パリティデータ
は、コアプレーンｎ0 〜ｎ7 のいずれかに割り振られ
る。
【００２５】各コアプレーンｎ0 〜ｎ7 は、図２のよう
な構成を備えている。従来のＤＲＡＭと同様に、カラム
デコーダ１３の左右にメモリセル群１４，１５が配置さ
れ、メモリセル群１４，１５の上端にはロウデコーダ１
１，１２が配置されている。メモリセル群１４，１５と
カラムデコーダ１３との間には、それぞれビット線ＢＬ
0 〜ＢＬ1151およびデジット線ＤＱ1 〜ＤＱ3 ，ＤＱ4
〜ＤＱ6 が配線された配線領域１６，１７が設けられて
いる。
な構成を備えている。従来のＤＲＡＭと同様に、カラム
デコーダ１３の左右にメモリセル群１４，１５が配置さ
れ、メモリセル群１４，１５の上端にはロウデコーダ１
１，１２が配置されている。メモリセル群１４，１５と
カラムデコーダ１３との間には、それぞれビット線ＢＬ
0 〜ＢＬ1151およびデジット線ＤＱ1 〜ＤＱ3 ，ＤＱ4
〜ＤＱ6 が配線された配線領域１６，１７が設けられて
いる。
【００２６】メモリセル群１４，１５の記憶容量は、２
８８ｋビットとなっている。すなわち、上述した従来の
ＤＲＡＭ（図７〜９参照）よりも、パリティデータを記
憶させるメモリセルを割り振ったために３２ｋビット
（５１２ｋビット／１６）ずつ多くなっている。
８８ｋビットとなっている。すなわち、上述した従来の
ＤＲＡＭ（図７〜９参照）よりも、パリティデータを記
憶させるメモリセルを割り振ったために３２ｋビット
（５１２ｋビット／１６）ずつ多くなっている。
【００２７】ワード線の本数は、従来の装置と同様に、
２５６本（ＷＬ0 〜ＷＬ255 ）である。また、ビット線
対は、上述した従来のＤＲＡＭと比較してメモリセル群
１４，１５がそれぞれ３２ｋビット多いため、１２８対
増えて１１５２対となっている（図中、ＢＬ0 〜ＢＬ
1151）。デジット線対は、それぞれのメモリセル群１
４，１５から３ビットずつのデータを入出力できるよう
に、配線領域１６，１７にそれぞれ３対ずつ設けられて
いる（図中、ＤＱ1 〜ＤＱ3 ，ＤＱ4 〜ＤＱ6 ）。
２５６本（ＷＬ0 〜ＷＬ255 ）である。また、ビット線
対は、上述した従来のＤＲＡＭと比較してメモリセル群
１４，１５がそれぞれ３２ｋビット多いため、１２８対
増えて１１５２対となっている（図中、ＢＬ0 〜ＢＬ
1151）。デジット線対は、それぞれのメモリセル群１
４，１５から３ビットずつのデータを入出力できるよう
に、配線領域１６，１７にそれぞれ３対ずつ設けられて
いる（図中、ＤＱ1 〜ＤＱ3 ，ＤＱ4 〜ＤＱ6 ）。
【００２８】コアプレーンｎ0 〜ｎ7 と入出力部ＩＯ1
〜ＩＯ9 との対応関係は次のようである。４つのコアプ
レーンｎ0 〜ｎ3 が入出力部ＩＯ1 〜ＩＯ4 およびＩＯ
9 に対応し、残りの４つのコアプレーンｎ4 〜ｎ7 が入
出力部ＩＯ5 〜ＩＯ8 およびＩＯ9 に対応している。１
回の書き込み／読み出し動作で活性化されるコアプレー
ンの組み合わせは、ｎ0 およびｎ4 の場合、ｎ1 および
ｎ5 の場合、ｎ2 およびｎ6 の場合、ｎ3 およびｎ7 の
場合のいずれかである。よって、ＤＲＡＭ全体として
は、常に、全体の１／４（ここでは２個）のコアプレー
ンが動作することとなる。
〜ＩＯ9 との対応関係は次のようである。４つのコアプ
レーンｎ0 〜ｎ3 が入出力部ＩＯ1 〜ＩＯ4 およびＩＯ
9 に対応し、残りの４つのコアプレーンｎ4 〜ｎ7 が入
出力部ＩＯ5 〜ＩＯ8 およびＩＯ9 に対応している。１
回の書き込み／読み出し動作で活性化されるコアプレー
ンの組み合わせは、ｎ0 およびｎ4 の場合、ｎ1 および
ｎ5 の場合、ｎ2 およびｎ6 の場合、ｎ3 およびｎ7 の
場合のいずれかである。よって、ＤＲＡＭ全体として
は、常に、全体の１／４（ここでは２個）のコアプレー
ンが動作することとなる。
【００２９】図３に、コアプレーンｎ0 ，ｎ4 が選択さ
れて動作状態にあるときのビット線対単位の構成を示
す。コアプレーンｎ0 において、カラムアドレス信号Ｃ
0 ，Ｃ1 ，Ｃ2 ，…のうちのいずれか一つによって、入
出力部ＩＯ1 〜ＩＯ4 に対応したデータの読み出し／書
き込みが行われる。また、コアプレーンｎ4 のカラムア
ドレス信号Ｃ0 ，Ｃ1 ，Ｃ2 ，…のうちのいずれか一つ
によって、入出力部ＩＯ5 〜ＩＯ8 に対応したデータの
読み出し／書き込みが行われる。さらに、コアプレーン
ｎ0 またはコアプレーンｎ4 のいずれか一方において、
一つのカラムアドレス信号により入出力部ＩＯ9 に対応
したデータの読み出し／書き込みが行われる。いずれの
コアプレーンから入出力部ＩＯ9 のデータの入出力が行
われるかは、カラムアドレス信号により決定される。
れて動作状態にあるときのビット線対単位の構成を示
す。コアプレーンｎ0 において、カラムアドレス信号Ｃ
0 ，Ｃ1 ，Ｃ2 ，…のうちのいずれか一つによって、入
出力部ＩＯ1 〜ＩＯ4 に対応したデータの読み出し／書
き込みが行われる。また、コアプレーンｎ4 のカラムア
ドレス信号Ｃ0 ，Ｃ1 ，Ｃ2 ，…のうちのいずれか一つ
によって、入出力部ＩＯ5 〜ＩＯ8 に対応したデータの
読み出し／書き込みが行われる。さらに、コアプレーン
ｎ0 またはコアプレーンｎ4 のいずれか一方において、
一つのカラムアドレス信号により入出力部ＩＯ9 に対応
したデータの読み出し／書き込みが行われる。いずれの
コアプレーンから入出力部ＩＯ9 のデータの入出力が行
われるかは、カラムアドレス信号により決定される。
【００３０】このような構成を備えた本実施例によれ
ば、次のような効果が得られる。
ば、次のような効果が得られる。
【００３１】第１に、２n ＋Ｃで表わされる入出力部の
ビット構成において、パリティデータのための専用のコ
アプレーンを設ける必要がない。このため、パリティデ
ータ用のロウデコーダおよびカラムデコーダが不要とな
り、チップサイズを縮小しコストを低減させることがで
きる。
ビット構成において、パリティデータのための専用のコ
アプレーンを設ける必要がない。このため、パリティデ
ータ用のロウデコーダおよびカラムデコーダが不要とな
り、チップサイズを縮小しコストを低減させることがで
きる。
【００３２】第２に、このチップサイズの縮小に伴って
配線長を短くし、配線容量および配線抵抗を減少させる
ことができる。これにより、動作速度を高速化すること
が可能となる。
配線長を短くし、配線容量および配線抵抗を減少させる
ことができる。これにより、動作速度を高速化すること
が可能となる。
【００３３】第３に本実施例では、パリティデータを、
信号データ用のコアプレーンｎ0 〜ｎ7 に割り振ってい
るため、全てのコアプレーンを分割動作させることが可
能である。具体的には、本実施例では１回の読み出し／
書き込み動作において１／４（すなわち２個）のコアプ
レーンを動作させれば足りる。したがって、図７に示さ
れた従来の装置が３個のコアプレーンを動作させていた
のと比較し、消費電流を低減させる効果が大きい。
信号データ用のコアプレーンｎ0 〜ｎ7 に割り振ってい
るため、全てのコアプレーンを分割動作させることが可
能である。具体的には、本実施例では１回の読み出し／
書き込み動作において１／４（すなわち２個）のコアプ
レーンを動作させれば足りる。したがって、図７に示さ
れた従来の装置が３個のコアプレーンを動作させていた
のと比較し、消費電流を低減させる効果が大きい。
【００３４】第４に、従来必要であったパリティデータ
用のコアプレーンを制御する専用の回路やデコード回路
が不要である。このため、システムが簡略化されコスト
が低減されると共に、信頼性の向上に寄与する。
用のコアプレーンを制御する専用の回路やデコード回路
が不要である。このため、システムが簡略化されコスト
が低減されると共に、信頼性の向上に寄与する。
【００３５】（実施例２）以下、本発明の第２の実施例
について説明する。
について説明する。
【００３６】本実施例は、各コアプレーンのメモリセル
群が、信号データを割り振る領域とパリティデータを割
り振る領域とに区分されている点で、上述の実施例１と
異なる。
群が、信号データを割り振る領域とパリティデータを割
り振る領域とに区分されている点で、上述の実施例１と
異なる。
【００３７】すなわち、図４に示すように、各コアプレ
ーンｎ0 〜ｎ7 が有するメモリセル群１４，１５が第１
のメモリセル領域ｎa と第２のメモリセル領域ｎb とに
分割され、第１のメモリセル領域ｎa に属するメモリセ
ルには信号データが割り振られ、且つ、第２のメモリセ
ル領域ｎb に属するメモリセルにはパリティデータが割
り振られる。
ーンｎ0 〜ｎ7 が有するメモリセル群１４，１５が第１
のメモリセル領域ｎa と第２のメモリセル領域ｎb とに
分割され、第１のメモリセル領域ｎa に属するメモリセ
ルには信号データが割り振られ、且つ、第２のメモリセ
ル領域ｎb に属するメモリセルにはパリティデータが割
り振られる。
【００３８】本実施例のＤＲＡＭのビット構成も、実施
例１と同様、５１２ｋ×９ビットとする。また、入出力
部のビット数が９であり、コアプレーンが全部で８個
（ｎ0〜ｎ7 ）である点も、実施例１と同じである。
例１と同様、５１２ｋ×９ビットとする。また、入出力
部のビット数が９であり、コアプレーンが全部で８個
（ｎ0〜ｎ7 ）である点も、実施例１と同じである。
【００３９】各コアプレーンｎ0 〜ｎ7 は、図５のよう
な構成を備えている。実施例１の装置と同様に、カラム
デコーダ１３の左右にメモリセル群１４，１５が配置さ
れ、メモリセル群１４，１５の上端にはロウデコーダ１
１，１２が配置されている。メモリセル群１４，１５と
カラムデコーダ１３との間には、それぞれビット線ＢＬ
0 〜ＢＬ1151およびデジット線ＤＱ１〜ＤＱ３，ＤＱ４
〜ＤＱ６が配線された配線領域１６，１７が設けられて
いる。
な構成を備えている。実施例１の装置と同様に、カラム
デコーダ１３の左右にメモリセル群１４，１５が配置さ
れ、メモリセル群１４，１５の上端にはロウデコーダ１
１，１２が配置されている。メモリセル群１４，１５と
カラムデコーダ１３との間には、それぞれビット線ＢＬ
0 〜ＢＬ1151およびデジット線ＤＱ１〜ＤＱ３，ＤＱ４
〜ＤＱ６が配線された配線領域１６，１７が設けられて
いる。
【００４０】メモリセル群１４，１５は、２８８ｋビッ
トとなっている。そして、このうち２５６ビットは、信
号データ用のメモリセルであり、第１のメモリセル領域
ｎaを構成している。また、残りの３２ｋビットはパリ
ティビット用のメモリセルであり、第２のメモリセル領
域ｎb を構成している。
トとなっている。そして、このうち２５６ビットは、信
号データ用のメモリセルであり、第１のメモリセル領域
ｎaを構成している。また、残りの３２ｋビットはパリ
ティビット用のメモリセルであり、第２のメモリセル領
域ｎb を構成している。
【００４１】ワード線の本数は、従来の装置と同様に、
２５６本（ＷＬ0 〜ＷＬ255 ）である。また、ビット線
対は実施例１と同様に１１５２対であるが（ＢＬ0 〜Ｂ
Ｌ11 51）、このうちＢＬ0 〜ＢＬ1023は第１のメモリセ
ル領域ｎa 内のメモリセルに接続され、残りのＢＬ1024
〜ＢＬ1151は第２のメモリセル領域ｎb 内のメモリセル
に接続されている。デジット線対は、実施例１と同様、
配線領域１６，１７にそれぞれ３対ずつ設けられている
（ＤＱ1 〜ＤＱ3 ，ＤＱ4 〜ＤＱ6 ）。
２５６本（ＷＬ0 〜ＷＬ255 ）である。また、ビット線
対は実施例１と同様に１１５２対であるが（ＢＬ0 〜Ｂ
Ｌ11 51）、このうちＢＬ0 〜ＢＬ1023は第１のメモリセ
ル領域ｎa 内のメモリセルに接続され、残りのＢＬ1024
〜ＢＬ1151は第２のメモリセル領域ｎb 内のメモリセル
に接続されている。デジット線対は、実施例１と同様、
配線領域１６，１７にそれぞれ３対ずつ設けられている
（ＤＱ1 〜ＤＱ3 ，ＤＱ4 〜ＤＱ6 ）。
【００４２】コアプレーンｎ0 〜ｎ7 と入出力部ＩＯ1
〜ＩＯ9 との対応関係は次のとおりである。４つのコア
プレーンｎ0 〜ｎ3 は、第１のメモリセル領域ｎa が入
出力部ＩＯ1 〜ＩＯ4 に対応し、第２のメモリセル領域
ｎb が入出力部ＩＯ9 に対応する。また、残りの４つの
コアプレーンｎ4 〜ｎ7 は、第１のメモリセル領域ｎa
が入出力部ＩＯ5 〜ＩＯ8 に対応し、第２のメモリセル
領域ｎb が入出力部ＩＯ9 に対応する。そして、１回の
書き込み／読み出し動作で活性化されるコアプレーン
は、ｎ0 およびｎ4 の場合、ｎ1 およびｎ5 の場合、ｎ
2 およびｎ6 の場合、ｎ3 およびｎ7 の場合のいずれか
である。よって、ＤＲＡＭ全体としては常に全体の１／
４（すなわち２個）のコアプレーンが動作することにな
る。
〜ＩＯ9 との対応関係は次のとおりである。４つのコア
プレーンｎ0 〜ｎ3 は、第１のメモリセル領域ｎa が入
出力部ＩＯ1 〜ＩＯ4 に対応し、第２のメモリセル領域
ｎb が入出力部ＩＯ9 に対応する。また、残りの４つの
コアプレーンｎ4 〜ｎ7 は、第１のメモリセル領域ｎa
が入出力部ＩＯ5 〜ＩＯ8 に対応し、第２のメモリセル
領域ｎb が入出力部ＩＯ9 に対応する。そして、１回の
書き込み／読み出し動作で活性化されるコアプレーン
は、ｎ0 およびｎ4 の場合、ｎ1 およびｎ5 の場合、ｎ
2 およびｎ6 の場合、ｎ3 およびｎ7 の場合のいずれか
である。よって、ＤＲＡＭ全体としては常に全体の１／
４（すなわち２個）のコアプレーンが動作することにな
る。
【００４３】図６に、コアプレーンｎ0 ，ｎ4 が選択さ
れて動作状態にあるときのビット線対単位の構成を示
す。コアプレーンｎ0 において、カラムアドレス信号Ｃ
0 ，Ｃ1 ，Ｃ2 ，…，Ｃ511 のうちのいずれか一つによ
って、入出力部ＩＯ1 〜ＩＯ4に対応したデータの読み
出し／書き込みが行われる。また、コアプレーンｎ4 の
カラムアドレス信号Ｃ0 ，Ｃ1 ，Ｃ2 ，…，Ｃ511 のう
ちのいずれか一つによって、入出力部ＩＯ5 〜ＩＯ8 に
対応したデータの読み出し／書き込みが行われる。さら
に、コアプレーンｎ0 またはコアプレーンｎ4 のいずれ
か一方において、カラムアドレス信号Ｎ0 ，Ｎ1 ，…，
Ｎ63のうちのいずれか一つにより、入出力部ＩＯ9 に対
応したデータの読み出し／書き込みが行われる。いずれ
のコアプレーンから入出力部ＩＯ9 のデータの入出力が
行われるかは、カラムアドレス信号により決定される。
れて動作状態にあるときのビット線対単位の構成を示
す。コアプレーンｎ0 において、カラムアドレス信号Ｃ
0 ，Ｃ1 ，Ｃ2 ，…，Ｃ511 のうちのいずれか一つによ
って、入出力部ＩＯ1 〜ＩＯ4に対応したデータの読み
出し／書き込みが行われる。また、コアプレーンｎ4 の
カラムアドレス信号Ｃ0 ，Ｃ1 ，Ｃ2 ，…，Ｃ511 のう
ちのいずれか一つによって、入出力部ＩＯ5 〜ＩＯ8 に
対応したデータの読み出し／書き込みが行われる。さら
に、コアプレーンｎ0 またはコアプレーンｎ4 のいずれ
か一方において、カラムアドレス信号Ｎ0 ，Ｎ1 ，…，
Ｎ63のうちのいずれか一つにより、入出力部ＩＯ9 に対
応したデータの読み出し／書き込みが行われる。いずれ
のコアプレーンから入出力部ＩＯ9 のデータの入出力が
行われるかは、カラムアドレス信号により決定される。
【００４４】このような構成によっても、上述した実施
例１と同様の効果を得ることができる。
例１と同様の効果を得ることができる。
【００４５】なお、以上説明した各実施例は一例であ
り、本発明を限定するものではない。実施例１，２では
入出力部が９ビット構成（ｎ＝３，Ｃ＝１）の場合に相
当する。しかし、入出力部が他のビット構成であっても
同様に本発明を適用することができる。例えば、入出力
部が１８ビット構成の場合にはｎ＝４，Ｃ＝２となり、
パリティデータは２ビットとなる。この２ビット分のメ
モリセルは、２4 で表わされる入出力部に対応した全て
のコアプレーンに加えておき、いずれか１つのコアプレ
ーンからこのパリティデータ２ビット分のデータの入出
力を行ってもよい。あるいは、１ビットずつのメモリセ
ルを各コアプレーンに追加し、２つのコアプレーンを選
択してパリティデータ２ビット分のデータを入出力して
もよい。
り、本発明を限定するものではない。実施例１，２では
入出力部が９ビット構成（ｎ＝３，Ｃ＝１）の場合に相
当する。しかし、入出力部が他のビット構成であっても
同様に本発明を適用することができる。例えば、入出力
部が１８ビット構成の場合にはｎ＝４，Ｃ＝２となり、
パリティデータは２ビットとなる。この２ビット分のメ
モリセルは、２4 で表わされる入出力部に対応した全て
のコアプレーンに加えておき、いずれか１つのコアプレ
ーンからこのパリティデータ２ビット分のデータの入出
力を行ってもよい。あるいは、１ビットずつのメモリセ
ルを各コアプレーンに追加し、２つのコアプレーンを選
択してパリティデータ２ビット分のデータを入出力して
もよい。
【００４６】また実施例１，２では、コアプレーンを分
割動作させているが、常時動作させることもできる。例
えば、９ビットのデータを入出力させる場合、二つのコ
アプレーンを備え、いずれか一方のコアプレーンから信
号データのうち４ビットを入出力させ、他方のコアプレ
ーンから信号データのうち４ビットとパリティデータ１
ビットを入出力させてもよい。
割動作させているが、常時動作させることもできる。例
えば、９ビットのデータを入出力させる場合、二つのコ
アプレーンを備え、いずれか一方のコアプレーンから信
号データのうち４ビットを入出力させ、他方のコアプレ
ーンから信号データのうち４ビットとパリティデータ１
ビットを入出力させてもよい。
【００４７】さらに、メモリセル群は必ずしもカラムデ
コーダの左右に二分割された状態で配置されていなくと
もよく、一体となった構成であっても、あるいは三つ以
上に分割されて配置されていてもよい。
コーダの左右に二分割された状態で配置されていなくと
もよく、一体となった構成であっても、あるいは三つ以
上に分割されて配置されていてもよい。
【００４８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、パリティデータ専用のコアプレーンを
加える必要がないので、チップサイズの縮小化、消費電
流およびコストの低減、配線長の短縮による高速化、さ
らにはシステム制御の容易化がもたらされる。
憶装置によれば、パリティデータ専用のコアプレーンを
加える必要がないので、チップサイズの縮小化、消費電
流およびコストの低減、配線長の短縮による高速化、さ
らにはシステム制御の容易化がもたらされる。
【図１】本発明の実施例１による半導体記憶装置のコア
プレーンの配置を示した配置図である。
プレーンの配置を示した配置図である。
【図２】図１に示したコアプレーンの構成を示した説明
図である。
図である。
【図３】図１に示したコアプレーンの入出力部のビット
構成を示した回路図である。
構成を示した回路図である。
【図４】本発明の実施例２による半導体記憶装置のコア
プレーンの配置を示した配置図である。
プレーンの配置を示した配置図である。
【図５】図４に示したコアプレーンの構成を示した説明
図である。
図である。
【図６】図４に示したコアプレーンの入出力部のビット
構成を示した回路図である。
構成を示した回路図である。
【図７】従来の半導体記憶装置のコアプレーンの配置を
示した配置図である。
示した配置図である。
【図８】図７に示したコアプレーンの構成を示した説明
図。
図。
【図９】図７に示したコアプレーンの入出力部のビット
構成を示した回路図である。
構成を示した回路図である。
ｎ0 〜ｎ8 コアプレーン ＤＱ1 〜ＤＱ6 デジット線 ＷＬ0 〜ＷＬ255 ワード線 ＢＬ0 〜ＢＬ1151 ビット線 １１，１２ ロウデコーダ １３ カラムデコーダ １４，１５ メモリセル群 １６，１７ 配線領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱野 倫行 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 狐塚 英二 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 宮脇 直和 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭59−132489（ＪＰ，Ａ) 特開 昭63−241794（ＪＰ，Ａ) 特開 平４−153986（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 G11C 29/00 631
Claims (2)
- 【請求項１】２ｎ（ｎは自然数）ビットのビットデータ
からなる信号データとＣ（Ｃは自然数、Ｃ＜２ｎ）ビッ
トのビットデータからなるパリティデータとによって構
成される多ビットデータを１単位の記憶情報として記憶
する半導体記憶装置であって、 複数のメモリセルからなるメモリセル群と、このメモリ
セル群内の所望の前記メモリセルを選択的に活性化する
ロウデコーダおよびカラムデコーダとを備えた複数のコ
アプレーンとを有し、 １または複数の前記コアプレーンに前記信号データをな
す前記ビットデータが１ビットまたは複数ビットずつ割
り振られるとともに、このとき割り振りを行った前記コ
アプレーンのいずれかに前記パリティデータをなす前記
ビットデータが割り振られるように、前記ロウデコーダ
および前記カラムデコーダが作動し、 それぞれの前記メモリセル群が第１のメモリセル領域と
第２のメモリセル領域とに区分され、 前記第１のメモリセル領域に属する前記メモリセルには
前記信号データが割り振られ、且つ、前記第２のメモリ
セル領域に属する前記メモリセルには前記パリティデー
タが割り振られるように、前記ロウデコーダおよびカラ
ムデコーダが作動することを特徴とする半導体記憶装
置。 - 【請求項２】２ｎ（ｎは自然数）ビットのビットデータ
からなる信号データと１ビットのビットデータからなる
パリティデータとによって構成される多ビットデータを
１単位の記憶情報として記憶する半導体記憶装置であっ
て、 複数のメモリセルからなるメモリセル群と、このメモリ
セル群内の所望の前記メモリセルを選択的に活性化する
ロウデコーダおよびカラムデコーダとを備えた複数のコ
アプレーンとを有し、 １または複数の前記コアプレーンに前記信号データをな
す前記ビットデータが１ビットまたは複数ビットずつ割
り振られるとともに、このとき割り振りを行った前記コ
アプレーンのいずれかに前記パリティデータをなす前記
ビットデータが割り振られるように、前記ロウデコーダ
および前記カラムデコーダが作動し、 それぞれの前記メモリセル群が第１のメモリセル領域と
第２のメモリセル領域とに区分され、 前記第１のメモリセル領域に属する前記メモリセルには
前記信号データが割り振られ、且つ、前記第２のメモリ
セル領域に属する前記メモリセルには前記パリティデー
タが割り振られるように、前記ロウデコーダおよびカラ
ムデコーダが作動することを特徴とする半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20925892A JP3241110B2 (ja) | 1991-12-26 | 1992-08-05 | 半導体記憶装置 |
| US07/993,854 US5337286A (en) | 1991-12-26 | 1992-12-21 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34550891 | 1991-12-26 | ||
| JP3-345508 | 1991-12-26 | ||
| JP20925892A JP3241110B2 (ja) | 1991-12-26 | 1992-08-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05234367A JPH05234367A (ja) | 1993-09-10 |
| JP3241110B2 true JP3241110B2 (ja) | 2001-12-25 |
Family
ID=26517323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20925892A Expired - Lifetime JP3241110B2 (ja) | 1991-12-26 | 1992-08-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5337286A (ja) |
| JP (1) | JP3241110B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010004408A1 (de) | 2010-01-13 | 2011-07-14 | Maltan, Peter, 83483 | Vorrichtung zur Messung der Zwischenzeit eines Skirennläufers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4433388A (en) * | 1980-10-06 | 1984-02-21 | Ncr Corporation | Longitudinal parity |
| US4670876A (en) * | 1985-05-15 | 1987-06-02 | Honeywell Inc. | Parity integrity check logic |
| US4740971A (en) * | 1986-02-28 | 1988-04-26 | Advanced Micro Devices, Inc. | Tag buffer with testing capability |
| JP2664236B2 (ja) * | 1989-02-01 | 1997-10-15 | 富士通株式会社 | 半導体記憶装置 |
| US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
-
1992
- 1992-08-05 JP JP20925892A patent/JP3241110B2/ja not_active Expired - Lifetime
- 1992-12-21 US US07/993,854 patent/US5337286A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05234367A (ja) | 1993-09-10 |
| US5337286A (en) | 1994-08-09 |
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