KR19990030288A - 반도체 메모리 및 그 구동 방법 - Google Patents

반도체 메모리 및 그 구동 방법 Download PDF

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Abstract

다수의 셀(S)을 각각 구비하는 다수의 서브-어레이를 포함하는 반도체 메모리가 제공되는데, 상기 서브-어레이(1A, 1B, 1C, 1D) 모두에 접속된 적어도 하나의 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)를 포함하고, 상기 로우 버퍼를 통해 상기 서브-어레이와 외부 회로 사이에 데이터 전송이 이루어지는 것을 특징으로 한다. 상술한 반도체 메모리에 따라, 한 워드 라인에 의해 선택된 서브-어레이내의 셀들에 저장된 데이터를 보유하는 하나의 로우 버퍼 또는 로우 버퍼들은 서브-어레이 모두에 접속되어 있다. 그로 인해, 내부 I/O 버스들을 감소시킬 수 있고, 내부 I/O 버스들의 증가로 인하여 반도체 칩의 사이즈가 증가하는 것을 방지할 수 있다. 부가적으로, 더 이상 3-층 알루미늄 구조를 형성할 필요가 없기 때문에, 증가하는 제조 비용을 억제할 수 있다. 또한, 로우 버퍼들과 외부 회로들 사이에 데이터 전송이 이루어지기 때문에, 데이터 전송 속도를 향상시킬 수 있다.

Description

반도체 메모리 및 그 구동 방법
본 발명은 DRAM, ROM 및 플러시 메모리(flush memory)와 같은 반도체 메모리에 관한 것으로, 특히 내장된 로우 버퍼(built-in row buffer)를 갖는 반도체 메모리에 관한 것이다.
도1에 도시된 것 처럼, 내장된 로우 버퍼를 갖는 종래의 반도체 메모리는 256 K-비트의 용량을 갖는 서브-어레이(11)와, 서브-어레이(11)의 셀의 16개의 로우의 데이터를 저장할 수 있는 라인 로우 버퍼(12)를 통상적으로 포함한다. 로우 버퍼(12)는 서브-어레이(11)들의 각각에 배열되고, 공통 I/O 버스(도시하지 않음)에 접속되어 있다. 로우 버퍼(12)는 공통 I/O 버스를 통해 외부 주변 회로로부터 서브-어레이(11)에 전송될 외부 데이터와, 서브-어레이(11)의 판독되어 외부 주변 회로에 전송되는 데이터 모두를 보유한다.
상술한 것 처럼, 서브-어레이들의 각각의 어레이에 배열된 로우 버퍼들은 종래의 반도체 메모리내의 공통 I/O 버스에 접속되어 있다. 그와 같은 접속을 달성하기 위해서는 각각의 로우 버퍼와 공통 I/O 버스 사이의 많은 버스 라인들로 구성된 내부 I/O 버스를 형성하는 것이 필요한데, 이는 반도체 칩이 내부 I/O 버스로 인하여 사이즈가 크게 되는 문제가 있다.
사이즈가 크게 되는 반도체 칩을 방지하기 위하여 내부 I/O 버스가 생략된다면, 반도체 기판상에 3-층으로 적층된 알루미늄 배선들을 형성할 필요가 있는데, 이는 반도체 장치를 제조하는데 드는 비용을 증가시키는 문제가 있다.
본 발명의 목적은 사이즈면에서 크게 되는 것을 방지하면서 제조 비용을 감시킬 수 있는 내장된 로우 버퍼를 갖는 반도체 메모리를 제공하는 것이다. 본 발명의 다른 목적은 그와 같은 반도체 메모리를 구동하는 방법을 제공한다.
본 발명의 한 관점에서, 다수의 셀을 각각 구비하는 다수의 서브-어레이를 포함하는 반도체 메모리를 제공하는데, 여기서, 서브-어레이들 모두에 접속된 적어도 하나의 로우 버퍼를 포함하고, 로우 버퍼를 통해 서브-어레이와 외부 회로 사이에 데이터 전송이 이루어지는 것을 특징으로 한다.
반도체 메모리는 처리될 데이터가 관련된 로우 버퍼에 저장되었는지의 여부를 나타내기 위한 더티 비트(dirty bit) 더 포함할 수 있다.
반도체 메모리는 셀들 사이에서 제 1 방향으로 배열된 셀들의 게이트들에 접속된 적어도 하나의 워드 라인, 셀들 사이에서 제 1 방향과 수직인 제 2 방향으로 배열된 셀들의 전극들 중 한 전극에 데이터 기록 신호를 제공하기 위한 적어도 하나의 비트 라인, 제 2 방향으로 배열된 셀들의 상기 전극들 중 다른 전극의 데이터를 판독하기 위한 적어도 하나의 접지 라인과, 서브-어레이들 각각에 관련되어, 비트 라인에 감지-증폭 전류를 제공하기 위한 다수의 감지-증폭기를 더 포함할 수 있다.
본 발명의 다른 관점에 있어서, 반도체 메모리를 구동시키기 위한 방법을 제공하는데, 그 방법은, 가) 외부 회로가 서브-어레이에 액세스 신호를 전송할 때 선택된 서브-어레이의 선택된 워드 라인에 제 1 신호를 전송하는 단계, 나) 선택된 워드 라인에 접속된 셀들의 로우에 제 1 로우 버퍼내의 저장된 데이터를 기록하거나, 선택된 워드 라인에 접속된 셀들의 로우의 데이터를 제 1 로우 버퍼로 판독하기 위하여, 선택된 서브-어레이와 관련된 제 1 감지 증폭기에 제 2 신호를 전송하는 단계, 다) 서브-어레이를 프리-차징(pre-charging)하는 단계와, 라) 선택된 워드 라인에 접속된 셀들의 로우에 제 2 로우 버퍼내의 저장된 데이터를 기록하거나, 선택된 워드 라인에 접속된 셀들의 로우의 데이터를 제 2 로우 버퍼로 판독하기 위하여, 선택된 서브-어레이와 관련된 제 2 감지 증폭기에 제 3 신호를 전송하는 단계를 포함한다.
상술한 반도체 메모리에 따라, 한 워드 라인에 의해 선택된 서브-어레이내의 셀들에 저장된 데이터를 보유하는 하나의 로우 버퍼 또는 로우 버퍼들은 서브-어레이 모두에 접속되어 있다. 그로 인해, 내부 I/O 버스들을 감소시킬 수 있고, 내부 I/O 버스들의 증가로 인하여 반도체 칩의 사이즈가 증가하는 것을 방지할 수 있다. 부가적으로, 더 이상 3-층 알루미늄 구조를 형성할 필요가 없기 때문에, 증가하는 제조 비용을 억제할 수 있다. 또한, 로우 버퍼들과 외부 회로들 사이에 데이터 전송이 이루어지기 때문에, 데이터 전송 속도를 향상시킬 수 있다.
부가적으로, 감지 증폭기가 제 1 및 제 2 감지 증폭기로 구성되고, 로우 버퍼가 상술한 제 1 및 제 2 로우 버퍼로 구성되기 때문에, 제 1 및 제 2 로우 버퍼를 통해 데이터 전송이 시분할(time-sharing)로 성취될 수 있고, 반도체 메모리 칩의 크기를 감소시킬 수 있고, 데이터 전송 효율을 향상시킬 수 있다.
또한, 데이터가 로우 버퍼에 저장되었는지의 여부를 나타내기 위해 로우 버퍼들의 각각에 더티 비트를 배열하여, 원하는 로우 버퍼에 데이터를 확실하게 전송할 수 있다.
도1은 종래의 반도체 메모리의 블록도.
도2는 본 발명의 양호한 실시예에 따라, 내장된 로우 버퍼를 갖는 반도체 메모리의 부분적인 블록도.
도3은 본 발명의 양호한 실시예에 따라, 내장된 로우 버퍼를 갖는 반도체 메모리의 블록도.
도4는 반도체 메모리의 소자들이 동작하는 타이밍을 설명하는 타이밍도.
*도면의 주요 부분에 대한 부호의 간단한 설명*
1A, 1B, 1C, 1D; 서브-어레이
5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D; 로우 버퍼
S; 다수의 셀
도2는 본 발명의 양호한 실시예에 따른 반도체 메모리의 부분적인 블록도를 도시한 도면이다. 도시된 반도체 메모리는 MOS 트랜지스터로 구성된 32M 비트를 갖는 다수의 셀(S)들을 포함하여 매트릭스로 배열된 서브-어레이(1), 워드 라인(WL)에 접속된 로우 디코더(2)와, 서브-어레이(1)의 다른 측면들에 위치한 제 1 및 제 2 감지 증폭기(SA)(3 및 4)를 포함한다. 제 1 및 제 2 감지 증폭기(3 및 4)는 비트 라인(BL)을 통해 셀(S)의 소스를 선택하고, 선택된 셀(S)에 데이터를 기록하거나 선택된 셀(S)의 데이터를 판독한다.
예를 들어, 1,024 비트 라인(BL)이 32M 비트의 용량을 각각 갖는 다수의 셀(S)을 포함하는 서브-어레이(1)의 한 측면에만 위치된다면, 전체 반도체 메모리 칩에 대해서 사이즈가 크게 되는 것을 피할 수 없다. 그로 인해, 그러한 사이즈가 크게 되는 것을 방지하기 위하여, 서브-어레이(1)의 다른 측면들에 512 비트 라인들(BL)이 배치된다. 서브-어레이(1)의 좌측에 배치된 512 비트 라인들(BL)은 제 1 감지 증폭기(3)에 접속되고, 서브-어레이(1)의 우측에 배치된 512 비트 라인들(BL)은 제 2 감지 증폭기(4)에 접속되기 때문에, 전체 1,024 비트 라인들(BL)은 시분할 방식으로 분할될 수 있다.
데이터가 서브-어레이(1)내의 원하는 셀(S)에 기록될 때, 원하는 셀(S)은 워드 라인(WL)을 통해 로우 디코더(2)에 의해 선택되고, 선택된 셀(S)의 게이트는 턴-온된다. 동시에, 제 1 또는 제 2 감지 증폭기(3 또는 4)는 비트 라인(BL)을 통해 선택된 셀(S)의 소스에 전류를 제공한다. 결과적으로, 기록될 데이터가 1일 때, 데이터 1을 나타내는 전하(C)는 선택된 셀(S)의 드레인에 저장된다. 반면에, 기록될 데이터가 0이 될 때, 전하(C)는 선택된 셀(S)의 드레인에 저장되지 않고, 그에 따라 데이터 0이 선택된 셀(S)에 저장된다.
상기 언급된 방법으로 데이터가 선택된 셀(S)에 기록된 이후에, 데이터가 선택된 셀(S)로부터 판독될 때, 선택된 셀(S)의 드레인에 접속된 접지 라인(도시하지 않음)은 L 레벨로 된다. 결과적으로, 선택된 셀(S)의 드레인에 저장된 전하(C)는 접지 라인을 통해 감지 증폭기로 방전된다. 따라서, 방전된 전하(C)를 검출하여, 선택된 셀(S)내에 데이터 1이 저장되었는지를 확인한다. 데이터 0이 선택된 셀(S)에 저장되었을 때, 선택된 셀(S)로 전하가 방전되지 않는다. 따라서, 전하(C)의 방전이 없음을 검출하여, 선택된 셀(S)에 데이터 0이 저장되었는지를 확인한다.
도3은 본 발명의 양호한 실시예에 따른 반도체 메모리의 블록도를 도시한 도면이다. 도시된 반도체 메모리는 4개의 서브-어레이(1A, 1B, 1C 및 1D)와, 서브-어레이(1A, 1B, 1C 및 1D)에 각각 관련된 로우 디코더(2A, 2B, 2C 및 2D)를 각각 갖는다. 제 1 및 제 2 감지 증폭기(3 및 4)는 서브-어레이(1A, 1B, 1C 및 1D)의 각각의 다른 측면에 배열된다.
반도체 메모리는 제 1 로우 버퍼들(5A, 5B, 5C 및 5D)과, 제 2 로우 버퍼들(6A, 6B, 6C 및 6D)을 더 포함한다. 로우 버퍼들(5A, 5B, 5C, 5D, 6A, 6B, 6C 및 6D)의 각각은 서브-어레이(1A, 1B, 1C 및 1D)의 각각의 워드 라인(WL)을 통해 선택된 셀들의 로우의 데이터를 보유할 수 있을 만큼 충분한 용량을 갖도록 설계되어 있다. 제 1 감지 증폭기(3)를 통해 전송된 데이터는 제 1 로우 버퍼(5A, 5B, 5C 및 5D)에 저장되고, 제 2 감지 증폭기(4)를 통해 전송된 데이터는 제 2 로우 버퍼(6A, 6B, 6C 및 6D)에 저장된다.
예를 들어, 서브-어레이(1A)내의 임의 워드 라인(WL)을 통해 선택된 셀들에 제 1 감지 증폭기(3)를 통해 기록될 데이터는 예를 들어 제 1 로우 버퍼(5A)내에 보유된다. 이와 같은 경우에, 서브-어레이(1A)내의 임의 워드 라인(WL)을 통해 선택된 셀들의 로우에 제 2 감지 증폭기(4)를 통해 기록될 데이터는 제 2 로우 버퍼(6A)내에 보유된다.
유사하게, 서브-어레이(1B)내의 임의 워드 라인(WL)을 통해 선택된 셀들에 제 1 감지 증폭기(3)를 통해 기록될 데이터는 예를 들어 제 1 로우 버퍼(5B)내에 보유된다. 이와 같은 경우에, 서브-어레이(1B)내의 임의 워드 라인(WL)을 통해 선택된 셀들의 로우에 제 2 감지 증폭기(4)를 통해 기록될 데이터는 제 2 로우 버퍼(6B)내에 보유된다.
도3에 도시된 반도체 메모리의 동작은 도4를 참조하여 아래에 설명한다.
외부 주변 회로(도시하지 않음)가 도4(a)에 도시된 것 처럼 시간(T1)에서 서브-어레이(1)에 액세스 신호(ACT)를 전송할 때, 로우 디코더(2)는, 도4(b)에 도시된 것 처럼, 액세스 신호(ACT)에 응답하여 시간(T2)에서 서브-어레이(1)내의 선택된 워드 라인(WL)에 한 신호를 전송한다. 다음에, 도4(c)에 도시된 것 처럼, 시간(T3)에서 서브-어레이(1)의 제 1 감지 증폭기(3)에 한 신호(RBTL)를 전송한다. 결과적으로, 제 1 로우 버퍼(5A 내지 5D) 중 한 버퍼에 저장된 데이터는 서브-어레이(1)내의 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우에 기록되거나, 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우내의 저장된 데이터는 판독되고, 제 1 로우 버퍼(5A 내지 5D) 중 한 버퍼에 전송된다. 제 1 로우 버퍼(5A 내지 5D) 중 한 버퍼에 전송된 데이터는 2-층 알루미늄 버스(도시하지 않음)를 통해 외부 주변 회로에 더 전송된다.
다음, 시간(T4)에서, 서브-어레이(1)는, 도4(d)에 도시된 것 처럼, 프리-차징 회로(도시하지 않음)에 의해 프리-차징된다. 프리-차징이 완료된 이후에, 시간(T5)에서 서브-어레이(1)의 제 2 감지 증폭기(4)에는 신호(RBTR)가 출력된다. 결과적으로, 제 2 로우 버퍼(6A 내지 6D) 중 한 버퍼에 저장된 데이터는 서브-어레이(1)내의 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우에 기록되거나, 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우에 저장된 데이터는 판독되고, 제 2 로우 버퍼(6A 내지 6D) 중 한 버퍼에 전송된다. 제 2 로우 버퍼(6A 내지 6D) 중 한 버퍼에 전송된 데이터는 2-층 알루미늄 버스(도시하지 않음)를 통해 외부 주변 회로에 더 전송된다.
상술한 것 처럼, 제 1 및 제 2 로우 버퍼(5A 내지 5D 및, 6A 내지 6D)를 통한 데이터 전송은 시분할 방식(time-sharing)으로 성취된다.
간단히, 본 실시예에 따른 반도체 메모리는 서브-어레이들 모두에 접속된 다수의 로우 버퍼들을 갖도록 설계되어, 서브-어레이들과 외부 주변 회로(도시하지 않음) 사이의 데이터 전송은 로우 버퍼들을 통해 모두 성취된다.
서브-어레이(1)에 종종 이용되는 데이터는 제 1 및 제 2 로우 버퍼(5A 내지 5D 및, 6A 내지 6D) 중 한 버퍼에 저장될 수 있다. 그로 인해, 외부 주변 회로가 서브-어레이(1)내의 저장된 데이터를 액세스할 때, 외부 주변 회로는 로우 버퍼에 직접 액세스할 수 있어, 데이터 전송 효율을 향상시킬 수 있다.
비록, 종래의 반도체 메모리는 비교적 작은 용량, 256K 비트를 갖는 서브-어레이들 각각에 대해 하나의 로우 버퍼를 배열하지만, 본 실시예에 따른 반도체 메모리는 비교적 큰 용량, 32M 비트를 각각 갖는 서브-어레이(1A 내지 1D)에 공통인 로우 버퍼들을 배열하여, 내부 I/O 버스들의 증가를 방지할 수 있다. 그로 인해, 내부 I/O 버스들의 증가로 인하여 반도체 칩의 사이즈가 커지는 것을 방지할 수 있다. 부가적으로, 반도체 메모리 상에 3-층 알루미늄 구조를 더 이상 형성할 필요가 없기 때문에, 반도체 칩을 제조하는 비용의 증가를 방지할 수 있다.
도3에 도시된 것 처럼, 본 실시예에 따른 반도체 메모리는 로우 버퍼들(5A, 5B, 5C, 5D, 6A, 6B, 6C 및 6D) 각각에 관련하여 더티 비트(8)를 더 포함한다.
만일, 더티 비트(9)가 0을 나타내면, 관련된 로우 버퍼에 저장된 데이터는 재기록되지 않는다. 그로 인해, 관련된 로우 버퍼에 대해 액세스할 수 있고, 관련된 로우 버퍼에 데이터를 재기록할 수 있고, 판독할 수 있으며, 재기록된 데이터를 전송할 수 있다.
만일, 더티 비트(9)가 1을 나타내면, 관련된 로우 버퍼에 저장된 데이터는 재기록된다. 그로 인해, 관련된 로우 버퍼내의 저장된 데이터를 더 이상 재기록할 수 없게 된다.
반도체 메모리는 이미 재기록된 데이터를 저장하는 로우 버퍼에 데이터를 기록하기 위하여 제 1 제어기(7)를 더 포함한다. 제 1 제어기(7)는 관련된 감지 증폭기를 통해 관련된 서브-어레이에 그와 같은 한 로우 버퍼내의 저장된 데이터를 전송한다. 따라서, 로우 버퍼를 비운다. 그러면, 제 1 제어기(7)는 로우 버퍼에 데이터를 기록한다.
선택적으로, 반도체 메모리는 이미 기록되었던 데이터를 저장하는 로우 버퍼에 데이터를 기록하기 위하여 제 2 제어기(8)를 포함할 수 있다. 제 2 제어기(8)는 비워진 로우 버퍼에 그와 같은 로우 버퍼내의 저장된 데이터를 전송한다. 따라서, 처음에 언급한 로우 버퍼는 비워진다. 그러면, 제 2 제어기(8)는 로우 버퍼에 데이터를 기록한다.
제 1 및 제 2 제어기(7 및 8)를 서로 비교하면, 제 2 제어기(8)는 제 1 제어기(7) 보다 빠르게 로우 버퍼로부터 데이터를 판독하여 그 버퍼에 기록할 수 있다.
상술한 실시예에 따라, 다수의 로우 버퍼들은 모든 서브-어레이들에 공통으로 배열되고, 더티 비트는 로우 버퍼들 각각에 배열되어 로우 버퍼가 처리되지 않은 데이터를 저장하는지 혹은 저장하지 않는지의 여부를 나타낸다. 외부 회로들로부터 전송된 데이터 및/또는 서브-어레이로부터 판독된 데이터가 로우 버퍼에 저장될 때, 데이터 전송 이전에 더티 비트(9)에 의해 데이터가 로우 버퍼에 채워졌는지 또는 비어 있는지를 알 수 있다.

Claims (13)

  1. 다수의 셀(S)을 각각 구비하는 다수의 서브-어레이를 포함하는 반도체 메모리에 있어서,
    상기 서브-어레이(1A, 1B, 1C, 1D) 모두에 접속된 적어도 하나의 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)를 포함하고,
    상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)를 통해 상기 서브-어레이(1A, 1B, 1C, 1D)와 외부 회로 사이에 데이터 전송이 이루어지는 것을 특징으로 하는 반도체 메모리.
  2. 제 1 항에 있어서, 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 처리될 데이터가 저장되었는지의 여부를 나타내기 위한 더티 비트(dirty bit)(9)를 더 포함하는 반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 셀들 중에서 제 1 방향으로 배열된 셀들(S)의 게이트들에 접속된 적어도 하나의 워드 라인(WL);
    상기 셀들 중에서 상기 제 1 방향과 수직인 제 2 방향으로 배열된 셀들(S)의 전극들 중 한 전극에 데이터 기록 신호를 제공하기 위한 적어도 하나의 비트 라인(BL);
    상기 제 2 방향으로 배열된 셀들(S)의 상기 전극들 중 다른 전극의 데이터를 판독하기 위한 적어도 하나의 접지 라인과;
    상기 서브-어레이들(1A, 1B, 1C, 1D) 각각에 관련되어, 상기 비트 라인(BL)에 감지-증폭 전류를 제공하기 위한 다수의 감지-증폭기(3, 4)를 더 포함하는 반도체 메모리.
  4. 제 2 항에 있어서, 상기 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터가 전송될 때 처리될 데이터가 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 저장되었음을 더티 비트(9)가 나타내는 경우에, 상기 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터를 전송하기 이전에 상기 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)내의 저장된 데이터를 관련된 서브-어레이(1A, 1B, 1C, 1D)에 전송하기 위한 제 1 제어기(7)를 더 포함하는 반도체 메모리.
  5. 제 2 항 또는 제 4 항에 있어서, 상기 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터가 전송될 때 처리될 데이터가 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 저장되었음을 더티 비트(9)가 나타내는 경우에, 상기 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터를 전송하기 이전에 상기 관련된 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)내의 저장된 데이터를 비어 있는 로우 버퍼에 전송하기 위한 제 2 제어기(8)를 더 포함하는 반도체 메모리.
  6. 제 5 항에 있어서, 상기 제 2 제어기는 상기 제 1 제어기(7)보다 더 빠른 데이터 판독 및 기록 속도를 갖는 반도체 메모리.
  7. 제 3 항에 있어서, 상기 감지 증폭기(3, 4) 각각은 상기 서브-어레이(1A, 1B, 1C, 1D)들 각각의 다른 측면에 위치한 제 1(3) 및 제 2(4) 감지 증폭기로 구성되고,
    상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)들은, 상기 제 1 감지 증폭기(3)를 통해 상기 서브-어레이(1A, 1B, 1C, 1D)들에 기록된 데이터 및, 상기 제 1 감지 증폭기(3)를 통해 상기 서브-어레이(1A, 1B, 1C, 1D)로부터 입력된 데이터를 보유하기 위한 제 1 로우 버퍼(5A, 5B, 5C, 5D)들과, 상기 제 2 감지 증폭기(4)를 통해 상기 서브-어레이(1A, 1B, 1C, 1D)들에 기록된 데이터 및, 상기 제 2 감지 증폭기(4)를 통해 상기 서브-어레이(1A, 1B, 1C, 1D)로부터 입력된 데이터를 보유하기 위한 제 2 로우 버퍼(6A, 6B, 6C, 6D)들로 구성되고,
    상기 제 1 및 제 2 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)들을 통한 데이터 전송은 시분할로 실행되는 반도체 메모리.
  8. 제 7 항에 있어서, 상기 서브-어레이(1A, 1B, 1C, 1D)들 각각은, 소정 수의 비트 라인(BL)들을 통해 상기 제 1 감지 증폭기(3)에 접속되고, 동일한 수의 비트 라인(BL)들을 통해 상기 제 2 감지 증폭기(4)에 더 접속되어 있는 반도체 메모리.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에는 약간의 데이터가 저장되어 있는 반도체 메모리.
  10. 반도체 메모리를 구동시키기 위한 방법에 있어서,
    가) 외부 회로가 선택된 서브-어레이(1A, 1B, 1C, 1D)에 액세스 신호를 전송할 때 상기 서브-어레이(1A, 1B, 1C, 1D)의 선택된 워드 라인(WL)에 제 1 신호(ACT)를 전송하는 단계;
    나) 상기 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우에 제 1 로우 버퍼(5A, 5B, 5C, 5D)내의 저장된 데이터를 기록하거나, 상기 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우의 데이터를 상기 제 1 로우 버퍼(5A, 5B, 5C, 5D)로 판독하기 위하여, 상기 선택된 서브-어레이(1A, 1B, 1C, 1D)와 관련된 제 1 감지 증폭기(3)에 제 2 신호(RBTL)를 전송하는 단계;
    다) 상기 서브-어레이(1A, 1B, 1C, 1D)를 프리-차징(pre-charging)하는 단계와;
    라) 상기 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우에 제 2 로우 버퍼(6A, 6B, 6C, 6D)내의 저장된 데이터를 기록하거나, 상기 선택된 워드 라인(WL)에 접속된 셀들(S)의 로우의 데이터를 상기 제 2 로우 버퍼(6A, 6B, 6C, 6D)로 판독하기 위하여, 상기 선택된 서브-어레이(1A, 1B, 1C, 1D)와 관련된 제 2 감지 증폭기(4)에 제 3 신호(RBTR)를 전송하는 단계를 포함하는 반도체 메모리의 구동 방법.
  11. 제 10 항에 있어서, 상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터가 이미 저장되어 있는 경우에는 상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터를 전송하기 이전에 상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)내의 저장된 데이터를 관련된 서브-어레이(1A, 1B, 1C, 1D)에 전송하는 단계를 더 포함하는 반도체 메모리의 구동 방법.
  12. 제 10 항에 있어서, 상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터가 이미 저장되어 있는 경우에는 상기 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 데이터를 전송하기 이전에 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)내의 저장된 데이터를 다른 비어 있는 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D)에 전송하는 단계를 더 포함하는 반도체 메모리의 구동 방법.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 제 1 및 제 2 로우 버퍼(5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D) 중 하나의 로우 버퍼에 약간의 데이터를 저장하는 단계를 더 포함하는 반도체 메모리의 구동 방법.
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