KR910009555B1

KR910009555B1 - 싱글 포트 듀얼 ram(spdram)

Info

Publication number: KR910009555B1
Application number: KR1019890000175A
Authority: KR
Inventors: 조경연
Original assignee: 조경연
Priority date: 1989-01-09
Filing date: 1989-01-09
Publication date: 1991-11-21
Also published as: US5025421A; JPH02289996A; KR900012268A

Abstract

내용 없음.

Description

싱글 포트 듀얼 RAM(SPDRAM)

제1도는 기억 장치의 매핑 방식에 있어서 라인 크기와 캐시 용량을 일정하게 할 때의 매핑 방식에 따른 미스율(m)의 변화량을 그래프로 나타낸 것.

제2도는 기억 장치의 매핑 방식에 있어서 캐시 용량에 따른 미스율(m)의 변화량을 그래프로 나타낸 것.

제3도는 풀 어소시에티브 매핑 방식에 있어서 캐시 용량과 라인 크기의 변화에 따른 미스율(m)의 변화량을 그래프로 나타낸 것.

제4도는 본 발명에 따른 SPDRAM의 블럭 구성도.

제5도는 본 발명에 따른 SPDRAM의 메모리 블럭의 개략적 구조도.

제6도는 하나의 DRAM 셀의 구조를 도시한 것.

제7도는 DRAM 셀 블럭의 구조도.

제8도는 본 발명에 따른 SPDRAM의 메모리 블럭의 일부분을 CMOS로 실현시킨 회로도.

제9도는 본 발명에 따른 SPDRAM 제어기의 블럭도.

제10도 내지 제14도는 본 발명에 따른 SPDRAM의 동작상태를 제어하는 각 제어 신호들의 타임 차트.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 블럭 2 : DRAM 라인 어드레스 레치

3 : SRAM 어드레스 레치 4 : 메모리 블럭 어드레스 레치

5 : 리프레시(refresh) 카운터 6 : SRAM 라인 어드레스 레치

7 : 제어기 8 : 데이터 드라이버

11 : 3입력 NAND 게이트 12,13,14 : 2입력 NAND 게이트

15 : OR 게이트 16 : 인버터

17,18,19 : D F/F 20 : 멀티플렉서

21,22 : 디코더 23 : 클럭 발생기

본 발명은 컴퓨터등의 전자 장치에 사용되는 기억 소자에 관한 것으로, 특히 DRAM과 SRAM을 하나의 소자에 집적시켜서 제어 버스, 어드레스 버스 및 데이터 버스를 공용으로 사용하는 싱글 포트 듀얼 RAM(single port dual RAM : SPDRAM)에 관한 것이다.

오늘날, 기억 소자의 사용분야가 다양하게 개발되어 소형 컴퓨터, 미니 및 대형 컴퓨터, 통신기기, 가전용기기, 자동차 및 산업용기기등에 사용되고 있다.

특히 소형 컴퓨터에서의 기억 소자의 사용은 마이크로프로세서의 기능이 발전하고 다양한 소프트웨어의 공급으로 시장 점유율이 급격하게 신장되었으며, 인텔의 80286/80386과 모토롤라의 68020/68030등의 고기능, 고속의 마이크로프로세서가 소형 컴퓨터에 사용되고 UNIX, OS/2등의 고기능 운영체제가 도입되면서 소형 컴퓨터의 기억 장치 방식도 크게 발전하여 종래의 단순 관리 방식에서 페이지드 인터리빙 방식이 개발되고 캐시 방식이 사용되기 시작하였다.

페이지드 인터리빙 방식은 DRAM의 페이지드 모드동작을 이용한 관리 방식으로 비교적 속도가 낮고 효율이 낮은 컴퓨터에 적용되고 있다.

캐시 방식은 캐시 용량, 라인 크기, 매핑 방식이 기억 장치의 효율을 결정하는 요소로서, 주로 대형 컴퓨터에서 사용, 개발되어 발전된 것으로, 소형 컴퓨터에서는 범용성을 갖기 위하여 간단하고, 가격이 낮고, 효율이 높은 기억 장치가 요구되고 있다.

소형 컴퓨터는 16비트 CPU가 그 주종을 이루고 있으나, 32비트 CPU의 보급이 점차로 증가하고 있으며, 운영 체제도 640K 바이트의 기억 용량을 필요로 하는 MSDOS계는 점차로 줄고 최소한 2M 바이트의 기억 용량을 필요로 하는 OS/2계가 주종을 이루게 될 것이다.

기존의 캐시 방식에서는 주기억 장치에 사용되는 DRAM과 캐시 기억 장치에 사용되는 SRAM이 각기 분리된 소자로서 시스템내에 위치하게 되어 있으므로, SRAM과 DRAM간을 연결하는 내부 데이터 버스의 폭이 좁아서 효율이 저하되고, 상당한 크기의 캐시 태그를 사용하여야 하므로 구조가 복잡해지고 가격도 높아지게 되며, 페이지드 인터리빙 방식은 효율이 나쁘고 빠른 속도의 CPU에서는 사용하기 어렵다.

전술한 바와 같은 오늘날의 요구에 부응하고 전술한 단점들을 극복하기 위하여, 본 발명자는 최소 2M 바이트의 기억 용량을 갖는 16비트 머신을 시스템 모델로 하여 캐시 방식의 특성을 연구하여 최적의 캐시 구성을 유도하고, 이를 구현시키기 위하여 DRAM과 SRAM을 하나의 소자에 집적시켜 SPDRAM을 발명하게 되었다.

본 발명의 기억 소자인 SPDRAM은 1M×1 DRAM과 16K×1 SRAM이 어드레스 버스, 데이터 버스 및 제어 버스를 공유하여 하나의 소자에 집적되어 있으며, DRAM과 SRAM사이의 매핑은 2웨이 세트 어소시에티브 구성을 가지며, 라인 크기는 DRAM과 SRAM의 내부 데이터 버스 폭과 같은 512비트로 한다.

본 발명의 SPDRAM은 최적의 캐시 방식으로 DRAM과 SRAM이 하나의 소자내에서 구성되므로 외부회로가 간단하며 효율이 높아서 16비트 및 32비트의 소형 컴퓨터의 기억 장치용으로 적합하며, 미니 및 대형 컴퓨터, 통신기기, 산업용기기등의 고기능의 기억 장치가 요구되는 분야에 광범위하게 이용할 수 있다.

본 발명의 SPDRAM은 DRAM을 변경시킨 형태를 갖고 있으므로 구조가 간단하고 라인 크기 및 매핑 방식을 쉽게 바꿀 수 있기 때문에 간편하게 4M, 16M SPDRAM으로도 확장시킬 수 있음은 물론이다. 최적의 캐시 방식을 구성하는데 있어서, 일반적으로 캐시 방식에서의 효율과 가격을 결정짓는 중요한 요소는 매핑 방식, 캐시 용량 및 라인 크기이다.

기억 장치의 효율은 초당 수행하는 기억 장치의 사용 횟수로 나타나므로, 기억 장치를 사용하는 평균 소요시간을 “B”라 하면 효율(P)은

이다.

캐시 방식에서 캐시 기억 장치의 사용 기간을 “t”, 주기억 장치의 사용 시간을 “T”, 캐시 미스율을 m이라 하면, 평균 소요 시간(B)은

이다.

식-1과 식-2로부터 미스율(m)이 낮아지면 효율(P)이 증가함을 알 수 있다.

미스율은 동일한 캐시 방식에서도 CPU의 종류, 프로그램의 특성에 따라서 일정한 값을 갖지 않으나 캐시 구성 방식에 따라서 일정한 형태로 변화한다.

제1도는 라인 크기와 캐시 용량을 고정시키고 매핑 방식을 변화시키면서 미스율(m)의 변화량을 나타낸 것이다.

여기서, 주기억 장치와 캐시 기억 장치는 각각 수개의 라인 구성으로 되어 있는데, 주기억 장치와 캐시 기억 장치 라인의 할당이 1:N인 경우를 N웨이(세트) 어소시에티브 맵이라 한다.

제1도로부터 2웨이 어소시에티브 맵이 다이렉트 맵보다 미스율이 훨씬 낮으며, 4웨이와 풀 어소이에티브 맵과 비교해서 비슷한 값을 갖는다는 것을 알 수 있다.

캐시 용량이 충분히 크다면 효율과 가격면에서 2웨이 어소시에티브 맵이 가장 적합하다 하겠다.

제2도는 캐시 용량의 변화에 따른 미스율의 변화를 나타낸 것이다.

제2도에서 알수 있듯이, 캐시 용량이 작을 때는 캐시 용량이 증가하면 미스율이 크게 감소하나, 캐시 용량이 어느 정도의 크기 이상에 이르면 미스율의 감소가 둔화된다.

따라서 32K 바이트의 캐시 용량이 적합함을 알수 있다.

캐시 효율에 가장 큰 영향을 미치는 것은 라인 크기이다.

표1과 제3도는 풀 어소시에티브 맵에서 캐시 용량과 라인 크기의 변화에 따른 미스율의 변화량을 나타낸 것이다.

제3도로부터 알수 있듯이, 라인 크기가 증가하면 캐시 미스율이 낮아지나 라인 크기가 캐시 용량에 근접하면 미스율이 증가하게 된다. DRAM과 SRAM사이의 내부 데이터 버스폭은 물리적 한계로 인해서 크게 할수 없다.

라인 크기를 “L”, 내부 데이터 버스 폭을 “D”라 하면 식-2는

으로 수정된다.

식-3에서 L/D=1이 되는 것이 가장 효율이 좋게 된다. 그러나, 종래와 같이 DRAM과 SRAM이 분리된 소자로 위치하게 되면, 라인 크기가 커지면 L/D가 커져서 미스율이 낮아져도 효율이 좋지 않게 되고, L/D를 작게 하면 가격이 극히 높아지므로 실용성이 없게된다.

표-1과 제3도로부터 캐시 용량 32K바이트에서 미스율(m)은 라인 크기 512바이트에서 최소가 되고, 1024바이트에서는 증가 한다는 것을 알수 있다. 라인 크기가 작으면 캐시 제어기의 캐시 태그(cache tag)가 증가하게 된다. 총 어드레스 공간(A)에서 캐시 용량(CS)과 라인 크기(LS)에 따른 캐시 태그의 크기(CT)는

으로 주어진다.

식-6으로부터 캐시 태그의 크기는 라인 크기의 역수에 비례함을 알수 있다.

표 1과 제3도로부터 최적 라인크기 주변에서 미스율의 변화는 크지 않으므로 라인 크기가 512바이트 일때와 1024바이트 일때의 미스율의 차이가 크지 않으나, 1024바이트의 경우에 512바이트의 경우 보다 캐시 태그가 반으로 작게된다.

[표 1]

전술한 것을 종합해보면, 최적 캐시 구성은 2웨이 어소시에티브 맵의 32K 바이트 캐시 용량을 가지면서 라인 크기가 DRAM과 SRAM사이의 내부 데이터 버스폭과 같은 1024바이트로 된 것이다.

종래와 같이 SRAM과 DRAM이 분리된 소자로 있게되면 SRAM과 DRAM간의 데이터 버스는 8192라인이 되어야 하므로 실용상 최적의 캐시 구성이 불가능하였었다.

그러나, 본 발명의 SPDRAM으로 구성하게 되면, 시스템 데이터 버스가 16비트이므로 1M×1 DRAM과 16K×1 SRAM이 하나의 소자에 집적되고, 그 소자내에서 2웨이 세트 어소시에티브 매핑을 하면서 512비트의 라인 크기를 갖도록 SPDRAM을 구성하면 최적의 캐시 시스템을 구현시킬 수 있다.

첨부도면을 참조하여 본 발명에 따른 SPDRAM의 구성 및 동일상태를 설명하기로 한다.

전술한 바와 같은 구성으로 된 본 발명에 따른 SPDRAM은 16K 비트의 SRAM을 가지고 라인 크기가 512비트이므로 512개의 SRAM 셀로 구성된 32개의 SRAM라인이 필요하다.

이러한 것이 2웨이 어소시에티브 구조를 가지므로 각각 2개의 SRAM라인을 갖는 16개의 메모리 블록으로 나누어지게 된다.

이때, DRAM은 1M 비트이고 16개의 메모리 블록으로 나누어지므로 메모리 블록당 64K 비트의 DRAM셀을 가지며, 이는 라인 크기가 512비트이므로 128×512의 2차원 구성을 이루게 된다.

제4도는 본 발명에 따른 SPDRAM의 블록 구성도를 나타낸 것으로, 본 발명에 따른 SPDRAM은 16개의 메모리 블록(1), DRAM 라인 어드레스를 선택하기 위한 DRAM 라인 어드레스 레치(2), SRAM의 어드레스를 선택하기 위한 SRAM 어드레스 레치(3), 16개의 메모리 블록(1)중에서 하나를 선택하기 위한 메모리 블록 어드레스 레치(4), DRAM을 리프레시 시킬 때 필요한 어드레스를 내부에서 발생시키기 위한 리프레시 카운터(5), SRAM의 라인을 선택하기 위한 SRAM 라인 어드레스 레치(6), SPDRAM 전체의 신호 동작을 제어하기 위한 제어기(7), 및 입출력 테이터를 증폭하기 위한 데이터 드라이버(8)로 이루어진다.

본 발명에 따른 SPDRAM에 있어서, 어드레스 버스는 3가지 종류가 있다.

제1도에서, A0-A8에는 DRAM 라인 어드레스와 SRAM 어드레스가 다중화되어 입력된다.

라인 크기가 512비트이므로, SRAM 어드레스는 9비트로 구성되어 SA0-SA8로 입력되고, DRAM은, 라인 단위로 선택되고 각 메모리 블록이 128개의 DRAM 라인을 가지므로, 7비트가 필요하여 DL0-DL로 입력된다.

MA0-MA3는 16개의 메모리 블록을 선택하는 어드레스 버스이고, SL은 각 메모리 블록에 있는 2개의 SRAM 라인중의 하나를 선택하는 어소시에티브 어드레스이다.

SPDRAM의 외부 제어 신호는 RAS^*,CAS^*,R/W^*,MODE,RFSH^*의 5비트가 있다.

RAS^*는 DRAM 동작신호선으로, RAS^*가 ‘0’상태에서 DRAM이 동작한다.

또한 RAS^*폴링 에지에서 A0-A6로부터 DRAM 라인 어드레스가 레치되고 MODE 신호가 조사된다.

RAS^*폴링 에지에서의 MODE선 상태는 DRAM 동작중에 SRAM 동작을 제어한다.

CAS^*는 SRAM 동작 신호선으로, CAS^*가 ‘0’상태에서 SRAM이 동작한다.

또한, CAS^*폴링 에지에서 SRAM 어드레스와 어소시에티브 어드레스가 레치되고, MODE 신호가 조사 된다.

CAS^*폴링 에지에서의 MODE선 상태는 SPDRAM의 데이터 입.출력을 제어하며, MODE가 ‘0’이면 입.출력이 금지된다.

SPDRAM에서 DRAM과 SRAM의 동작순서는 제약이 없으며 DRAM이 먼저 동작한 후에 SRAM이 동작하면 DRAM의 내용이 SRAM에 기억되게 되고 반대의 경우이면 SRAM의 내용이 DRAM에 기억된다.

또한, DRAM과 SRAM 어느 한 부분만을 동작시킬 수도 있다.

SRAM만 동작시킬 때는 CAS^*가 ‘0’이며 RAS^*가 ‘1’인 경우이고, DRAM만 동작하는 것을 RAS^*와 CAS^*가 ‘0’상태이고 RAS^*폴링 에지에서 MODE 신호선이 “0”이 된 경우이다.

블록 어드레스는 DRAM과 SRAM에서 이용되는 것으로 RAS^*폴링에지에서 CAS^*가 ‘1’상태이거나 CAS^*폴링 에지에서 RAS^*가 ‘1’상태일 때 레치된다.

R/W^*는 SPDRAM의 외부 데이터 버스 방향을 결정하는 신호선으로 ‘1’이면 읽기, ‘0’이면 쓰기 동작을 한다. RFSH^*는 히든 리프레시(hidden refresh)를 하기 위한 신호선으로 RFSH^*가 ‘0’상태에서 RAS^*가 ‘0’이 되면 DRAM을 리프레시한다.

이때, 리프레시 어드레스는 제4도의 리프레시 카운터(5)에서 발생된다.

SPDRAM의 데이터 버스는 1비트로 입.출력 공용의 D신호선이다.

DRAM 라인 어드레스 레치(2)의 입력은 외부 어드레스버스(A0-A8)에 연결되며 그 출력은 리프레시 카운터(5)의 출력과 다중화되어 메모리 블록(1)에 연결되어, 메모리 블록(1)내의 DRAM의 워드라인을 선택하며, SRAM 어드레스 레치(3)의 입력은 외부 어드레스 버스(A0-A8)에 연결되고 그 출력은 메모리 블록(1)에 연결되어, 메모리 블록(1)내의 SRAM의 비트라인을 선택하며, 메모리 블록 어드레스 레치(4)의 입력은 외부 어드레스 버스(MA0-MA3)에 연결되고, 그 출력은 제어기(7)와 리프레시 카운터(5)에 연결되어, 16개의 메모리 블록중 하나를 선택하며, SRAM 라인 어드레스 레치(6)의 입력은 외부 버스(SL)에 연결되고 그 출력은 제어기(7)에 연결되어, SRAM 블록의 워드라인을 선택한다.

또한 리프레시 카운터(5)는 DRAM 라인 어드레스 레치(2)의 출력과 다중화되어 메모리 블록의 입력에 연결되고, 메모리 블록 어드레스 레치(4)의 출력과 다중화되어 제어기(7)에 연결되어서, DRAM를 리프레시시킬 때 필요한 어드레스를 내부에서 발생시킨다.

데이터 드라이버(8)는 메모리 블록(1)과 외부 데이터 버스에 연결되어 있으며, 입출력 데이터를 증폭시켜 준다.

제5도는 SPDRAM의 메모리 블록의 구조도를 개략적으로 나타낸 것으로, SPDRAM의 메모리 블록(1)은 128×512구성의 DRAM 셀로 된 DRAM 셀 블록, 1×512구성의 SRAM 셀로 된 2개의 SRAM 셀라인, 0, 1 DRAM 셀의 정보를 증폭시키는 센스 앰프(S/A)라인, 센스앰프와 SRAM 셀을 연결시키는 I/F 게이트, SRAM셀을 I/O 데이터 라인에 연결시키는 I/O 데이터 게이트 및 워드라인 디코더와 SRAM 어드레스 디코더로 이루어진다.

제6도 및 제7도는 각각 DRAM셀 및 DRAM셀 블록의 구조를 각각 도시한 것이다. 제5도 내지 제7도에 있어서, DRAM셀 블록은 128×512구성의 DRAM셀로 이루어져 있으므로 DRAM 라인 어드레스에 의해 디코더된 워드라인에 의하여 512비트 DRAM셀 라인 단위로 선택된다.

본 발명에 따른 SPDRAM의 메모리 블록은 종래의 DRAM에 SRAM을 통합시켜서 된 것이다.

제8a도는 본 발명에 따른 SPDRAM 하나의 비트라인을 CMOS 회로로 표현한 것으로 하나의 메모리 블록에는 제8a도와 같은 비트라인이 512개가 있게된다. 제8a도에 있어서 센스 앰프(S/A)는 DRAM 셀에 기억되어 있는 미약한 정보를 크게 증폭하는 앰프이다. Q2,Q3,Q4,Q5는 상호 입출력이 물려 있는 2개의 인버터 구성으로 레치 형태를 취하고 있다.

Q1,Q6는 이 레치에 공급되는 전원을 제어한다.

센스앰프가 동작하지 않을때는 ΦSAP가 “1”상태, ΦSAN이 “0”상태가 되어 Q2,Q3,Q4,Q5도에 전원이 공급되지 않는다.

ΦSAP가 “0”상태로 된후 ΦSAN이 “1”상태로 되면 Q2,Q3,Q4,Q5에 전원이 공급되어 증폭기로 작동하게 된다.

Q19,Q20은 DRAM 회로와 SRAM 회로의 분리, 연결을 하는 회로이며 ΦMODE가 “1”상태이면 Q19,Q20가 on상태가 되어 DRAM 회로와 SRAM 회로가 연결된다.

SRAM셀은 그 비트이고, Q7,Q8,Q9,Q10,Q11,Q12가 하나의 SRAM셀이고, Q13,Q14,Q15,Q16,Q17,Q18이 또 다른 SRAM셀이다.

Q9,Q10,Q11,Q12는 2개의 인버터가 입출력이 상호 물려 있는 구조로 레치이다.

Q7,Q8는 이 레치와 비트라인을 연결하는 회로로 ΦSRAM이 “1”이면 on이 되어 연결된다. Q21,Q22는 SRAM 비트라인을 I/O 데이터 라인에 연결하는 회로로 ΦCSL은 SRAM 어드레스 라인을 디코더하여 메모리 블록에 있는 512개의 비트라인중의 하나를 선택한다. I/O 데이터 라인은 데이터 드라이브 회로에 연결되어 SPDRAM 외부로 데이터가 입.출력된다.

제8a도의 구성에 있어서 센스앰프를 구성하는 Q2,Q3,Q4,Q5는 SRAM을 구성하는 Q9,Q10,Q11,Q12,Q15,Q16,Q17,Q18 보다 크기가 상당히 큰 트랜지스터이다.

제8b도의 구성에 있어서 DRAM의 2개 비트라인이 SRAM의 1개의 비트라인에 매핑되고 있다. I/F 게이트는 ΦMODE가 DRAM 라인 어드레스중의 하나와 디코더하여 선택된다. SRAM 비트라인에는 어소시에티브의 세트수에 따른 SRAM셀이 연결된다.

즉 다이렉트 맵 캐시에서는 1개, 2웨이 세트 어소시에티브에서는 2개, 4웨이 세트 어소시에티브에서는 4개 등등의 SRAM셀이 SRAM 비트라인에 연결된다. SRAM 비트라인에 매핑되는 DRAM 비트라인의 수는 1,2,4,8등 SPDRAM 설계 제작시의 사양에 따른다.

제8c도의 구성에 있어서 SRAM셀은 4개의 트랜지스터로 구성된 레치로 되며 레치와 SRAM 비트라인을 연결 분리하는 게이트는 없다.

제8a도 내지 제8c도에 있어서 SRAM 비트라인에 연결되는 SRAM셀의 수는 캐시 구성방식에 따라서 변경가능하다.

다이렉트 맵 캐시에서는 1개, 2웨이 세트 어소시에티브에서는 2개, 4웨이 세트 어소시에티브에서는 4개등등의 SRAM셀이 SRAM 비트라인에 연결가능하게 된다.

전술한 것 이외에도 하나의 비트라인으로 다양하게 CMOS로 변형실시할 수 있음은 물론이다.

제9도는 본 발명에 따른 SPDRAM의 제어기의 개략적 블록도를 도시한 것이다.

그 구성을 살펴보면, 종래의 DRAM에서 사용되던 클럭발생기(23)가 있고, SPDRAM에서 새로이 추가되는 것으로 5개의 입력단(RAS^*)(CAS^*)(R/W^*)(MODE)(RFSH^*)과 4개의 출력단(1_MODEEnable^*)(Φ_SRAMEnable^*)(WLn Enable^*)(Φ_SAEnable)을 포함하며, 1개의 3입력 NAND 게이트(11), 3대의 2입력 NAND 게이트(12)(13)(14), 1개의 OR 게이트(15), 1개의 인버터(16), 3개의 DF/F(17)(18)(19), 1개의 멀티플렉서(20) 및 2개의 디코더(21)(22)를 포함한다.

제9도의 제어기는 메모리 블록의 제어에 필요한 ΦSRAM과 ΦMODE를 외부의 제어 신호로부터 생성한다.

제4도 내지 제14도를 참고하면서, 본 발명에 따른 SPDRAM의 기능 및 작동 상태를 설명하기로 한다.

제9도, 제11도, 제12도, 제13도 및 제14도는 본 발명에 따른 SPDRAM의 제어 신호에 따른 동작 예를 타임차트로 나타낸 것이다. (빗금친 부분은 돈 캐어(Don′t care)부분을 나타낸다.)

본 발명에 따른 SPDRAM은 다음의 6가지의 대표적인 기능을 갖는다.

(1) DRAM 라인을 SRAM 라인에 기억시키고 데이터를 입.출력한다.

(2) DRAM 라인을 SRAM 라인에 기억시킨다.

(3) SRAM 라인을 DRAM 라인에 기억시킨다.

(4) DRAM에 데이터를 입.출력 시킨다.

(5) SRAM에 데이터를 입.출력 시킨다.

(6) DRAM 라인을 리프레시 한다.

먼저, DRAM 라인을 읽어서 SRAM 라인 0에 기억시키고 소자 외부로 출력 시키는 과정을 설명하기로 한다.

동작의 초기 상태로 RAS^*, CAS^*가 모두 “1”상태이다.

제9도에 있어서 ΦMODE ENABLE^*는 “1”상태가 되어 ΦMODE가 생성 되지 않음으로 제10도의 ΦMODE는 “0”상태가 된다.

제9도의 DF/F(17)은 출력이 “1”상태가 되어 멀티플렉서(20)의 “1”입력이 출력되어 ΦSRAM ENABLE^*에는 CAS^*가 출력되어 ΦSRAM이 생성되지 않음으로 제10도의 ΦSRAM은 “0”상태이다.

제4도에 있어서 A0-A6에는 목적하는 DRAM 라인 어드레스가 실리고 MA0-MA3에는 메모리 블록 어드레스가 실리며 MODE는 “1”상태가 된다.

이제 RAS^*가 “1”상태에서 “0”상태로 변화한다.

이때, 각 DRAM 라인 어드레스와 메모리 블록 어드레스가 제4도의 DRAM 라인 어드레스 레치(2)와 메모리 블록 어드레스 레치(4)에 레치된다.

제9도의 DF/F(18)에서 MODE가 레치되어 그 출력이 “1”이 된다.

이어서, 클럭 발생기(23)에 의하여 워드라인 동작 클럭(WLn Enable)이 발생되면 이 클럭에 의하여 레치된 메모리 블록 어드레스와 DRAM 라인 어드레스를 디코더하여 메모리 블록내의 DRAM셀 블록(제7도)의 워드라인이 선택된다. 워드라인이 선택되면 워드라인에 연결된 DRAM셀 라인이 동작하여 DRAM셀에 기억된 정보가 비트라인으로 올라온다.

DRAM셀의 콘덴서는 비트라인이 갖는 부유용량의 콘덴서와 비교하여 약 1/10정도 크기임으로 비트라인에는 미약한 전압 변동이 생긴다.

또한, 비트라인은 그 길이가 길므로 비트라인에 DRAM셀 정보가 분포되는 데에는 다소 시간이 소요된다. 제10도에 있어서 RAS^*가 “0”이 된후, 워드라인 WLn이 “1”상태가 된후 잠시후에 ΦSAP가 “0”상태가 되고, ΦSAN이 “1”상태로 된다.

워드라인과 센스앰프 동작 클럭은 제어기의 클럭 발생기(23)에서 생성된다.

제8도에 있어서 ΦSAP와 ΦSAN이 “0”, “1”상태가 되면 센스앰프에 전원이 공급되어 비트라인의 정보를 크게 증폭한다.

지트라인에 정보가 크게 증폭되는 기간동안에 SPDRAM 외부에서는 A0-A9에 목적하는 SRAM 어드레스가 실리고 어소시에티브 어드세스에 SRAM 라인 어드레스에 SRAM 라인 어드레스가 실리며, 외부로 입.출력이 요구됨으로 MODE가 “1”상태로 된다.

CAS^*가 “1”에서 “0”상태로 되면, 이들 SRAM 어드레스와 어소시에티브 어드레스가 제4도의 SRAM 어드레스 레치(3)와 SRAM 라인 어드레스레치(6)에 각기 레치된다. 제9도에 있어서 RAS^*가 “0”이고 RFSH가 “1”상태임으로 CAS^*폴링에지에서 DF/F(17)의 출력은 “0”이 되어 멀티플렉서(20)의 “0”입력이 출력되게 된다.

RAS^*, CAS^*가 모두 “0”상태로 되고, NAND 게이트(14)출력도 “0”상태가 되어 ΦSRAM Enable은 “0”상태가 된다.

또한, RAS^*,CAS^*가 “0”상태이고 RFSH가 “1” 상태임으로 ΦMODE ENABLE도 “0”상태가 된다. 그러므로, 제10도에 있어서, CAS^*가 “0”이 되면 ΦMODE와 ΦSRAMO가 “1”상태가 된다.

제8도에 있어서 ΦMODE가 “1”상태가 되어 DRAM 비트라인의 정보가 SRAM 비트라인으로 인가되고 ΦSRAM 0가 “1”상태가 되어 SRAM셀이 SRAM 비트라인을 통하여 DRAM 비트라인에 연결된다.

SRAM셀을 구성하는 트랜지스터는 센스앰프의 것보다 크기가 상당히 작음으로 SRAM셀의 전 상태는 무시되고 DRAM 비트라인의 정보가 새로이 기억되게 된다. ΦSAP,ΦSAN,ΦMODE,ΦSRAM 0,ΦSRAM 1는 라인 단위로 동작하는 신호선으로 DRAM 라인이 SRAM 라인에 기억하게 된다.

레치된 SRAM 어드레스가 디코더되어 ΦCSL이 “1”상태가 되어, SRAM 비트라인의 정보가 I/O 데이터 라인을 통하여 데이터 드라이버 회로에 접속된 후 증폭되어 SPDRAM 외부로 출력된다.

SPDRAM에 쓰기 동작은 읽는 동작과 동일하며 상이점은 CAS^*가 “0”상태에서 R/W^*가 “1”이면 데이터 드라이브가 SPDRAM의 출력으로 동작하고 “0”이면 입력으로 동작한다.

데이터 드라이버를 구성하는 트랜지스터는 센스앰프의 것보다 상당히 큰 것으로 쓰기 동작에서는 읽기 동작과 같이 비트라인이 크게 증폭되나 데이터 드라이버의 큰 출력이 비트라인에 인가됨으로 센스앰프의 전 상태는 무시되고 데이터 드라이버 출력과가 같이 되어 쓰기 동작이 수행된다.

SPDRAM에서는 CAS^*의 폴링에지에서 MODE가 레치되어(제9도) 이것이 데이터 드라이버의 동작을 제어한다.

두 번째로, SRAM 1의 정보를 DRAM셀 라인에 기억시키는 과정을 설명하기로 한다.

제11도에 있어서, CAS^*가 “1”에서 “0”으로 될 때 MODE를 “0”으로 하여 외부로의 데이터 입.출력을 중지시킨다.

CAS^*가 “0”으로 되면 제9도에 있어서 ΦSRAM ENABLE가 “0”상태가 되어 제8도의 ΦSRAM 1이 “1”상태가 되어 SRAM에 기억된 정보가 SRAM라인으로 올라오게 된다.

여기서, RAS^*가 “0”이 되면서 워드라인이 선택되어 DRAM셀에 기억된 정보가 비트라인에 올라오게 되고 제9도에서 ΦMODE ENABLE^*가 “0”이 되면서 ΦMODE가 “1”이 되어 SRAM 비트라인의 정보가 비트라인에 인가된다.

DRAM셀의 정보는 제6도와 같이 작은 부유 콘덴서가 갖는 전하이나 재8도의 SRAM셀은 Q9,Q10,Q11,Q12로 구성된 인정의 레치에 기억된 정보이므로 비트라인에는 DRAM셀의 정보가 무시되고 SRAM셀에 기억되었던 정보가 인가되게 된다.

비트라인에 전압분포가 이루어지면 ΦSAP와 ΦSAN이 동작하여 센스앰프가 작동하여 이를 증폭시켜 DRAM셀에 기억시키게 된다.

세 번째로, SRAM 1에 있는 정보를 읽는 과정을 설명하기로 한다.

제12도에 있어서, RAS^*가 “1”상태를 유지하면서, CAS^*가 “0”이 되면, 제9도의 NAND 게이트(11)가 “1”상태를 갖게 되어, ΦMODE가 “0”을 유지하여 DRAM셀과 SRAM셀이 분리된다.

제9도의 DF/F(17)은 CAS^*폴링에지에서 출력이 “1”상태가 되고 이것이 멀티플렉서(20)의 선택선에 연결되어 ΦSRAM Enable가 CAS^*와 같이 되어 “0”상태가 됨으로 제8도에 있어서 ΦSRAM이 “1”이 되어 SRAM의 정보가 SRAM 비트라인에 올라오고 레치된 SRAM 어드레스를 디코더하여 선택된 ΦCSL에 의하여 SRAM셀의 정보가 I/O 데이터 라인으로 출력된다. 이때 SRAM셀의 정보는 충분히 크므로 고속으로 작동하게 된다.

이와 같이 SPDRAM의 DRAM과 SRAM은 ΦMODE로 분리시켜 동작시키는 것이 가능하다. 네 번째로, DRAM 라인을 리프레시 시키면서 SRAM 0을 읽는 과정을 설명하기로 한다.

제9도에 있어서 NAND 게이트(11)로부터 RFSH^*가 “0”상태에서는 1MODE ENable이 항상 “1”상태가 되어, ΦMODE가 “0”이 되며, DRAM 라인 어드레스가 리프레시 카운터에서 출력되어 SPDRAM의 모든 어드레스 버스가 외부에서 사용가능하게 된다. ΦMODE가 “0”이므로 DRAM과 SRAM을 서로 독립적으로 작동시켜서 DRAM셀 리프레시 동작중에 SRAM을 사용하는 것이 가능하다.

마지막으로, SRAM을 동작시키지 않고 DRAM의 내용을 읽는 과정을 설명하기로 한다.

RAS^*가 폴리에지에서 MODE가 “0”으로되면 제9도에 있어서 DF/F(18)의 출력이 “0”상태가 되어 OR 게이트(15)의 출력이 “1”상태가 되어 CAS^*“0”상태가 되어도 ΦSRAM ENABLE^*가 “1”상태가 되어 ΦSRAM이 “0”상태가 되어 SRAM이 비트라인과 분리되어 있게 된다. ΦSRAM이 “0”상태를 유지하므로 DRAM셀의 내용이 ΦCSL에 의하여 I/O 데이터 라인에 연결되어 출력되게 된다.

전술한 바와 같이 본 발명에 따른 SPDRAM은 다양한 기능을 수행하며, 이들 기능이 DRAM의 제어기능에 ΦMODE와 ΦSRAM만을 추가하여 모두 제어가능하므로 제어회로가 간결하게 구성된다.

본 발명에 따른 SPDRAM은 전술한 바와 같이 최적의 캐시 구성을 구현시킨 기억소자로서, SPDRAM으로 구현한 16비트 머신에서 2M 바이트 용량의 주 기억장치를 가질 때 32K 바이트 캐시, 2웨이 세트 어소시에티브 맵, 1024 바이트의 라인 크기의 구성을 가짐으로서 미스율이 대단히 낮으며, 이러한 것은 32K 바이트 캐시,풀어소시에티브 맵, 4바이트의 라인 크기로 구성된 기존의 캐시 방식과 비교하여 기억장치의 효율이 대단히 높으며, 주기억 장치의 용량을 증가시키면 캐시 용량도 증가하게 되므로 미스율을 더욱 낮출수 있게 된다.

따라서, 32 비트 머신에 SPDRAM을 사용하게 되면, 최소구성이 4M 바이트 용량의 주기억장치, 64K 바이트 캐시, 2웨이 세트 어소시에티브 맵, 2048 바이트의 라인 크기로 구성되므로 미스율이 극히 낮아지게 되어 기존 캐시 방식과 비교해서 대단히 강력한 효율의 기억장치를 구현할 수 있음은 물론이다.

또한, 본 발명에 다른 SPDRAM은 DRAM과 SRAM이 하나의 소자내에 있게 되어 소자 내부에서 매핑이 이루어지게 되고 라인 크기가 크므로 캐시 태그를 수를 줄일 수 있으므로 많은 수의 캐시 태그의 필요로하는 기존 방식과 비교하여, 본 발명의 SPDRAM으로 구성되는 방식은 그 제어 회로가 간결하게 구성되며, DRAM과 SRAM를 별도로 사용하지 않으므로 전체 회로 구성도 간결해 진다.

게다가, 본 발명에 따른 SPDRAM에는 리프레시 회로가 내장되어 있고 리프레시 기간동안 캐시 영역을 독립적으로 사용할 수 있으므로 리프레시에 따른 효율의 저하를 극소화 시킬 수 있다.

전술한 바와 같이 본 발명에 따른 SPDRAM의 다양한 기능이 간결한 구성으로 구현되고 있으므로, 설계 및 양산이 용이하며, 다양한 사양의 SPDRAM, 즉 4M 비트 SPDRAM, 16M 비트 SPDRAM등도 용이하게 변경 구성할 수 있음은 물론이다.

이상과 같이, 본 발명에 따른 SPDRAM은 다양한 기능을 가지며, 다양한 형태의 기억장치를 구성할 수 있으며, 효율이 대단히 높으며, 주변회로가 간결하게 구성되므로 범용성을 가질수 있어서 소형 컴퓨터에서 사용하기 적합하고, 미니 및 대형 컴퓨터, 산업용 기기 등의 고성능 기억장치를 필요로 하는 분야에서 폭넓게 사용 될수 있다.

Claims

DRAM 라인과 SRAM 라인으로 구성된 메모리 블록(1), DRAM 라인 어드레스를 선택하기 위한 DRAM 라인 어드레스 레치부(2), SRAM의 어드레스를 선택하기 위한 SRAM 어드레스 레치부(3), 다수의 메모리 블록들 중에서 하나의 메모리 블록을 선택하기 위한 메모리 블록 어드레스 레치부(4), DRAM을 리프레시 시킬 때 필요한 어드레스를 발생시키기 위한 리프레시 카운터(5), SRAM 라인 어드레스를 선택하기 위한 SRAM 라인 어드레스 레치부(6), 전체 시스템의 신호동작을 제어하기 위한 제어기(7) 및 입.출력 데이터를 증폭하기 위한 데이터 드라이브(8)로 이루어지는 메모리 장치에 있어서, 각각의 메모리 블록은 2차원 구성의 DRAM셀 블록, DRAM셀의 정보를 증폭시켜 주는 센스 앰프(S/A)라인, SRAM셀 블록, 센스 앰프와 SRAM셀 블록을 연결시키는 I/F 게이트, SRAM셀과 I/O 데이터 라인을 연결시키는 I/O 데이터 게이트로 구성된 것을 특징으로 하는 싱글 포트 듀얼 RAM(SPDRAM).