JP2862948B2 - 半導体記憶装置 - Google Patents
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- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にキャッシュメ
モリが同一チップ上に集積化されたキャッシュメモリ内
蔵半導体記憶装置に関する。
モリが同一チップ上に集積化されたキャッシュメモリ内
蔵半導体記憶装置に関する。
［従来の技術］ コンピュータシステムに含まれるメインメモリは、低
速で大容量、したがって低コストのダイナミックランダ
ムアクセスメモリ（以下、DRAMと呼ぶ）により構成され
る。コンピュータシステムのコストパフォーマンスを向
上させるために、メインメモリと中央演算処理装置（以
下、CPUと呼ぶ）との間に、高速のバッファとして小容
量の高速メモリがよく設けられる。この高速のバッファ
はキャッシュメモリと呼ばれる。このキャッシュメモリ
には、CPUが必要とする可能性の高いデータのブロック
がメインメモリからコピーされて記憶されている。DRAM
においてCPUがアクセスしようとしたアドレスに記憶さ
れているデータがキャッシュメモリにも存在する状態
は、キャッシュヒットと呼ばれる。この場合、CPUは高
速のキャッシュメモリにアクセスし、必要とするデータ
をキャッシュメモリから取込む。一方、DRAMにおいてCP
Uがアクセスしようとしたアドレスに記憶されているデ
ータがキャッシュメモリに存在しない状態は、キャッシ
ュミスと呼ばれる。この場合、CPUは低速のメインメモ
リにアクセスし、必要とするデータをメインメモリから
取込むと同時に、そのデータの属するブロックをDRAMか
らキャッシュメモリに転送する。
速で大容量、したがって低コストのダイナミックランダ
ムアクセスメモリ（以下、DRAMと呼ぶ）により構成され
る。コンピュータシステムのコストパフォーマンスを向
上させるために、メインメモリと中央演算処理装置（以
下、CPUと呼ぶ）との間に、高速のバッファとして小容
量の高速メモリがよく設けられる。この高速のバッファ
はキャッシュメモリと呼ばれる。このキャッシュメモリ
には、CPUが必要とする可能性の高いデータのブロック
がメインメモリからコピーされて記憶されている。DRAM
においてCPUがアクセスしようとしたアドレスに記憶さ
れているデータがキャッシュメモリにも存在する状態
は、キャッシュヒットと呼ばれる。この場合、CPUは高
速のキャッシュメモリにアクセスし、必要とするデータ
をキャッシュメモリから取込む。一方、DRAMにおいてCP
Uがアクセスしようとしたアドレスに記憶されているデ
ータがキャッシュメモリに存在しない状態は、キャッシ
ュミスと呼ばれる。この場合、CPUは低速のメインメモ
リにアクセスし、必要とするデータをメインメモリから
取込むと同時に、そのデータの属するブロックをDRAMか
らキャッシュメモリに転送する。
しかしながら、このようなキャッシュメモリシステム
は高価な高速メモリを必要とするので、コストを重視す
る小型のコンピュータシステムでは、使用することがで
きない。そこで従来は、汎用のDRAMが有しているページ
モードまたはスタティックコラムモードを利用して、簡
易キャッシュシステムを構成していた。
は高価な高速メモリを必要とするので、コストを重視す
る小型のコンピュータシステムでは、使用することがで
きない。そこで従来は、汎用のDRAMが有しているページ
モードまたはスタティックコラムモードを利用して、簡
易キャッシュシステムを構成していた。
第９図はページモードまたはスタティックコラムモー
ドが可能な従来のDRAM素子の基本的な構成を示すブロッ
ク図である。
ドが可能な従来のDRAM素子の基本的な構成を示すブロッ
ク図である。
第９図において、メモリセルアレイ50には、複数のワ
ード線および複数のビット線対が互いに交差するように
配置されており、それらの各交点にメモリセルが設けら
れている。第９図においては、１つのワード線WL、１つ
のビット線対BL,▲▼、およびそのワード線WLとビ
ット線BLとの交点に設けられた１つのメモリセルMCのみ
が代表的に示される。
ード線および複数のビット線対が互いに交差するように
配置されており、それらの各交点にメモリセルが設けら
れている。第９図においては、１つのワード線WL、１つ
のビット線対BL,▲▼、およびそのワード線WLとビ
ット線BLとの交点に設けられた１つのメモリセルMCのみ
が代表的に示される。
メモリセルアレイ50内のワード線はワードドライバ52
を介して行デコーダ53に接続されている。メモリセルア
レイ50内のビット線対はセンスアンプ部54およびI/Oス
イッチ55を介して列デコーダ56に接続されている。行ア
ドレスバッファ57および列アドレスバッファ58には、行
アドレス信号RAおよび列アドレス信号CAがマルチプレク
スされたマルチプレクス信号MPXAが与えられる。行アド
レスバッファ57は行デコーダ53に行アドレス信号RAを与
え、列アドレスバッファ58は列デコーダ56に列アドレス
信号CAを与える。一方、I/Oスイッチ55には出力バッフ
ァ59および入力バッファ60が接続されている。
を介して行デコーダ53に接続されている。メモリセルア
レイ50内のビット線対はセンスアンプ部54およびI/Oス
イッチ55を介して列デコーダ56に接続されている。行ア
ドレスバッファ57および列アドレスバッファ58には、行
アドレス信号RAおよび列アドレス信号CAがマルチプレク
スされたマルチプレクス信号MPXAが与えられる。行アド
レスバッファ57は行デコーダ53に行アドレス信号RAを与
え、列アドレスバッファ58は列デコーダ56に列アドレス
信号CAを与える。一方、I/Oスイッチ55には出力バッフ
ァ59および入力バッファ60が接続されている。
第10A図、第10B図および第10C図にそれぞれDRAM素子
の通常の読出サイクル、ページモードサイクルおよびス
タティックコラムモードサイクルの動作波形図を示す。
の通常の読出サイクル、ページモードサイクルおよびス
タティックコラムモードサイクルの動作波形図を示す。
第10A図に示す通常の読出サイクルでは、まず、行ア
ドレスバッファ57が行アドレスストローブ信号▲
▼の降下エッジでマルチプレクスアドレス信号MPXAを取
込んで行アドレス信号RAとして行デコーダ53に与える。
行デコーダ53はその行アドレス信号RAに応答して複数の
ワード線のうち１本を選択する。その選択されたワード
線はワードドライバ52により活性化される。これによ
り、そのワード線に接続された複数のメモリセルに記憶
される情報がそれぞれ対応するビット線上に読出され、
その情報がセンスアンプ部54により検知および増幅され
る。この時点で、１行分のメモリセルの情報がセンスア
ンプ部54にラッチされている。
ドレスバッファ57が行アドレスストローブ信号▲
▼の降下エッジでマルチプレクスアドレス信号MPXAを取
込んで行アドレス信号RAとして行デコーダ53に与える。
行デコーダ53はその行アドレス信号RAに応答して複数の
ワード線のうち１本を選択する。その選択されたワード
線はワードドライバ52により活性化される。これによ
り、そのワード線に接続された複数のメモリセルに記憶
される情報がそれぞれ対応するビット線上に読出され、
その情報がセンスアンプ部54により検知および増幅され
る。この時点で、１行分のメモリセルの情報がセンスア
ンプ部54にラッチされている。
次に、列アドレスバッファ58がコラムアドレスストロ
ーブ信号▲▼の降下エッジでマルチプレクスアド
レス信号MPXAを取込んで列アドレス信号CAとして列デコ
ーダ56に与える。列デコーダ56はその列アドレス信号CA
に応答してセンスアンプ部54にラッチされている１行分
の情報のうち１つを選択する。この選択された情報はI/
Oスイッチ55および出力バッファ59を介して出力データD
outとして外部に取出される。
ーブ信号▲▼の降下エッジでマルチプレクスアド
レス信号MPXAを取込んで列アドレス信号CAとして列デコ
ーダ56に与える。列デコーダ56はその列アドレス信号CA
に応答してセンスアンプ部54にラッチされている１行分
の情報のうち１つを選択する。この選択された情報はI/
Oスイッチ55および出力バッファ59を介して出力データD
outとして外部に取出される。
この場合のアクセスタイム（RASアクセスタイム）t
RACは、ロウアドレスストローブ信号▲▼の降下
エッジから出力データDoutが有効となるまでの時間であ
る。また、この場合のサイクルタイムtCは、素子がアク
ティブ状態となっている時間とRASプリチャージ時間tRP
との和となる。標準的な値としては、tRAC＝100nsの場
合にはtC＝200ns程度となっている。
RACは、ロウアドレスストローブ信号▲▼の降下
エッジから出力データDoutが有効となるまでの時間であ
る。また、この場合のサイクルタイムtCは、素子がアク
ティブ状態となっている時間とRASプリチャージ時間tRP
との和となる。標準的な値としては、tRAC＝100nsの場
合にはtC＝200ns程度となっている。
第10B図および第10C図に示すページモードサイクルお
よびスタティックコラムモードサイクルでは、列アドレ
ス信号CAを変化させることにより同一行上のメモリセル
がアクセスされる。ページモードサイクルでは、コラム
アドレスストロープ信号▲▼の降下エッジで列ア
ドレス信号CAがラッチされる。スタティックコラムモー
ドサイクルでは、スタティックRAM（SRAM）のように列
アドレス信号CAの変化のみによりアクセスが行なわれ
る。
よびスタティックコラムモードサイクルでは、列アドレ
ス信号CAを変化させることにより同一行上のメモリセル
がアクセスされる。ページモードサイクルでは、コラム
アドレスストロープ信号▲▼の降下エッジで列ア
ドレス信号CAがラッチされる。スタティックコラムモー
ドサイクルでは、スタティックRAM（SRAM）のように列
アドレス信号CAの変化のみによりアクセスが行なわれ
る。
ページモードサイクルのCASアクセスタイムtCACおよ
びスタティックコラムモードサイクルのアドレスアクセ
スタイムtAAはRASアクセスタイムtRACのほぼ1/2の値と
なり、tRAC＝100nsのときは50ns程度となる。この場
合、サイクルタイムも短くなり、ページモードサイクル
の場合はCASプリチャージ時間tCPの値によるが、スタテ
ィックコラムモードサイクルと同様、50ns程度の値とな
る。
びスタティックコラムモードサイクルのアドレスアクセ
スタイムtAAはRASアクセスタイムtRACのほぼ1/2の値と
なり、tRAC＝100nsのときは50ns程度となる。この場
合、サイクルタイムも短くなり、ページモードサイクル
の場合はCASプリチャージ時間tCPの値によるが、スタテ
ィックコラムモードサイクルと同様、50ns程度の値とな
る。
第11図は、第９図のDRAM素子のページモードあるいは
スタティックコラムモードを利用した簡易キャッシュシ
ステムの構成を示すブロック図である。また、第12図
は、第11図の簡易キャッシュシステムの動作波形図であ
る。
スタティックコラムモードを利用した簡易キャッシュシ
ステムの構成を示すブロック図である。また、第12図
は、第11図の簡易キャッシュシステムの動作波形図であ
る。
第11図において、メインメモリ21は1M×１ビット構成
の８個のDRAM素子20により1Mバイトに構成されている。
この場合、アドレス線は、行アドレス信号と列アドレス
信号とをマルチプレクスする前は20本（220＝1048576＝
1M）必要である。しかし、アドレスマルチプレクサ22に
より行アドレス信号RAと列アドレス信号CAとがマルチプ
レクスされるので、実際に各DRAM素子20に接続されるア
ドレス線の本数は10本である。
の８個のDRAM素子20により1Mバイトに構成されている。
この場合、アドレス線は、行アドレス信号と列アドレス
信号とをマルチプレクスする前は20本（220＝1048576＝
1M）必要である。しかし、アドレスマルチプレクサ22に
より行アドレス信号RAと列アドレス信号CAとがマルチプ
レクスされるので、実際に各DRAM素子20に接続されるア
ドレス線の本数は10本である。
次に、第12図の動作波形図を参照しながら第11図の簡
易キャッシュシステムの動作を説明する。
易キャッシュシステムの動作を説明する。
まず、CPU24が必要とするデータに対応する20ビット
のアドレス信号ADをアドレスジェネレータ23が発生す
る。ラッチ（ダグ）25は、前のサイクルで選択されたデ
ータに対応する行アドレス信号を保持している。コンパ
レータ26は、20ビットのアドレス信号ADのうち10ビット
の行アドレス信号RAと、ラッチ25に保持されている行ア
ドレス信号とを比較する。それらが互いに一致すれば、
現在のサイクルにおいて前のサイクルと同じ行がアクセ
スされたことになる。これをキャッシュヒットと呼ぶ。
この場合、コンパレータ26はキャッシュヒット信号CHを
発生する。
のアドレス信号ADをアドレスジェネレータ23が発生す
る。ラッチ（ダグ）25は、前のサイクルで選択されたデ
ータに対応する行アドレス信号を保持している。コンパ
レータ26は、20ビットのアドレス信号ADのうち10ビット
の行アドレス信号RAと、ラッチ25に保持されている行ア
ドレス信号とを比較する。それらが互いに一致すれば、
現在のサイクルにおいて前のサイクルと同じ行がアクセ
スされたことになる。これをキャッシュヒットと呼ぶ。
この場合、コンパレータ26はキャッシュヒット信号CHを
発生する。
ステートマシン27は、キャッシュヒット信号CHに応答
して、ロウアドレスストローブ信号▲▼を低レベ
ルに保ったままコラムアドレスストローブ信号▲
▼をトグルするページモード制御を行なう。このとき、
アドレスマルチプレクサ22が、各DAM素子20に列アドレ
ス信号CAを与える（第12図参照）。それにより、各DRAM
素子20のセンスアンプ部にラッチされたデータ群より、
列アドレス信号CAに対応するデータが取出される。この
ように、キャッシュヒット時には、各DRAM素子20からア
クセスタイムtCACで高速に出力データが得られる。
して、ロウアドレスストローブ信号▲▼を低レベ
ルに保ったままコラムアドレスストローブ信号▲
▼をトグルするページモード制御を行なう。このとき、
アドレスマルチプレクサ22が、各DAM素子20に列アドレ
ス信号CAを与える（第12図参照）。それにより、各DRAM
素子20のセンスアンプ部にラッチされたデータ群より、
列アドレス信号CAに対応するデータが取出される。この
ように、キャッシュヒット時には、各DRAM素子20からア
クセスタイムtCACで高速に出力データが得られる。
一方、アドレスジェネレータ23から発生された行アド
レス信号RAとラッチ25が保持していた行アドレス信号と
が不一致のときには、現在のサイクルにおいて前のサイ
クルとは異なる行がアクセスされたことになる。これを
キャッシュミスと呼ぶ。
レス信号RAとラッチ25が保持していた行アドレス信号と
が不一致のときには、現在のサイクルにおいて前のサイ
クルとは異なる行がアクセスされたことになる。これを
キャッシュミスと呼ぶ。
この場合、コンパレータ26はキャッシュヒット信号CH
を発生しない。ステートマシン27は通常の読出サイクル
のRAS/CAS制御を行ない、アドレスマルチプレクサ22は
行アドレス信号RAおよび列アドレス信号CAを順に各DRAM
素子20に与える（第12図参照）。このように、キャッシ
ュミス時には、ロウアドレスストローブ信号▲▼
によるプリチャージから始まる通常の読出サイクルが開
始され、アクセスタイムtRACで低速に出力データが得ら
れる。そのため、ステートマシン27はウエイト信号Wait
を発生し、CPU24を待機状態に設定する。キャッシュミ
ス時には、ラッチ25に新しい行アドレス信号RAが保持さ
れる。
を発生しない。ステートマシン27は通常の読出サイクル
のRAS/CAS制御を行ない、アドレスマルチプレクサ22は
行アドレス信号RAおよび列アドレス信号CAを順に各DRAM
素子20に与える（第12図参照）。このように、キャッシ
ュミス時には、ロウアドレスストローブ信号▲▼
によるプリチャージから始まる通常の読出サイクルが開
始され、アクセスタイムtRACで低速に出力データが得ら
れる。そのため、ステートマシン27はウエイト信号Wait
を発生し、CPU24を待機状態に設定する。キャッシュミ
ス時には、ラッチ25に新しい行アドレス信号RAが保持さ
れる。
［発明が解決しようとする課題］ 第11図の簡易キャッシュシステムにおいては、各DRAM
素子20内の各アレイブロックの１行分（1M×１ビットDR
AM素子の場合は1024ビット）のデータが１つのデータブ
ロックとしてセンスアンプ群にラッチされる。そのた
め、１つのデータブロックのサイズが不必要に大きく、
ラッチ（タグ）25に保持されるデータブロックの数（エ
ントリ数）が不足する。たとえば、第11図の簡易キャッ
シュシステムではエントリ数は１エントリとなる。した
がって、キャッシュヒットが起こる割合（キャッシュヒ
ット率）が低いという問題がある。
素子20内の各アレイブロックの１行分（1M×１ビットDR
AM素子の場合は1024ビット）のデータが１つのデータブ
ロックとしてセンスアンプ群にラッチされる。そのた
め、１つのデータブロックのサイズが不必要に大きく、
ラッチ（タグ）25に保持されるデータブロックの数（エ
ントリ数）が不足する。たとえば、第11図の簡易キャッ
シュシステムではエントリ数は１エントリとなる。した
がって、キャッシュヒットが起こる割合（キャッシュヒ
ット率）が低いという問題がある。
一方、現在１チップで16Mビットのメモリ容量を有す
るDRAM素子が試作されるに至っている。これにより、パ
ーソナルコンピュータシステム等ではメインメモリの容
量の全体を１チップで賄うことも可能になりつつある。
このような状況を想定すると、従来の標準DRAM素子を用
いる場合と、メモリシステムへの組込みに際して、イン
ターフェイスなどにおいて部品点数が増加し、これによ
り、チップ内では速い信号伝達が、チップ間における遅
延により遅くなる等の無駄が生じる。
るDRAM素子が試作されるに至っている。これにより、パ
ーソナルコンピュータシステム等ではメインメモリの容
量の全体を１チップで賄うことも可能になりつつある。
このような状況を想定すると、従来の標準DRAM素子を用
いる場合と、メモリシステムへの組込みに際して、イン
ターフェイスなどにおいて部品点数が増加し、これによ
り、チップ内では速い信号伝達が、チップ間における遅
延により遅くなる等の無駄が生じる。
この発明の目的は、適当な大きさのデータブロックを
有し、かつエントリー数が増加されることにより、キャ
ッシュヒット率が向上され、コストパーフォーマントが
高い簡易キャッシュシステムを構成することが可能なキ
ャッシュメモリ内蔵半導体記憶装置を得ることである。
有し、かつエントリー数が増加されることにより、キャ
ッシュヒット率が向上され、コストパーフォーマントが
高い簡易キャッシュシステムを構成することが可能なキ
ャッシュメモリ内蔵半導体記憶装置を得ることである。
［課題を解決するための手段］ この発明に係るキャッシュメモリ内蔵半導体記憶装置
は、多重化された列アドレス信号および行アドレス信号
を受けるアドレス受信手段、行アドレス信号および列ア
ドレス信号に応答してアクセスされるダイナミック型メ
モリ手段、および列アドレス信号の少なくとも一部に応
答してアクセスされるスタティック型メモリ手段を備え
る。キャッシュヒットおよびキャッシュミスの判定時に
アドレス受信手段からの列アドレス信号の少なくとも一
部に応答してスタティック型メモリ手段がアクセスさ
れ、キャッシュミス時にはアドレス受信手段からの行ア
ドレス信号および列アドレス信号に応答してダイナミッ
ク型メモリ手段がさらにアクセスされる。
は、多重化された列アドレス信号および行アドレス信号
を受けるアドレス受信手段、行アドレス信号および列ア
ドレス信号に応答してアクセスされるダイナミック型メ
モリ手段、および列アドレス信号の少なくとも一部に応
答してアクセスされるスタティック型メモリ手段を備え
る。キャッシュヒットおよびキャッシュミスの判定時に
アドレス受信手段からの列アドレス信号の少なくとも一
部に応答してスタティック型メモリ手段がアクセスさ
れ、キャッシュミス時にはアドレス受信手段からの行ア
ドレス信号および列アドレス信号に応答してダイナミッ
ク型メモリ手段がさらにアクセスされる。
［作用］ この発明に係るキャッシュメモリ内蔵半導体記憶装置
は、キャッシュメモリとして列アドレス信号の少なくと
も一部に応答してアクセスされるスタティック型メモリ
手段を内蔵しているので、データブロックを適当な大き
さにし、かつエントリー数を増加することが可能にな
る。これにより、キャッシュヒット率が向上される。
は、キャッシュメモリとして列アドレス信号の少なくと
も一部に応答してアクセスされるスタティック型メモリ
手段を内蔵しているので、データブロックを適当な大き
さにし、かつエントリー数を増加することが可能にな
る。これにより、キャッシュヒット率が向上される。
この半導体記憶装置においては、キャッシュヒットお
よびキャッシュミスにかかわらず、キャッシュヒットお
よびキャッシュミスの判定時にまずスタティック型メモ
リ手段がアクセスされるので、キャッシュヒット時に
は、高速のアクセスが可能となる。したがって、平均の
アクセス時間の短縮が可能となる。
よびキャッシュミスにかかわらず、キャッシュヒットお
よびキャッシュミスの判定時にまずスタティック型メモ
リ手段がアクセスされるので、キャッシュヒット時に
は、高速のアクセスが可能となる。したがって、平均の
アクセス時間の短縮が可能となる。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図は、この発明の一実施例によるキャッシュメモ
リ内蔵DRAM素子（以下、キャッシュDRAMと呼ぶ）の構成
を示すブロック図である。
リ内蔵DRAM素子（以下、キャッシュDRAMと呼ぶ）の構成
を示すブロック図である。
第１図のキャッシュDRAM100は、１チップ上に形成さ
れている。キャッシュDRAM100は、メインメモリに相当
するDRAM部10およびキャッシュメモリに相当するSRAM部
20を含み、さらにDRAM部10の信頼性を保証する手段とし
て誤り訂正回路（以下ECC回路と呼ぶ）30を含む。ま
た、このキャッシュDRAM100はテスト動作を制御するた
めのテスト制御回路31を備えている。
れている。キャッシュDRAM100は、メインメモリに相当
するDRAM部10およびキャッシュメモリに相当するSRAM部
20を含み、さらにDRAM部10の信頼性を保証する手段とし
て誤り訂正回路（以下ECC回路と呼ぶ）30を含む。ま
た、このキャッシュDRAM100はテスト動作を制御するた
めのテスト制御回路31を備えている。
DRAM部10は、４ビットの入出力端子を有する×４ビッ
ト構成となっており、SRAM部20も同様に、×４ビット構
成となっている。DRAM部10は、第２図に示すように×４
ビット構成に対応して256Kビットの４個のデータビット
プレーン10a,b,c,dと、ECC回路30のための256Kビットの
１個のパリティビットプレイン10eとからなる。第１図
には、１個のデータビットプレーンに相当する部分のみ
が示されている。SRAM部20は、第２図に示すように、×
４ビット構成に対応して2Kビットの４個のメモリプレー
ン20a,b,c,dからなる。第１図には、１個のメモリプレ
ートに相当する部分のみが示されている。
ト構成となっており、SRAM部20も同様に、×４ビット構
成となっている。DRAM部10は、第２図に示すように×４
ビット構成に対応して256Kビットの４個のデータビット
プレーン10a,b,c,dと、ECC回路30のための256Kビットの
１個のパリティビットプレイン10eとからなる。第１図
には、１個のデータビットプレーンに相当する部分のみ
が示されている。SRAM部20は、第２図に示すように、×
４ビット構成に対応して2Kビットの４個のメモリプレー
ン20a,b,c,dからなる。第１図には、１個のメモリプレ
ートに相当する部分のみが示されている。
第１図において、DRAMメモリアレイ11は、512行およ
び512列に配列された複数のダイナミック型メモリセル
を含む。DRAMメモリアレイ11は、各々が８列からなる64
のブロックB1〜B64（64セット）に分割されている。各
ブロック内の各行に記憶される８ビットのデータが１つ
のデータブロックを構成する。一方、SRAMメモリアレイ
21は、64行および32列に配列された複数のスタティック
型メモリセルを含む。SRAMメモリアレイ21は、各々が８
列からなる４つのウェイ（W1〜W4）に分割されている。
各ウェイ内の各行に記憶されるデータが１つのデータブ
ロックを構成する。したがって、各ウェイには64のデー
タブロック（64セット）が記憶される。
び512列に配列された複数のダイナミック型メモリセル
を含む。DRAMメモリアレイ11は、各々が８列からなる64
のブロックB1〜B64（64セット）に分割されている。各
ブロック内の各行に記憶される８ビットのデータが１つ
のデータブロックを構成する。一方、SRAMメモリアレイ
21は、64行および32列に配列された複数のスタティック
型メモリセルを含む。SRAMメモリアレイ21は、各々が８
列からなる４つのウェイ（W1〜W4）に分割されている。
各ウェイ内の各行に記憶されるデータが１つのデータブ
ロックを構成する。したがって、各ウェイには64のデー
タブロック（64セット）が記憶される。
このように、キャッシュメモリに相当するSRAM部20
は、４ウェイセットアソシアシティブ方式に対応可能と
なっている。
は、４ウェイセットアソシアシティブ方式に対応可能と
なっている。
DRAMメモリアレイ11からSRAMメモリアレイ21へのデー
タ転送は、各メモリプレーンで８ビットのデータブロッ
クを単位として行われる。したがって、４個のメモリプ
レーンに対応して、一度に合計32ビットのデータが一括
転送される。
タ転送は、各メモリプレーンで８ビットのデータブロッ
クを単位として行われる。したがって、４個のメモリプ
レーンに対応して、一度に合計32ビットのデータが一括
転送される。
このキャッシュDRAM100には、多重化されたアドレス
信号が与えられる。すなわち、アドレス入力端子に、上
位の９ビットのアドレス信号A9〜A17および下位の９ビ
ットアドレス信号A0〜A8が時分割に与えられる。行アド
レスバッファ16は、ロウアドレスストローブ信号▲
▼に応答して、アドレス信号A0〜A8を行アドレス信号
RA0〜RA8として行デコーダ12に与える。それにより、行
デコーダ12は、DRAMメモリアレイ11内の１行を選択す
る。列アドレスバッファ17は、コラムアドレスストロー
ブ信号▲▼に応答して、アドレス信号A9〜A17を
列アドレス信号CA0〜CA8として列デコーダ13および1/8
デコーダ18に与える。列デコーダ13は、列アドレス信号
CA0〜CA5に応答して、DRAMメモリアレイ11内の１つのブ
ロックを選択する。
信号が与えられる。すなわち、アドレス入力端子に、上
位の９ビットのアドレス信号A9〜A17および下位の９ビ
ットアドレス信号A0〜A8が時分割に与えられる。行アド
レスバッファ16は、ロウアドレスストローブ信号▲
▼に応答して、アドレス信号A0〜A8を行アドレス信号
RA0〜RA8として行デコーダ12に与える。それにより、行
デコーダ12は、DRAMメモリアレイ11内の１行を選択す
る。列アドレスバッファ17は、コラムアドレスストロー
ブ信号▲▼に応答して、アドレス信号A9〜A17を
列アドレス信号CA0〜CA8として列デコーダ13および1/8
デコーダ18に与える。列デコーダ13は、列アドレス信号
CA0〜CA5に応答して、DRAMメモリアレイ11内の１つのブ
ロックを選択する。
データの読出時には、行デコーダ12および列デコーダ
13により選択された各８ビットのデータブロックがセン
スアンプ15およびI/Oスイッチ部14を介して読出され
る。1/8デコーダ18は、各８ビットのデータブロック内
の１ビットを選択し、それを切換回路27を介して外部に
出力する。これにより、合計４ビットのデータが出力さ
れる。
13により選択された各８ビットのデータブロックがセン
スアンプ15およびI/Oスイッチ部14を介して読出され
る。1/8デコーダ18は、各８ビットのデータブロック内
の１ビットを選択し、それを切換回路27を介して外部に
出力する。これにより、合計４ビットのデータが出力さ
れる。
一方、外部から与えられる上位の９ビットのアドレス
信号A9〜A17は、SRAM部20にも与えられる。アドレス信
号A9〜A14は行デコーダ22に与えられる。アドレス信号A
15〜A17は、４つのウェイW1〜W4に対応して設けられた
４つの列デコーダ23a,23b、23c,23dに与えられる。行デ
コーダ22は、アドレス信号A9〜A14に応答してSRAMメモ
リアレイ21内の１行を選択する。列デコーダ23a〜23dの
各々は、アドレス信号A15〜A17に応答して、対応するウ
ェイ内の１列を選択する。これにより、各ウェイからの
１ビットのデータが読出される。
信号A9〜A17は、SRAM部20にも与えられる。アドレス信
号A9〜A14は行デコーダ22に与えられる。アドレス信号A
15〜A17は、４つのウェイW1〜W4に対応して設けられた
４つの列デコーダ23a,23b、23c,23dに与えられる。行デ
コーダ22は、アドレス信号A9〜A14に応答してSRAMメモ
リアレイ21内の１行を選択する。列デコーダ23a〜23dの
各々は、アドレス信号A15〜A17に応答して、対応するウ
ェイ内の１列を選択する。これにより、各ウェイからの
１ビットのデータが読出される。
４個のメモリプレーンがありかつ各メモリプレーンが
４つのウェイを含むので、合計16ビットのデータがセン
スアンプ25を介してウェイデコーダ26に与えられる。ウ
ェイデコーダ26は、外部から与えられるウェイアドレス
信号WA0,WA1に応答して、各メモリプレーン内の１つの
ウェイを選択する。これにより、４ビットのデータが切
換回路27を介して外部に出力される。
４つのウェイを含むので、合計16ビットのデータがセン
スアンプ25を介してウェイデコーダ26に与えられる。ウ
ェイデコーダ26は、外部から与えられるウェイアドレス
信号WA0,WA1に応答して、各メモリプレーン内の１つの
ウェイを選択する。これにより、４ビットのデータが切
換回路27を介して外部に出力される。
また、データの転送時には、ウェイデコーダ24が、外
部から与えられるウェイアドレス信号WA0,WA1に応答し
て、SRAM部20の各メモリプレート内の１つのウェイを選
択する。それにより、DRAM部10の各データビットプレー
ンから読出された８ビットのデータブロックがSRAM部20
の対応するメモリプレーンの選択されたウェイに転送さ
れる。したがって、DRAM10からSRAM部20へ合計32ビット
のデータが転送される。このデータ転送は、外部から与
えられる制御信号▲▼を「Ｌ」レベルに立ち下げる
ことにより行なわれる。
部から与えられるウェイアドレス信号WA0,WA1に応答し
て、SRAM部20の各メモリプレート内の１つのウェイを選
択する。それにより、DRAM部10の各データビットプレー
ンから読出された８ビットのデータブロックがSRAM部20
の対応するメモリプレーンの選択されたウェイに転送さ
れる。したがって、DRAM10からSRAM部20へ合計32ビット
のデータが転送される。このデータ転送は、外部から与
えられる制御信号▲▼を「Ｌ」レベルに立ち下げる
ことにより行なわれる。
データの転送時には、DRAM部10からはパリティビット
を含めた40ビットが読出され、ECC回路30に与えられ
る。ECC回路30により誤り検出および訂正が行なわれた
後、この40ビットのうち32ビットのデータビットがSRAM
部20に転送される。SRAM部20のどのウェイにデータが転
送されるかは、リプレイスメント論理により生成された
ウェイアドレス信号WA0,WA1により決定される。
を含めた40ビットが読出され、ECC回路30に与えられ
る。ECC回路30により誤り検出および訂正が行なわれた
後、この40ビットのうち32ビットのデータビットがSRAM
部20に転送される。SRAM部20のどのウェイにデータが転
送されるかは、リプレイスメント論理により生成された
ウェイアドレス信号WA0,WA1により決定される。
次に、キャッシュDRAM100の基本的な動作を第２図を
参照しながら説明する。
参照しながら説明する。
このキャッシュDRAM100は、ヒットリード、ヒットラ
イト、ミスリードおよびミスライトという４つの基本的
な動作を行なう。ヒットリードでは、SRAM部20からデー
タが読出され、CPU200に与えられる。ヒットラインで
は、CPU200からSRAM部20にデータが書込まれ、同時に、
DRAM部10の対応するビットにもデータが書込まれる。こ
れを、ライトスル方式と呼ぶ。
イト、ミスリードおよびミスライトという４つの基本的
な動作を行なう。ヒットリードでは、SRAM部20からデー
タが読出され、CPU200に与えられる。ヒットラインで
は、CPU200からSRAM部20にデータが書込まれ、同時に、
DRAM部10の対応するビットにもデータが書込まれる。こ
れを、ライトスル方式と呼ぶ。
ミスリードでは、DRAM部10からデータが読出され、CP
U200に与えられる。このとき、DRAM部10内のアクセスさ
れたビットを含むデータブロックがSRAM部20に転送され
る。この場合の転送は外部から与えられる制御信号▲
▼により制御される。ミスライトでは、CPU200からDR
AM部10にデータが書込まれる。SRAM部20へのデータの転
送または非転送は、任意に選択することができる。
U200に与えられる。このとき、DRAM部10内のアクセスさ
れたビットを含むデータブロックがSRAM部20に転送され
る。この場合の転送は外部から与えられる制御信号▲
▼により制御される。ミスライトでは、CPU200からDR
AM部10にデータが書込まれる。SRAM部20へのデータの転
送または非転送は、任意に選択することができる。
第３図は、第１図のキャッシュDRAM100を用いた簡易
キャッシュシステムの構成を示すブロック図である。ま
た、第４図は第３図の簡易キャッシュシステムの動作波
形図である。
キャッシュシステムの構成を示すブロック図である。ま
た、第４図は第３図の簡易キャッシュシステムの動作波
形図である。
第３図において、タグ部103は、タダメモリ、コンパ
レータおよびリプレイスメント論理実行部を含む。タグ
部103には64セットの行アドレス信号RA0〜RA8がタグア
ドレスとして記憶されている。各セットは４つのウェイ
W1〜W4に対応して４組のタグアドレスを含む。
レータおよびリプレイスメント論理実行部を含む。タグ
部103には64セットの行アドレス信号RA0〜RA8がタグア
ドレスとして記憶されている。各セットは４つのウェイ
W1〜W4に対応して４組のタグアドレスを含む。
マイクロプロセサ101は、アドレス信号A0〜A17を発生
する。アドレス信号A0〜A8がタグアドレスとして、およ
びアドレス信号A9〜A14がセットアドレスしてタグ部103
のコンパレータに入力される。コンパレータは、セット
アドレスA9〜A14に対応するセットに記憶されている４
組の行アドレス信号RA0〜RA8（エントリアドレス）と入
力されたアドレス信号A0〜A8とを比較する。アドレス信
号A0〜A8が４組の行アドレス信号RA0〜RA8のいずれかと
一致すると、その行アドレス信号RA0〜RA8に対応するウ
ェイアドレス信号WA0,WA1が出力されるとともに、
「Ｈ」レベルのキャッシュヒット信号CHが出力される。
する。アドレス信号A0〜A8がタグアドレスとして、およ
びアドレス信号A9〜A14がセットアドレスしてタグ部103
のコンパレータに入力される。コンパレータは、セット
アドレスA9〜A14に対応するセットに記憶されている４
組の行アドレス信号RA0〜RA8（エントリアドレス）と入
力されたアドレス信号A0〜A8とを比較する。アドレス信
号A0〜A8が４組の行アドレス信号RA0〜RA8のいずれかと
一致すると、その行アドレス信号RA0〜RA8に対応するウ
ェイアドレス信号WA0,WA1が出力されるとともに、
「Ｈ」レベルのキャッシュヒット信号CHが出力される。
タグ部103のコンパレータにより比較が行なわれてい
る間にマルチプレクサ104によりアドレス信号A9〜A17が
キャッシュアドレスとしてキャッシュDRAM100内のSRAM
部20に入力され、SRAM部20が同時にアクセスされる。そ
の結果、そのアドレス信号A9〜A17に対応した４ウェイ
分の16ビットのデータがウェイデコーダ26（第１図）に
出力される。
る間にマルチプレクサ104によりアドレス信号A9〜A17が
キャッシュアドレスとしてキャッシュDRAM100内のSRAM
部20に入力され、SRAM部20が同時にアクセスされる。そ
の結果、そのアドレス信号A9〜A17に対応した４ウェイ
分の16ビットのデータがウェイデコーダ26（第１図）に
出力される。
もし、そのサイクルでキャッシュヒットが起これば、
第４図に示すように、タグ部103からウェイアドレス信
号WA0,WA1が出力される。このウェイアドレス信号WA0,W
A1に応答して、ウェイデコーダ26により４つのウェイW1
〜W4のうち１つのウェイが選択される。これにより、合
計４ビットのデータが切換回路27（第１図）を介して外
部に出力される。このように、キャッシュヒットの場合
には、高速なアクセスが実現される。
第４図に示すように、タグ部103からウェイアドレス信
号WA0,WA1が出力される。このウェイアドレス信号WA0,W
A1に応答して、ウェイデコーダ26により４つのウェイW1
〜W4のうち１つのウェイが選択される。これにより、合
計４ビットのデータが切換回路27（第１図）を介して外
部に出力される。このように、キャッシュヒットの場合
には、高速なアクセスが実現される。
もし、そのサイクルでキャッシュミスが起これば、DR
AMコントローラ105から発生されるロウアドレスストロ
ーブ信号▲▼およびコラムアドレスストローブ信
号▲▼によりDRAM部10のアクセスが行なわれる。
この場合、キャッシュヒット信号CHは「Ｌ」レベルとな
る。第１図の列アドレスバッファ17は、「Ｌ」レベルの
キャッシュヒット信号CHに応答して、マルチプレクサ10
4から与えられているアドレス信号A9〜A17をラッチす
る。
AMコントローラ105から発生されるロウアドレスストロ
ーブ信号▲▼およびコラムアドレスストローブ信
号▲▼によりDRAM部10のアクセスが行なわれる。
この場合、キャッシュヒット信号CHは「Ｌ」レベルとな
る。第１図の列アドレスバッファ17は、「Ｌ」レベルの
キャッシュヒット信号CHに応答して、マルチプレクサ10
4から与えられているアドレス信号A9〜A17をラッチす
る。
次にマルチプレクサ104は、アドレス信号A0〜A8をキ
ャッシュDRAM100に与える。行アドレスバッファ16は、
ロウアドレスストローブ信号▲▼の立ち下がりに
応答してアドレス信号A0〜A8を行アドレス信号RA0〜RA8
として行デコーダ12に与える。その後、列アドレスバッ
ファ17は、コラムアドレスストローブ信号▲▼の
立ち下がりに応答して、ラッチしているアドレス信号A9
〜A17を列アドレス信号CA0〜CA8として列デコーダ13お
よび1/8デコーダ18に与える。これにより、各データビ
ットプレーンから８ビットのデータブロックが読出され
る。
ャッシュDRAM100に与える。行アドレスバッファ16は、
ロウアドレスストローブ信号▲▼の立ち下がりに
応答してアドレス信号A0〜A8を行アドレス信号RA0〜RA8
として行デコーダ12に与える。その後、列アドレスバッ
ファ17は、コラムアドレスストローブ信号▲▼の
立ち下がりに応答して、ラッチしているアドレス信号A9
〜A17を列アドレス信号CA0〜CA8として列デコーダ13お
よび1/8デコーダ18に与える。これにより、各データビ
ットプレーンから８ビットのデータブロックが読出され
る。
４つのデータビットプレーン10a〜10dから読出された
合計32ビットのデータがチェックビットプレーン10eか
ら読出された８ビットのチェックビットとともにECC回
路30に転送される。
合計32ビットのデータがチェックビットプレーン10eか
ら読出された８ビットのチェックビットとともにECC回
路30に転送される。
転送されたデータに誤りがない場合または訂正可能な
誤りがある場合には、第４図に示すように、フラグUCE
は「Ｌ」レベルを保持する。誤りがない場合にはフラグ
EFは「Ｌ」レベルを保持し、訂正可能な誤りがある場合
にはフラグEFが「Ｈ」レベルに立ち上がる。また、転送
されたデータに転送不可能な誤りがあった場合には、フ
ラグUCEおよびフラグEFが「Ｈ」レベルに立ち上がる。
この場合には、誤りを含むデータDoutが出力される。な
お、ミスリードおよびミスライト時のDRAM部10からSRAM
部20へのデータ転送は、キャッシュコントローラ102に
より与えられる制御信号▲▼により制御される。
誤りがある場合には、第４図に示すように、フラグUCE
は「Ｌ」レベルを保持する。誤りがない場合にはフラグ
EFは「Ｌ」レベルを保持し、訂正可能な誤りがある場合
にはフラグEFが「Ｈ」レベルに立ち上がる。また、転送
されたデータに転送不可能な誤りがあった場合には、フ
ラグUCEおよびフラグEFが「Ｈ」レベルに立ち上がる。
この場合には、誤りを含むデータDoutが出力される。な
お、ミスリードおよびミスライト時のDRAM部10からSRAM
部20へのデータ転送は、キャッシュコントローラ102に
より与えられる制御信号▲▼により制御される。
なお、第４図に示されるアドレス信号A0〜A8,A9〜A17
は、マルチプロセッサ101から出力されるアドレス信号
を示している。
は、マルチプロセッサ101から出力されるアドレス信号
を示している。
第１図の実施例では、各データビットプレーンから読
出された８ビットのデータブロックのうち１ビットが列
アドレス信号CA6〜CA8に基づいてランダムに選択され
る。1/8のデコーダ18にシフトレジスタを設けると、コ
ラムアドレスストローブ信号▲▼をトグルするこ
とにより、スナップモードにより各８ビットのデータブ
ロックを超高速に順次読出すことも可能である。
出された８ビットのデータブロックのうち１ビットが列
アドレス信号CA6〜CA8に基づいてランダムに選択され
る。1/8のデコーダ18にシフトレジスタを設けると、コ
ラムアドレスストローブ信号▲▼をトグルするこ
とにより、スナップモードにより各８ビットのデータブ
ロックを超高速に順次読出すことも可能である。
上記のように、第１図のキャッシュDRAM100は、多重
化されたアドレス信号を受けるために特有の動作を行な
う。この動作を第５図のフローチャートを用いて簡単に
説明する。
化されたアドレス信号を受けるために特有の動作を行な
う。この動作を第５図のフローチャートを用いて簡単に
説明する。
まず、キャッシュDRAM100に列アドレス信号に相当す
るアドレス信号A9〜A17が入力される（ステップS1）。
これにより、SRAM部20がアクセスされ（ステップS2）、
４ウェイ分のデータが出力される（ステップS3）。キャ
ッシュヒット時にはウェイアドレス信号WA0,WA1が入力
される（ステップS4,S5）。それにより、１つのウェイ
が選択され（ステップS6）、そのウェイからデータが出
力される（ステップS7）。
るアドレス信号A9〜A17が入力される（ステップS1）。
これにより、SRAM部20がアクセスされ（ステップS2）、
４ウェイ分のデータが出力される（ステップS3）。キャ
ッシュヒット時にはウェイアドレス信号WA0,WA1が入力
される（ステップS4,S5）。それにより、１つのウェイ
が選択され（ステップS6）、そのウェイからデータが出
力される（ステップS7）。
キャッシュミス時には、アドレス信号A9〜A17がラッ
チされる（ステップS8）。次に、行アドレス信号に相当
するアドレス信号A0〜A8が入力される（ステップS9）。
それにより、DRAM部10の行アドレスが選択される（ステ
ップS10）。次に、ラッチされたアドレス信号A9〜A17に
よりDRAM部10の列アドレスが選択される（ステップS1
1）。このようにして選択されたアドレス上のデータが
出力される（ステップS12）。
チされる（ステップS8）。次に、行アドレス信号に相当
するアドレス信号A0〜A8が入力される（ステップS9）。
それにより、DRAM部10の行アドレスが選択される（ステ
ップS10）。次に、ラッチされたアドレス信号A9〜A17に
よりDRAM部10の列アドレスが選択される（ステップS1
1）。このようにして選択されたアドレス上のデータが
出力される（ステップS12）。
このように、キャッシュミスの場合には、列アドレス
信号に相当するアドレス信号A9〜17が入力された後に行
アドレス信号に相当するアドレス信号A0〜A8が入力され
る。この入力順序は、DRAM部10のアクセスのための入力
順序とは逆になる。この実施例では、先に入力されたア
ドレス信号A9〜A17を有効に利用するために、そのアド
レス信号A9〜A17をラッチする手段を備え、後で入力さ
れるアドレス信号A9〜17が取込まれた後にそのラッチさ
れていたアドレス信号A9〜A17が有効にされる。その結
果、キャッシュミス時に再度行アドレス信号および列ア
ドレス信号をその順に入力する必要がなくなり、周辺の
コントローラが複雑な制御をする必要がなく、アクセス
時間も短くなる。
信号に相当するアドレス信号A9〜17が入力された後に行
アドレス信号に相当するアドレス信号A0〜A8が入力され
る。この入力順序は、DRAM部10のアクセスのための入力
順序とは逆になる。この実施例では、先に入力されたア
ドレス信号A9〜A17を有効に利用するために、そのアド
レス信号A9〜A17をラッチする手段を備え、後で入力さ
れるアドレス信号A9〜17が取込まれた後にそのラッチさ
れていたアドレス信号A9〜A17が有効にされる。その結
果、キャッシュミス時に再度行アドレス信号および列ア
ドレス信号をその順に入力する必要がなくなり、周辺の
コントローラが複雑な制御をする必要がなく、アクセス
時間も短くなる。
アドレス信号の多重化はキャッシュDRAM100の動作と
非常によくマッチングし、ピン数の削減と同時にコント
ローラ系の制御を簡単にし、無駄のない構成が可能とな
る。
非常によくマッチングし、ピン数の削減と同時にコント
ローラ系の制御を簡単にし、無駄のない構成が可能とな
る。
第６図は、ECC回路30の構成を示す図である。
読出動作の場合には、DRAM部10から32ビットのデータ
ビットDBと８ビットのパリティビットPBとが読出され
る。32ビットのデータビットDBはリードパリティ発生器
301に入力される。排他的論理和回路302により、リード
パリティ発生器301の出力と８ビットのパリティビットP
Bとの排他的論理和がとられ、シンドロームSDが発生さ
れる。このシンドロームSDは32ビットのデータビットDB
と８ビットのパリティビットPBとの計40ビットのうち誤
りがあるビットを示す情報を含んでいる。シンドローム
SDに基づいて、誤りパターンデコーダ303により、訂正
されるべきビットを指定する40ビットの信号が発生され
る。
ビットDBと８ビットのパリティビットPBとが読出され
る。32ビットのデータビットDBはリードパリティ発生器
301に入力される。排他的論理和回路302により、リード
パリティ発生器301の出力と８ビットのパリティビットP
Bとの排他的論理和がとられ、シンドロームSDが発生さ
れる。このシンドロームSDは32ビットのデータビットDB
と８ビットのパリティビットPBとの計40ビットのうち誤
りがあるビットを示す情報を含んでいる。シンドローム
SDに基づいて、誤りパターンデコーダ303により、訂正
されるべきビットを指定する40ビットの信号が発生され
る。
排他的論理和回路304,305により、誤りパターンデコ
ーダ303から出力される信号とDRAM部10から読出された
ビットとの排他的論理和がとられる。これにより誤りが
訂正される。誤りが訂正されたビットは、信号φ１が与
えられるトランジスタ306,307、インバータ308,309およ
びバッファ310,311を介してDRAM部10に書込まれる。SRA
M部20にデータが転送される場合には、訂正された40ビ
ットのうち32ビットのデータビットDBがSRAM部20にも書
込まれる。
ーダ303から出力される信号とDRAM部10から読出された
ビットとの排他的論理和がとられる。これにより誤りが
訂正される。誤りが訂正されたビットは、信号φ１が与
えられるトランジスタ306,307、インバータ308,309およ
びバッファ310,311を介してDRAM部10に書込まれる。SRA
M部20にデータが転送される場合には、訂正された40ビ
ットのうち32ビットのデータビットDBがSRAM部20にも書
込まれる。
誤りがある場合には、フラグEFが外部端子に出力され
る。訂正不可能な誤りがあれば、訂正不可能誤りフラグ
UCEが外部端子に出力される。
る。訂正不可能な誤りがあれば、訂正不可能誤りフラグ
UCEが外部端子に出力される。
書込動作の場合も、上記と同様にして、まず読出動作
が行なわれる。誤りが訂正された32ビットのデータビッ
トDBのうち４ビットが外部端子から与えられるデータDQ
1〜DQ4により書換えられる。新たに書換えられた32ビッ
トのデータビットDBはライトパリティ発生器315に入力
される。ライトパリティ発生器315は、新たに８ビット
のパリティビットPBを発生する。新たに発生された32ビ
ットのデータビットDBおよび８ビットのパリティビット
PBの計40ビットがDRAM部10に書込まれる。
が行なわれる。誤りが訂正された32ビットのデータビッ
トDBのうち４ビットが外部端子から与えられるデータDQ
1〜DQ4により書換えられる。新たに書換えられた32ビッ
トのデータビットDBはライトパリティ発生器315に入力
される。ライトパリティ発生器315は、新たに８ビット
のパリティビットPBを発生する。新たに発生された32ビ
ットのデータビットDBおよび８ビットのパリティビット
PBの計40ビットがDRAM部10に書込まれる。
第６図のECC回路30では、ECCコードとして、１ワード
が32ビットのデータビットDBおよび８ビットのパリティ
ビットPBの合計40ビットから構成されるSEC−DED（Sing
le Error Correction and Double Error Detecti
on）コードが用いられる。このECC回路30は、DRAM部10
が動作するすべてのサイクルにおいて働く。すなわち、
このECC回路30は、ヒットライトサイクル、ミスリード
サイクル、ミスライトサイクルおよび▲▼ビッフ
ァ▲▼リフレッシュサイクルにおいて働く。これ
により、40ビット（１ワード）のうちの任意の１ビット
誤りを訂正することができ、任意の２ビット誤りを検出
することができる。
が32ビットのデータビットDBおよび８ビットのパリティ
ビットPBの合計40ビットから構成されるSEC−DED（Sing
le Error Correction and Double Error Detecti
on）コードが用いられる。このECC回路30は、DRAM部10
が動作するすべてのサイクルにおいて働く。すなわち、
このECC回路30は、ヒットライトサイクル、ミスリード
サイクル、ミスライトサイクルおよび▲▼ビッフ
ァ▲▼リフレッシュサイクルにおいて働く。これ
により、40ビット（１ワード）のうちの任意の１ビット
誤りを訂正することができ、任意の２ビット誤りを検出
することができる。
リードサイクルおよび▲▼ビッファ▲▼
リフレッシュサイクルにおいては、内部ではリードモデ
ィファイライトサイクルのような動作が行なわれる。ま
た、ライトサイクルにおいても、内部動作としては基本
的にリードモディファイライトサイクルが行なわれる。
リフレッシュサイクルにおいては、内部ではリードモデ
ィファイライトサイクルのような動作が行なわれる。ま
た、ライトサイクルにおいても、内部動作としては基本
的にリードモディファイライトサイクルが行なわれる。
第１図のキャッシュDRAM100は、ECC機能に関連してい
くつかのテスト機能を備えている。外部からテスト信号
TEが与えられると、テスト制御回路31によりキャッシュ
DRAM100はテストモードに設定される。テストモードで
は、DRAM部10のパリティビットプレーン10eに対しても
直接アクセスすることができる。すなわち、ECC回路30
のためのパリティビットもデータビット同様に、読出さ
れあるいは書込まれる。したがって、キャッシュDRAM10
0を256K×５ビット構成のDRAMとしてテストすることが
可能になる。
くつかのテスト機能を備えている。外部からテスト信号
TEが与えられると、テスト制御回路31によりキャッシュ
DRAM100はテストモードに設定される。テストモードで
は、DRAM部10のパリティビットプレーン10eに対しても
直接アクセスすることができる。すなわち、ECC回路30
のためのパリティビットもデータビット同様に、読出さ
れあるいは書込まれる。したがって、キャッシュDRAM10
0を256K×５ビット構成のDRAMとしてテストすることが
可能になる。
また、このキャッシュDRAM100では、ECC回路30を有効
にするか無効にするかを外部から与えられる制御信号EC
Hにより制御し、ECC回路30のチェックをすることができ
る。たとえば、ECC回路30を無効にして任意の誤りデー
タを書込み、その後ECC回路30を有効にしてデータを読
出す。読出されたデータが期待どおりに正しく訂正され
たかどうかを調べることにより、ECC回路30が正しく動
作しているかどうかのチェックを行なうことができる。
にするか無効にするかを外部から与えられる制御信号EC
Hにより制御し、ECC回路30のチェックをすることができ
る。たとえば、ECC回路30を無効にして任意の誤りデー
タを書込み、その後ECC回路30を有効にしてデータを読
出す。読出されたデータが期待どおりに正しく訂正され
たかどうかを調べることにより、ECC回路30が正しく動
作しているかどうかのチェックを行なうことができる。
第７図は、この発明の他の実施例によるキャッシュDR
AM100の一部分の構成を示すブロック図である。
AM100の一部分の構成を示すブロック図である。
第７図のキャッシュDRAM100においては、アドレス信
号A0〜A8を受けるアドレス端子とアドレス信号A9〜A17
を受けるアドレス端子とが別々に設けられている。アド
レス信号A0〜A8は行アドレスバッファ16に与えられ、ア
ドレス信号A9〜A17は列アドレスバッファ17に与えられ
る。第７図のキャッシュDRAM100は、多重化されていな
いアドレス信号に応答して動作することができる。
号A0〜A8を受けるアドレス端子とアドレス信号A9〜A17
を受けるアドレス端子とが別々に設けられている。アド
レス信号A0〜A8は行アドレスバッファ16に与えられ、ア
ドレス信号A9〜A17は列アドレスバッファ17に与えられ
る。第７図のキャッシュDRAM100は、多重化されていな
いアドレス信号に応答して動作することができる。
第８図は、この発明のさらに他の実施例によるキャッ
シュDRAM100の一部分の構成を示すブロック図である。
シュDRAM100の一部分の構成を示すブロック図である。
第８図のキャッシュDRAM100では、DRAM部（図示せ
ず）のための入出力データDDQ1〜DDQ4を受ける端子とSR
AM部（図示せず）のための入出力データSDQ1〜SDQ4を受
ける端子とが別々に設けられている。また、切換回路27
は、DRAM用ライトイネーブル信号▲▼、DRAM用ア
ウトプットイネーブル信号▲▼、SRAM用ライトイ
ネーブル信号▲▼およびSRAM用アウトプットイネ
ーブル信号▲▼により制御される。
ず）のための入出力データDDQ1〜DDQ4を受ける端子とSR
AM部（図示せず）のための入出力データSDQ1〜SDQ4を受
ける端子とが別々に設けられている。また、切換回路27
は、DRAM用ライトイネーブル信号▲▼、DRAM用ア
ウトプットイネーブル信号▲▼、SRAM用ライトイ
ネーブル信号▲▼およびSRAM用アウトプットイネ
ーブル信号▲▼により制御される。
DRAM部の書込動作および読出動作の切換えはライトイ
ネーブル信号▲▼により制御され、DRAM部から読
出されたデータの出力はアウトプットイネーブル信号▲
▼により制御される。SRAM部の読出動作および書
込動作はライトイネーブル信号▲▼に制御され、
SRAM部から読出されたデータの出力はアウトプットイネ
ーブル信号▲▼により制御される。
ネーブル信号▲▼により制御され、DRAM部から読
出されたデータの出力はアウトプットイネーブル信号▲
▼により制御される。SRAM部の読出動作および書
込動作はライトイネーブル信号▲▼に制御され、
SRAM部から読出されたデータの出力はアウトプットイネ
ーブル信号▲▼により制御される。
第８図のキャッシュDRAM100では、DRAM部およびSRAM
部を非同期に制御することができる。したがってこのキ
ャッシュDRAM100は、デュアルポートメモリとして用い
ることができる。これにより、CPUへのデータの転送と
システムバスへのデータの転送とを別々に行なうことが
できる。したがって、バスの競合を回避することがで
き、システムバスの開放率が向上する。
部を非同期に制御することができる。したがってこのキ
ャッシュDRAM100は、デュアルポートメモリとして用い
ることができる。これにより、CPUへのデータの転送と
システムバスへのデータの転送とを別々に行なうことが
できる。したがって、バスの競合を回避することがで
き、システムバスの開放率が向上する。
なお、第１図、第７図および第８図のキャッシュDRAM
100において、SRAM部20のアクセス時間を一層短縮する
ためには、チップ上での実際のレイアウトも非常に重要
である。第１図および第８図に示すように、SRAM部20お
よびその出力回路を入出力端子の近傍に配置すると、一
層の高速化が期待できる。
100において、SRAM部20のアクセス時間を一層短縮する
ためには、チップ上での実際のレイアウトも非常に重要
である。第１図および第８図に示すように、SRAM部20お
よびその出力回路を入出力端子の近傍に配置すると、一
層の高速化が期待できる。
以上のように、上記実施例のキャッシュDRAM100は、
キャッシュメモリとしてSRAMを内蔵しているので、平均
のアクセス時間の向上を図ることができる。また内部バ
スを用いて複数のデータブロックが一括転送されるの
で、メインメモリとキャッシュメモリとの間の入出力回
路のボトルネックを解消することができる。これによ
り、高速なデータ転送が可能となる。さらに、ECC機能
が内蔵されるので、DRAMの信頼性が保証される。
キャッシュメモリとしてSRAMを内蔵しているので、平均
のアクセス時間の向上を図ることができる。また内部バ
スを用いて複数のデータブロックが一括転送されるの
で、メインメモリとキャッシュメモリとの間の入出力回
路のボトルネックを解消することができる。これによ
り、高速なデータ転送が可能となる。さらに、ECC機能
が内蔵されるので、DRAMの信頼性が保証される。
［発明の効果］ 以上のようにこの発明によれば、キャッシュメモリと
してスタティック型メモリ手段を内蔵するので、データ
ブロックのサイズが適当な大きさとなり、エントリ数が
増加される。したがって、キャッシュヒット率が向上さ
れ、コストパーフォーマンスの高い簡易キャッシュシス
テムを構成することが可能となる。
してスタティック型メモリ手段を内蔵するので、データ
ブロックのサイズが適当な大きさとなり、エントリ数が
増加される。したがって、キャッシュヒット率が向上さ
れ、コストパーフォーマンスの高い簡易キャッシュシス
テムを構成することが可能となる。
また、キャッシュヒットおよびキャッシュミスにかか
わらず、最初に列アドレス信号の一部によりスタティッ
ク型メモリ手段がアクセスされるので、キャッシュヒッ
ト時のアクセスタイムが短くなり、平均のアクセス時間
が短縮される。したがって、高速化された安価な簡易キ
ャッシュシステムを得ることができる。
わらず、最初に列アドレス信号の一部によりスタティッ
ク型メモリ手段がアクセスされるので、キャッシュヒッ
ト時のアクセスタイムが短くなり、平均のアクセス時間
が短縮される。したがって、高速化された安価な簡易キ
ャッシュシステムを得ることができる。
さらに、多重化されたアドレス信号に適応することが
できるので、ピン数を削減することができ、コントロー
ラ系の制御を簡略化することができる。
できるので、ピン数を削減することができ、コントロー
ラ系の制御を簡略化することができる。
第１図はこの発明の一実施例によるキャッシュDRAMの構
成を示すブロック図である。第２図は第１図のキャッシ
ュDRAMの基本的な動作を説明するための図である。第３
図は第１図のキャッシュDRAMを用いた簡易キャッシュシ
ステムの構成を示すブロック図である。第４図は第３図
の簡易キャッシュシステムの動作を説明するための波形
図である。第５図は第１図のキャッシュDRAMの特有の動
作を説明するためのフローチャートである。第６図は第
１図のキャッシュDRAMに含まれるECC回路の一例を示す
ブロック図である。第７図はこの発明の他の実施例によ
るキャッシュDRAMの一部の構成を示すブロック図であ
る。第８図はこの発明のさらに他の実施例によるキャッ
シュDRAMの一部の構成を示すブロック図である。第９図
は従来のDRAM素子の構成の一例を示すブロック図であ
る。第10A図はDRAM素子の通常の読出サイクルを説明す
るための波形図である。第10B図はDRAM素子のページモ
ードサイクルを説明するための波形図である。第10C図
はDRAM素子のスタティックコラムモードサイクルを説明
するための波形図である。第11図は第９図のDRAM素子を
用いた簡易キャッシュシステムの構成を示すブロックで
ある。第12図は第11図の簡易キャッシュシステムの動作
を説明するための波形図である。 図において、10はDRAM部、11はDRAMメモリアレイ、20は
SRAM部、21はSRAMメモリアレイ、30はECC回路、100はキ
ャッシュDRAMである。 なお、各図中、同一符号は同一または相当部分を示す。
成を示すブロック図である。第２図は第１図のキャッシ
ュDRAMの基本的な動作を説明するための図である。第３
図は第１図のキャッシュDRAMを用いた簡易キャッシュシ
ステムの構成を示すブロック図である。第４図は第３図
の簡易キャッシュシステムの動作を説明するための波形
図である。第５図は第１図のキャッシュDRAMの特有の動
作を説明するためのフローチャートである。第６図は第
１図のキャッシュDRAMに含まれるECC回路の一例を示す
ブロック図である。第７図はこの発明の他の実施例によ
るキャッシュDRAMの一部の構成を示すブロック図であ
る。第８図はこの発明のさらに他の実施例によるキャッ
シュDRAMの一部の構成を示すブロック図である。第９図
は従来のDRAM素子の構成の一例を示すブロック図であ
る。第10A図はDRAM素子の通常の読出サイクルを説明す
るための波形図である。第10B図はDRAM素子のページモ
ードサイクルを説明するための波形図である。第10C図
はDRAM素子のスタティックコラムモードサイクルを説明
するための波形図である。第11図は第９図のDRAM素子を
用いた簡易キャッシュシステムの構成を示すブロックで
ある。第12図は第11図の簡易キャッシュシステムの動作
を説明するための波形図である。 図において、10はDRAM部、11はDRAMメモリアレイ、20は
SRAM部、21はSRAMメモリアレイ、30はECC回路、100はキ
ャッシュDRAMである。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平１−124193（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (12)
- 【請求項１】それぞれが複数行、複数列に配置される複
数のメインメモリセルを有しかつ前記複数列に対応して
設けられる複数のビット線対を有するメインメモリブロ
ックを複数有するメインメモリアレイ、 メインメモリ用行アドレス信号に基づき、上記メインメ
モリアレイにおける複数のメインメモリブロックから所
定の行に配置されるメインメモリセルを選択するメイン
メモリ用行デコーダ、 メインメモリ用列アドレス信号に基づき、上記メインメ
モリアレイから所定のメインメモリブロックに配置され
るメインメモリセルを選択するメインメモリ用列デコー
ダ、 それぞれが上記メインメモリブロックの数と同数の行お
よび上記各メインメモリブロックが有する列数と同数の
列に配置される複数のキャッシュメモリセルを有しかつ
これらの列に対応して設けられる複数のビット線対を有
するキャッシュメモリブロックを複数有するキャッシュ
メモリアレイ、 キャッシュメモリ用行アドレス信号に基づき、上記キャ
ッシュメモリアレイにおけるキャッシュメモリブロック
の所定の行に配置されるキャッシュメモリセルを選択す
るキャッシュメモリ用行デコーダ、 キャッシュメモリ列アドレス信号に基づき、上記キャッ
シュメモリアレイにおけるキャッシュメモリブロックの
所定の列に配置されるキャッシュメモリセルを選択する
キャッシュメモリ用列デコーダを備え、 前記メインメモリアレイの複数のビット線対と前記キャ
ッシュメモリアレイの複数のビット線対とは１対１に接
続されていない、半導体記憶装置。 - 【請求項２】複数のキャッシュメモリブロックそれぞれ
からの出力およびウエイアドレス信号を受け、このウエ
イアドレス信号に応じたキャッシュメモリブロックから
の出力を選択出力するウエイデコーダをさらに備える、
請求項１に記載の半導体記憶装置。 - 【請求項３】キャッシュメモリ用行アドレス信号は、メ
インメモリ用列アドレス信号の一部と等しく、キャッシ
ュメモリブロックにおける行は、それぞれがメインメモ
リアレイにおける各メインメモリブロックに対応してい
る、請求項１に記載の半導体記憶装置。 - 【請求項４】メインメモリ用行アドレス信号とメインメ
モリ用列アドレス信号とが共通して与えられるアドレス
信号入力ピンを備える、請求項３に記載の半導体記憶装
置。 - 【請求項５】メインメモリ用行アドレス信号よりも先に
アドレス入力ピンに与えられるメインメモリ用列アドレ
ス信号およびキャッシュヒット信号を受け、このキャッ
シュヒット信号がキャッシュミスを示すと、上記アドレ
ス入力ピンに与えられる上記メインメモリ用列アドレス
信号を保持し、上記アドレス入力ピンに与えられる上記
メインメモリ用行アドレス信号がメインメモリ用行デコ
ーダに与えられた後に、上記保持したメインメモリ用列
アドレス信号をメインメモリ用列デコーダに与える列ア
ドレス保持手段を備える、請求項４に記載の半導体記憶
装置。 - 【請求項６】複数行および複数列に配列された複数のメ
モリセルを有し、パリティビットを記憶するための、前
記複数のメインメモリに対するパリティ用のメモリと、 対応したアドレスの前記複数のメインメモリのメモリセ
ルと前記パリティ用メモリのメモリセルとから読出され
たデータの誤りを検出し訂正する誤り検出および訂正手
段とを備えた、請求項１に記載の半導体記憶装置。 - 【請求項７】前記複数のキャッシュメモリの各々のメモ
リ数は、各メインメモリの１行分のメモリセルの数と同
じである、請求項１ないし６のいずれかに記載の半導体
記憶装置。 - 【請求項８】メインメモリ用行アドレス信号とメインメ
モリ用列アドレス信号とが共通して与えられるアドレス
信号入力ピン、 複数行、複数列に配置される複数のメインメモリセルを
有するメインメモリアレイ、 上記メインメモリ用行アドレス信号に基づき、上記メイ
ンメモリアレイの所定の行に配置されるメインメモリセ
ルを選択するメインメモリ用行デコーダ、 上記メインメモリ用列アドレス信号に基づき、上記メイ
ンメモリアレイの所定の列に配置されるメインメモリセ
ルを選択するメインメモリ用列デコーダ、 複数行、複数列に配置される複数のキャッシュメモリセ
ルを有するキャッシュメモリアレイ、 上記メインメモリ用列アドレス信号の一部からなるキャ
ッシュメモリ用行アドレス信号に基づき、上記キャッシ
ュメモリアレイの所定の行に配置されるキャッシュメモ
リセルを選択するキャッシュメモリ用行デコーダ、 上記メインメモリ用列アドレス信号の一部からなるキャ
ッシュメモリ用列アドレス信号に基づき、上記キャッシ
ュメモリアレイの所定の列に配置されるキャッシュメモ
リセルを選択するキャッシュメモリ用列デコーダ、およ
び メインメモリ用行アドレス信号よりも先にアドレス入力
ピンに与えられるメインメモリ用列アドレス信号および
キャッシュヒット信号を受け、このキャッシュヒット信
号がキャッシュミスを示すと、上記アドレス入力ピンに
与えられる上記メインメモリ用列アドレス信号をラッチ
し、上記アドレス入力ピンに与えられる上記メインメモ
リ用行アドレス信号が上記メインメモリ用行デコーダに
与えられた後に、上記ラッチしたメインメモリ用列アド
レス信号をメインメモリ用列デコーダに与える列アドレ
スラッチ手段を備える、半導体記憶装置。 - 【請求項９】半導体記憶装置と、複数のタグメモリと、
コンパレータとを備えるキャッシュシステムであって、 前記半導体装置は、メインメモリ用行アドレス信号とメ
インメモリ用列アドレス信号とが共通して与えられるア
ドレス信号入力ピンと、それぞれが複数行、複数列に配
置される複数のメインメモリセルを有するメインメモリ
ブロックを複数有するメインメモリアレイと、メインメ
モリ用行アドレス信号に基づき、上記メインメモリアレ
イにおける複数のメインメモリブロックから所定の行に
配置されるメインメモリセルを選択するメインメモリ用
行デコーダと、メインメモリ用列アドレス信号に基づ
き、上記メインメモリアレイから所定のメインメモリブ
ロックに配置されるメインメモリセルを選択するメイン
メモリ用列デコーダと、上記メインメモリブロックの数
と同数で、かつ各メインメモリブロックに対応した行お
よび上記各メインメモリブロックが有する列数と同数の
列に配置される複数のキャッシュメモリセルをそれぞれ
が有するキャッシュメモリブロックを複数有するキャッ
シュメモリアレイと、上記メインメモリ用列アドレス信
号の一部に等しいキャッシュメモリ用行アドレス信号に
基づき、上記キャッシュメモリアレイにおけるキャッシ
ュメモリブロックの所定の行に配置されるキャッシュメ
モリセルを選択するキャッシュメモリ用行デコーダと、
キャッシュメモリ用列アドレス信号に基づき、上記キャ
ッシュメモリアレイにおけるキャッシュメモリブロック
の所定の列に配置されるキャッシュメモリセルを選択す
るキャッシュメモリ用列デコーダとを備え、 前記複数のタグメモリは、それぞれが各キャッシュメモ
リブロックに対応して設けられ、複数のタグメモリセル
を有し、かつキャッシュメモリ用行アドレス信号を受
け、前記複数のタグメモリのうちの前記キャッシュメモ
リ用行アドレス信号に対応するタグメモリセルが、自身
に記憶されたエントリ行アドレス信号を出力し、この出
力されるエントリ行アドレス信号は、メインメモリブロ
ックの中の所定行に配置されたメインメモリセルに対応
したメインメモリ用行アドレス信号に等しいものであ
り、前記所定行に配置されたメインメモリセルは、前記
エントリ行アドレス信号が記憶されているタグメモリに
対応したキャッシュメモリブロックの中のキャッシュ行
に記憶されているデータを記憶しており、前記キャッシ
ュ行は前記キャッシュ用行アドレス信号に対応した行で
あり、前記メインメモリブロックは上記キャッシュ行に
対応したブロックであり、 前記コンパレータは、上記タグメモリから出力されるエ
ントリ行アドレス信号と、上記メインメモリ用行アドレ
ス信号とを受け、上記エントリ行アドレス信号と上記メ
インメモリ用行アドレス信号とが一致すればキャッシュ
ヒットを示し、上記メインメモリ用行アドレス信号が上
記エントリ行アドレス信号と一致しなければキャッシュ
ミスを示すキャッシュヒット信号を出力する、キャッシ
ュシステム。 - 【請求項１０】複数行、複数列に配置される複数のメイ
ンメモリセルを有するメインメモリアレイと、メインメ
モリ用行アドレス信号に基づき、上記メインメモリアレ
イの所定の行に配置されるメインメモリセルを選択する
メインメモリ用行デコーダと、メインメモリ用列アドレ
ス信号に基づき、上記メインメモリアレイの所定の列に
配置されるメインメモリセルを選択するメインメモリ用
列デコーダと、複数行、複数列に配置される複数のキャ
ッシュメモリセルを有するキャッシュメモリアレイと、
キャッシュメモリ用行アドレス信号に基づき、上記キャ
ッシュメモリアレイの所定の行に配置されるキャッシュ
メモリセルを選択するキャッシュメモリ用行デコーダ
と、キャッシュメモリ用列アドレス信号に基づき、上記
キャッシュメモリアレイの所定の列に配置されるキャッ
シュメモリセルを選択するキャッシュメモリ用列デコー
ダとを備え、上記キャッシュメモリ用行アドレス信号お
よびキャッシュメモリ用列アドレス信号が、上記メイン
メモリ用列アドレス信号として用いられる半導体記憶装
置のデータ読出方法において、 上記キャッシュメモリ用行アドレス信号および上記キャ
ッシュメモリ用列アドレス信号を上記半導体記憶装置に
与えるステップ、 キャッシュヒットまたはキャッシュミスを示すキャッシ
ュヒット信号を上記半導体記憶装置に与えるステップ、
および 前記キャッシュヒット信号がキャッシュミスを示すとき
にメインメモリ用行アドレス信号のみを上記半導体記憶
装置に与えるステップを備える、データ読出方法。 - 【請求項１１】１チップ上に形成され、多重化された列
アドレス信号および行アドレス信号を受けるアドレス信
号受信手段、行アドレス信号および列アドレス信号に応
答してアクセスされるメインメモリ手段、および列アド
レス信号の少なくとも一部に応答してアクセスされるキ
ャッシュメモリ手段を備えた半導体記憶装置のオペレー
ティング方法であって、 キャッシュヒット／キャッシュミスの判定時に、外部か
ら与えられる列アドレス信号の少なくとも一部に応答し
て前記キャッシュメモリ手段をアクセスするステップ
と、 キャッシュヒット時には、前記キャッシュメモリ手段の
アクセスにより得られたデータを読出し、キャッシュミ
ス時には、前記列アドレス信号を保持し、それから、外
部から与えられる行アドレス信号および前記保持された
列アドレス信号に応答して前記メインメモリ手段をアク
セスする、半導体記憶装置のオペレーティング方法。 - 【請求項１２】キャッシュミス時には、メインメモリ手
段のアクセスにより得られたデータを、キャッシュメモ
リ手段に転送する、請求項11に記載の方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9878290A JP2862948B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体記憶装置 |
| KR1019910005672A KR940008140B1 (ko) | 1990-04-13 | 1991-04-09 | 캐쉬메모리 내장반도체 기억장치 및 그의 데이타독출방법 |
| US08/283,487 US5509132A (en) | 1990-04-13 | 1994-08-01 | Semiconductor memory device having an SRAM as a cache memory integrated on the same chip and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9878290A JP2862948B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03296992A JPH03296992A (ja) | 1991-12-27 |
| JP2862948B2 true JP2862948B2 (ja) | 1999-03-03 |
Family
ID=14228939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9878290A Expired - Fee Related JP2862948B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5509132A (ja) |
| JP (1) | JP2862948B2 (ja) |
| KR (1) | KR940008140B1 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0916470A (ja) | 1995-07-03 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US5812418A (en) * | 1996-10-31 | 1998-09-22 | International Business Machines Corporation | Cache sub-array method and apparatus for use in microprocessor integrated circuits |
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