JP2796590B2 - メモリ装置及びそれを使用したデータ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ装置及びそれを備
えたデータ処理装置に関し、更に詳述すれば、予備回路
を備えることにより部分的な故障を救済可能なメモリ装
置及びそれを備えたデータ処理装置に関する。

【０００２】

【従来の技術】近年、データ処理装置の高性能化，高機
能化に従ってデータ処理装置のメモリも大容量化し、こ
れに伴ってメモリの故障が原因でデータ処理装置が不良
になる確率が増大するという問題があった。特に、デー
タ処理装置の演算処理部，制御部及びメモリ部を単一の
LSI チップに実装するマイクロコンピュータあるいは高
速のキャッシュメモリを演算部と同一のLSI に実装する
キャッシュメモリ内蔵マイクロプロセッサ等のデータ処
理装置では、同一LSI 上に実装されるメモリ容量の増大
に伴ってメモリ部分の歩留りがLSI 全体の歩留りを左右
するため、メモリの歩留りを向上しない限りLSI 全体の
歩留りが向上しないという問題がある。

【０００３】LSIのメモリ部の歩留り低下を防ぐため
に、冗長なメモリ回路を予備回路としてLSI に内蔵し、
ポリシリコンヒューズあるいはレーザによる配線の切断
により故障回路を予備回路に置き換える技術が既に提案
されている。また、不揮発性メモリではポリシリコンヒ
ューズあるいはレーザによる配線の切断は行わずに、不
揮発性ラッチに置き換え情報をセットしておくことによ
り故障回路を予備回路に切り替える技術が例えば特願平
１-1302591号「不揮発性半導体記憶装置」として提案さ
れている。

【０００４】また、上述の不揮発性半導体記憶装置に更
にメモリの故障診断を行う診断回路及び故障部分の予備
回路への置き換えを行う置き換え回路を内蔵し、セルフ
テストモードでチップを動作させて診断を行い、不揮発
性ラッチに置き換え情報をセットすることによりチップ
単体の動作で故障回路の救済を行うメモリ装置も例えば
特願平１-1300348号「不揮発性半導体記憶装置」, 特願
平１-1300349号「不揮発性半導体記憶装置」, 特願平１
-1300350号「不揮発性半導体記憶装置」等として提案さ
れている。

【０００５】マイクロプロセッサの内蔵キャッシュに予
備回路を備え、レーザーによりフューズを切断して故障
回路を救済する方法も既に提案されており、例えば「R.
Allmonn etc.,"System, Process, and Design Implica
tions of a Reduced SupplyVoltage Microprocessor,"
DIGEST OF TECHNICAL PAPERS 1990 IEEE ISSCC, Februa
ry 1990. 」に詳しく記載されている。

【０００６】

【発明が解決しようとする課題】ポリシリコンヒューズ
やあるいはレーザによる配線の切断等の物理的な加工に
より故障回路を予備回路に置き換える場合は、不良と判
断された装置の救済可能性をテストした上で通常の装置
の動作としては行わない物理的な加工処理が必要にな
る。また、不揮発性ラッチに置き換え情報をセットする
ことにより故障回路を予備回路に置き換える場合は、特
願平１-1302591号「不揮発性半導体記憶装置」に示され
ているように不揮発性ラッチをその他の回路と同様に構
成できる場合は付加コストは少ないが、通常の動作では
不揮発性メモリを使用しない装置では故障回路の救済の
みの目的で不揮発性メモリを追加する必要がある。特
に、１つのLSI 上に実装される揮発性メモリ装置あるい
はデータ処理装置の製造に際しては、不揮発性ラッチを
実装するための特別な工程を追加する必要が生じる。

【０００７】また、物理的な加工により故障回路を予備
回路に置き換える従来の方法では、故障診断と故障回路
の予備回路への置き換えとのために通常の動作以外の処
置を外部から行う必要があった。不揮発性ラッチを使用
する場合は、紫外線を照射して不揮発性ラッチに記憶さ
れているデータを書き換える際に故障回路を予備回路に
置き換えるための不揮発性ラッチの置き換え情報も消去
されてしまうため、メモリ内容の消去を行った後には必
ずセルフテストモードに切り替えて診断動作と故障救済
動作とを行う必要がある。このため、故障が全くない装
置と故障回路を予備回路で救済した装置は製造工程また
は利用中になんらかの異なる処置を行う必要があり、両
者を同一に扱うことはできなかった。

【０００８】本発明はこのような事情に鑑みてなされた
ものであり、揮発性メモリをリセットシーケンスにおい
て診断し、故障部分がある場合には回路の電気的接続を
切替えて予備回路に置き替えることを可能としたメモリ
装置及びそれを使用したデータ処理装置の提供を主たる
目的とする。また本発明は、メモリ装置またはそれを使
用したデータ処理装置のメモリ部分の故障を救済して製
造歩留りを向上させることを目的とする。

【０００９】

【課題を解決するための手段】第１，第３発明のメモリ
装置及びデータ処理装置は、リセット信号が入力される
リセット信号入力端子と、クロックが入力されるクロッ
ク入力端子と、第１，第２，第３のメモリからなるメモ
リ部と、第４のメモリと、前記第４のメモリに書込まれ
た情報に従って前記メモリ部の各メモリ間の電気的接続
を切換えることにより前記第１のメモリ又は前記第２の
メモリを前記第３のメモリと置き換える制御部とを有す
るメモリ機構と、前記リセット信号入力端子から前記リ
セット信号が入力された場合に前記クロック入力端子か
ら入力されるクロックに同期して前記メモリ機構の故障
診断を行い、前記第１のメモリに故障があると診断され
た第１の場合は、前記第４のメモリに第１の値を書き込
むことにより前記制御部に前記第１のメモリを前記第３
のメモリに置き換えさせる処理を所定クロック数で行わ
せることにより、前記第２のメモリに故障があると診断
された第２の場合は、前記第４のメモリに第２の値を書
き込むことにより前記制御部に前記第２のメモリを前記
第３のメモリに置き換えさせる処理を前記第１の場合と
同一クロック数で行わせることにより、前記メモリ機構
に故障がないと診断された第３の場合は、前記第４のメ
モリに第３の値を書き込む処理を前記第１及び第２の場
合と同一クロック数で行わせることにより前記メモリ部
の初期化を行う診断回路とを備えたことを特徴とする。

【００１０】また、第２，第４発明のメモリ装置及びデ
ータ処理装置は、バリッドビットとタグフィールドとデ
ータフィールドとから構成されるエントリ複数からなる
メモリ部と、前記メモリ部に接続し前記メモリ部の各エ
ントリに対応するアクセス許可ビットの値を記憶する制
御メモリと、前記アクセス許可ビットが第１の値である
場合は前記バリッドビットと前記タグフィールドとの値
に従って前記データフィールドの値の有効／無効を判断
して有効である場合にはヒットと判定し、無効である場
合にはミスと判定し、前記アクセス許可ビットが第２の
値である場合は前記データフィールドの値に拘わらずミ
スと判定するヒットミス判定部とを有するバッファメモ
リ機構と、前記バッファメモリ機構に接続し、レジスタ
と演算回路とを有し、前記バッファメモリ機構へのデー
タの書き込み，前記バッファメモリ機構からのデータの
読み出し及びデータ間の演算を行う演算機構と前記メモ
リ部の各エントリの故障診断を行い、故障がないと診断
されたエントリに対応するアクセス許可ビットを前記第
１の値とすることにより、ヒット又はミスと判定し、ま
た故障があると診断されたエントリに対応するアクセス
許可ビットを前記第２の値とすることによりデータフィ
ールド値に拘わらずミスと判定し、故障があると診断さ
れたエントリを無効化し、この部分を切り放すことで前
記バッファメモリ機構の故障救済を行う診断回路とを備
えたことを特徴とする。

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【作用】また、第１，第３の発明のメモリ装置及びデー
タ処理装置は、リセット信号入力端子からリセット割り
込みが入力されると、クロック入力端子から入力される
クロック信号に同期して、データバッファの故障診断を
行い、第１のメモリに故障がある場合は第４のメモリの
アクセス有効指定ビットに”０”を、第３のメモリのア
クセス有効指定ビットに”１”をそれぞれ書き込み、更
にメモリアドレス連想記憶に第１のメモリのアドレスを
書き込むことにより第１のメモリを第３のメモリに置き
換え、第２のメモリに故障がある場合は第４のメモリの
アクセス有効指定ビットに”０”を、第３のメモリのア
クセス有効指定ビットに”１”をそれぞれ書き込み、更
にメモリアドレス連想記憶に第２のメモリのアドレスを
書き込むことにより第２のメモリを第３のメモリに置き
換えて故障の救済を行ってデータバッファを初期化し、
第１のメモリにも第２のメモリにも故障がない場合は第
１のメモリと第２のメモリとのアクセス有効指定ビット
に共に”１”を書き込み、第３のメモリのアクセス有効
指定ビットに”０”を書き込んで故障救済を行わなずに
データバッファを初期化し、故障救済の位置と故障救済
の有無によらず常に一定クロック数で故障診断と初期化
とを終了する。

【００１７】

【００１８】

【００１９】また、第２，第４の発明のメモリ装置及び
データ処理装置は、データキャッシュとして使用するメ
モリ部の各エントリの故障診断を行い、故障したエント
リに対応するアクセス有効指定ビットに”０”を、故障
していないエントリに対応するアクセス有効指定ビット
に”１”を書き込むことにより故障したエントリをアク
セス禁止にしてメモリ部内の故障した部分を切り放して
データキャッシュの故障救済を行う。

【００２０】

【００２１】

【００２２】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００２３】(1) 「本発明のデータ処理装置を用いたシ
ステムの構成」 図１は本発明のデータ処理装置100 を用いたシステム構
成の一実施例を示すブロック図である。

【００２４】本実施例では、本発明のデータ処理装置10
0, 命令キャッシュ106, データキャッシュ107, 108及
び主メモリ109 がアドレスバス101, データバス102,
命令バス103, メモリアドレスバス104 及びモリデータ
バス105 で相互に結合されている。

【００２５】アドレスバス101 は本発明のデータ処理装
置100から出力されるアドレスを命令キャッシュ106 と
データキャッシュ107, 108とに入力する。命令バス103
は命令キャッシュ106 から出力される命令コードを本発
明のデータ処理装置100 に転送する。データバス102 は
本発明のデータ処理装置100 から出力されるデータをデ
ータキャッシュ107, 108に転送し、またデータキャッシ
ュ107, 108から出力されるデータを本発明のデータ処理
装置100 に転送する。メモリアドレスバス104は命令キ
ャッシュ106 またはデータキャッシュ107, 108から出力
されるアドレスを主メモリ109 に転送する。メモリデー
タバス105 は主メモリ109 と命令キャッシュ106 または
データキャッシュ107, 108間で命令またはデータを転送
する。

【００２６】命令キャッシュ106, データキャッシュ10
7, 108がミスした場合はそれぞれのキャッシュ106, 107
または108 がメモリアドレスバス104 とメモリデータバ
ス105 とのバス権を調停して主メモリ109 をアクセスす
る。

【００２７】データキャッシュ107, 108は本発明のデー
タ処理装置100 側では64ビットのバスに結合しているた
め、両データキャッシュ107, 108が協調して動作する。
各64ビットデータ単位のデータの内の上位32ビットのデ
ータをデータキャッシュ107が、下位32ビットのデータ
をデータキャッシュ108 がそれぞれ分担して受け持つ。

【００２８】本発明のデータ処理装置100 は初期設定を
変更することにより、図１に示されているような命令バ
スとデータバスとを別々に有するディアルバスモードの
他、８バイトのデータバスまたは４バイトのデータバス
で命令とデータとを共にアクセスする２種類のシングル
バスモードでも外部のメモリをアクセスすることができ
る。

【００２９】以下、本発明のデータ処理装置100 の命令
体系及び処理機構、故障救済機構を備えた内蔵メモリの
詳細について説明する。

【００３０】(2) 「本発明のデータ処理装置の命令」 (2.1) 「命令フォーマット」

【００３１】本発明のデータ処理装置100 の命令は16ビ
ット単位で可変長となっており、奇数バイト長の命令は
ない。

【００３２】本発明のデータ処理装置100 では高頻度に
使用される命令を短いフォーマットとするため、特に工
夫された命令フォーマット体系を有する。たとえば、２
オペランド命令に対しては基本的に「４バイト＋拡張
部」の構成を有し、全てのアドレッシングモードが利用
できる一般形フォーマットと、頻度の高い命令とアドレ
ッシングモードとのみを使用できる短縮形フォーマット
との２つのフォーマットとを有する。

【００３３】図２，図３，図４，図５は本発明のデータ
処理装置100 の命令フォーマットを示す模式図である。
これらの模式図中に現われる記号の意味は以下の通りで
ある。

【００３４】−：オペレーションコードが入る部分 Ea：８ビットの一般形のアドレッシングモードでオペラ
ンドを指定する部分 Sh：６ビットの短縮形のアドレッシングモードでオペラ
ンドを指定する部分 Rn：レジスタファイル上のオペランドをレジスタ番号で
指定する部分

【００３５】フォーマットは、図２に示すように右側が
LSB側で、かつ高いアドレスになっている。アドレスＮ
とアドレスN+１との２バイトを見た後でないと命令フォ
ーマットが判別できないようになっているが、これは命
令が必ず16ビット（ハーフワード）単位でフェッチ及び
デコードされることを前提としたためである。

【００３６】本発明のデータ処理装置100 の命令では、
いずれのフォーマットの場合も、各オペランドのEaまた
はShの拡張部は必ずそのEaまたはShの基本部を含むハー
フワードの直後に置かれる。これは、命令により暗黙に
指定される即値データ及び命令の拡張部に優先する。従
って、４バイト以上の命令では、Eaの拡張部によって命
令のオペレーションコードが分断される場合がある。

【００３７】なお、本発明のデータ処理装置100 の命令
フォーマットについては特開昭64-91253号公報に詳しく
記載されている。

【００３８】(2.2) 「アドレッシングモード」 本発明のデータ処理装置100 の命令のアドレッシングモ
ード指定方法には、レジスタを含めて６ビットで指定す
る短縮形と、８ビットで指定する一般形とがある。

【００３９】未定義のアドレッシングモードを指定した
場合、あるいは意味的に考えて明らかに不合理なアドレ
ッシングモードの組み合わせが指定された場合には、未
定義命令を実行した場合と同様に予約命令例外が発生
し、例外処理が起動される。これに該当するのは、デス
ティネーションが即値モードである場合、アドレス計算
を伴うべきアドレッシングモード指定フィールドで即値
モードが使用された場合などである。

【００４０】本発明のデータ処理装置100 の命令では種
々のアドレッシングモードをサポートする。本発明のデ
ータ処理装置100 でサポートされるアドレッシングモー
ドには、レジスタ直接モード，レジスタ間接モード，レ
ジスタ相対間接モード，即値モード，絶対モード，PC相
対間接モード，スタックポップモード，スタックプッシ
ュモード，多段間接モードがある。

【００４１】レジスタ直接モードは、レジスタの内容を
そのままオペランドとするアドレッシングモードであ
る。

【００４２】レジスタ間接モードは、汎用レジスタの内
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。

【００４３】レジスタ相対間接モードは、ディスプレー
スメント値が16ビットであるか32ビットであるかによ
り、２種類に分かれる。いずれも、汎用レジスタの内容
に16ビットまたは32ビットのディスプレースメント値を
加えた値をアドレスとするメモリの内容をオペランドと
するアドレッシングモードである。なお、ディスプレー
スメント値は符号付きとして扱われる。

【００４４】即値モードは、命令コード中で指定される
ビットパターンをそのまま２進数と見なしてオペランド
とするアドレッシングモードである。フォーマット中の
即値データのサイズはオペランドサイズとして命令中で
指定される。

【００４５】絶対モードは、アドレス値が16ビットで示
されるか32ビットで示されるかにより２種類に分かれ
る。いずれも、命令コード中で指定される16ビットまた
は32ビットのビットパターンをアドレスとしたメモリの
内容をオペランドとするアドレッシングモードである。
16ビットでアドレスが示される場合は指定されたアドレ
ス値が32ビットに符号拡張される。

【００４６】PC相対間接モードは、ディスプレースメン
ト値が16ビットであるか32ビットであるかにより、２種
類に分かれる。いずれも、プログラムカウンタの内容に
16ビットまたは32ビットのディスプレースメント値を加
えた値をアドレスとするメモリの内容をオペランドとす
るアドレッシングモードである。なお、ディスプレース
メント値は符号付きとして扱われる。PC相対間接モード
において参照されるプログラムカウンタの値は、そのオ
ペランドを含む命令の先頭アドレスである。

【００４７】スタックポップモードはスタックポインタ
SPの内容をアドレスとするメモリの内容をオペランドと
するアドレッシングモードである。オペランドアクセス
後、スタックポインタSPをオペランドサイズだけインク
リメントする。例えば、32ビットデータを扱う場合に
は、オペランドアクセス後にSPが+4だけ更新される。
8, 16, 64ビットのサイズのオペランドに対するスタッ
クポップモードの指定も可能であり、それぞれSPが+1,
+2, +8だけ更新される。

【００４８】スタックプッシュモードはスタックポイン
タSPの内容をオペランドサイズだけデクリメントした内
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。スタックプッシュモードで
はオペランドアクセス前にスタックポインタSPがデクリ
メントされる。例えば、32ビットデータを扱う場合に
は、オペランドアクセス前にSPが-4だけ更新される。
8, 16, 64ビットのサイズのオペランドに対するスタッ
クプッシュモードの指定も可能であり、それぞれSPが-
1, -2, -8だけ更新される。

【００４９】多段間接モードは汎用レジスタあるいはプ
ログラムカウンタPCの値をベースアドレスとし、その値
にインデックスレジスタ値やディスプレースメント値を
加算した値をアドレスとするか、あるいはそのアドレス
をもとにメモリ間接アドレッシングをするアドレッシン
グモードである。

【００５０】なお、本発明のデータ処理装置100 の命令
のアドレッシングモードについては本発明の命令フォー
マットと同様に特開昭64-91253号公報に詳しく記載され
ている。

【００５１】(3) 「メモリ空間とコンテキストスイッ
チ」 本発明のデータ処理装置100 はプログラム及びデータを
格納するメモリ空間である論理空間と、各種のレジスタ
及び一部の命令で操作するデータを格納するメモリ空間
である制御空間との２つのメモリ空間をサポートする。

【００５２】論理空間は従来のデータ処理装置において
プログラム及びデータが格納されるメモリ空間と同じで
ある。制御空間には各種のレジスタがバイトアドレスで
マップされているレジスタ領域とデータを格納するため
のデータ領域とがあり、制御空間操作命令でデータを書
き込み、また読み出すことが出来る。制御空間のデータ
領域はコンテキスト操作命令でもアクセス出来る。本発
明のデータ処理装置100 と類似した手法で論理空間と制
御空間とをサポートし、制御空間にコンテキストを保持
する手法については、たとえば特開昭64-91253号公報に
詳しく開示されている。

【００５３】(3.1) 「コンテキストブロックフォーマッ
ト」 図６は本発明のデータ処理装置100 のコンテキストスイ
ッチ命令である LDCTX命令と STCTX命令とで操作される
コンテキストブロックのフォーマットを示す模式図であ
る。なお、コンテキストブロックの先頭アドレスは CTX
BBレジスタに保持される。

【００５４】LDCTX命令と STCTX命令とで操作されるコ
ンテキストブロックのフォーマットは図７に示す CSWレ
ジスタで指定される。 CSWレジスタのFRビット13とRGビ
ット14とが共に”１”である場合は図６に示すコンテキ
ストブロックフォーマットとなる。

【００５５】FRビット13が”０”であり且つRGビット14
が”１”である場合は図６の浮動小数点レジスタ12が L
DCTX命令と STCTX命令とでの操作対象とならない。

【００５６】FRビット13とRGビット14とが共に”０”で
ある場合は図６の浮動小数点レジスタ12, 汎用レジスタ
10, 11が LDCTX命令と STCTX命令とによる操作対象には
ならない。この場合は CSWレジスタと４つのスタックポ
インタSPI, SP0, SP1, SP2,SP3 及びアドレス変換テー
ブルベースを示すUATBレジスタと論理空間IDを示すLSID
レジスタとが操作対象になる。

【００５７】(3.2) 「コンテキスト操作命令」 LDCTX 命令のビットパターンを図８の模式図に示す。

【００５８】LDCTX命令の CTXBADRフィールド16はロー
ドすべきコンテキストブロックの先頭アドレスを８ビッ
トの一般形アドレッシングモードで指定するフィールド
である。Ｘビット15はロードすべきコンテキストブロッ
クが論理空間にあるのか制御空間にあるのかを示すビッ
トである。具体的には、Ｘビット15が”０”であればコ
ンテキストブロックは論理空間にあり、Ｘビット15が”
１”であればコンテキストブロックは制御空間にあるこ
とをそれぞれ示す。 LDCTX命令が実行されるとCTXBADR
フィールド16で指定されるアドレスが CTXBBレジスタに
ロードされ、Ｘビット15で指定される空間の CTXBADRフ
ィールド16で指定されるアドレスにあり、先頭の CSW値
で指定されるフォーマットの操作対象コンテキストブロ
ックが対応するレジスタにロードされる。

【００５９】STCTX命令のビットパターンを図９の模式
図に示す。

【００６０】STCTX命令のＸビット17はコンテキストブ
ロックをストアすべき空間を指定する。具体的には、Ｘ
ビット17が”０”であればコンテキストブロックを論理
空間にストアすることが指定され、Ｘビット17が”１”
であればコンテキストブロックを制御空間にストアする
ことがそれぞれ指定される。ストアすべきメモリアドレ
スは CTXBBレジスタで指定される。 STCTX命令が実行さ
れると、Ｘビット17で指定される空間の CTXBBレジスタ
で指定されるアドレスに CSWレジスタで指定されるフォ
ーマットのコンテキストブロックに含まれるレジスタの
内容が退避される。

【００６１】(4) 「本発明のデータ処理装置の機能ブロ
ック」 図１０は本発明のデータ処理装置100 の機能構成を示す
ブロック図である。

【００６２】本発明のデータ処理装置100 の内部を機能
的に大きく分けると、命令フェッチ部(IFU)111, 命令デ
コード部(DU)117, IROM部(IRU)118, FROM部(FRU)119,
アドレス生成部(AGU)114, PC生成部(PCU)113, 整数演算
部(IU)115, 浮動小数点演算部(FPU)116, オペランドア
クセス部(OAU)112, バスインタフェイス部(BIU)110に分
かれる。なお、バスインタフェイス部110 は外部とアド
レスバス(A00:31), データバス(D00:63),命令バス(I00:
31)を通じて各種制御信号により結合している。

【００６３】命令フェッチ部111 は命令を内蔵命令キャ
ッシュ51あるいは外部のメモリからフェッチする。命令
デコード部117 は命令フェッチ部111 からIIバス726 を
通じて転送された命令をデコードする。IROM部118 はマ
イクロプログラムに従って整数演算の制御を行う。FROM
部119 は整数演算とは独立のマイクロプログラムにより
浮動小数点演算を制御する。PC生成部113 は命令のPC値
を計算する。アドレス生成部114 はオペランドのアドレ
スを計算する。オペランドアクセス部112 は内蔵データ
キャッシュ107, 108あるいは外部のメモリからオペラン
ドフェッチし、また外部のメモリへオペランドをストア
する処理を行う。

【００６４】命令は命令フェッチ部111 から取り込ま
れ、命令デコード部117 でデコードされ、IROM部118 あ
るいはFROM部119 のマイクロプログラム制御により整数
演算部115 あるいは浮動小数点演算部116 で実行され
る。命令のPC値の計算、オペランドのアドレス計算、オ
ペランドのアクセスは整数演算及び浮動小数点演算とは
独立したブロックでハードワイヤード制御により行われ
る。

【００６５】命令及びデータのアドレスはJAバス724 あ
るいはAAバス731 で各部から命令フェッチ部111 及びオ
ペランドアクセス部112 に転送される。各部とオペラン
ドアクセス部112 との間のオペランドの転送はDDバス71
0 により行われる。

【００６６】(4.1) 「バスインタフェイス部」 バスインタフェイス部110 は命令フェッチ部111 あるい
はオペランドアクセス部112 の要求に従って外部のメモ
リをアクセスする。本発明のデータ処理装置100 のメモ
リアクセスはクロック同期のプロトコルで行われる。１
回のメモリアクセスサイクルには最小２クロックサイク
ルが必要である。リードサイクルには命令コードあるい
はデータを１つずつフェッチする標準アクセスと、命令
コードあるいはデータを４回連続フェッチするブロック
アクセスとがある。更に、ブロックアクセスにはアドレ
スを１回出力することにより命令コードあるいはデータ
を４回連続フェッチするバースト転送と、アドレスを４
回出力することにより命令コードあるいはデータを４回
連続フェッチするクワッド転送とがある。ライトサイク
ルはアドレスを１回出力してデータを１回出力する標準
ライトアクセスのみである。

【００６７】なお、本発明のデータ処理装置100 はブロ
ックアクセスでライトアクセスを行うことはない。各メ
モリサイクルの制御及び各種信号の入出力はバスインタ
フェイスでハードワイヤード制御により行われる。

【００６８】バスインタフェイス部110 の構成を図１１
のブロック図に示す。

【００６９】オペランドアクセス部112 及び命令フェッ
チ部111 とアドレスパッド(A-pad)1101とはBAバス721
で結合されている。DADINF 1102, IADINF 1103はそれぞ
れデータあるいは命令のブロック転送時にアドレスをイ
ンクリメントする回路である。

【００７０】データバッド(D-pad)1104 とオペランドア
クセス部112 とはBDバス722 で結合されている。データ
パッド(D-pad)1104 とBDバス722 との間には32ビットシ
ングルバスモードにおいて外部の32ビットデータバスと
64ビットのBDバス722 のバス幅変換を行うバス幅変換回
路(64TO32-32TO64)1105 が介装されている。

【００７１】本発明のデータ処理装置100 では常に最新
の TLBの値をメモリに書き戻すために、BDバス722 には
ページテーブルアクセスを行う際にページテーブルエン
トリの参照状態フラグ及び変更状態フラグを更新した場
合にリードモディファイライトを行うためのページテー
ブルエントリ変更回路(PTERMW)1106が接続されている。

【００７２】命令パッド(I-pad)1107 と命令フェッチ部
111 とはBIバス723 で結合されている。命令パッド(I-p
ad)1107 とBIバス723 との間にはデュアルバスモードに
おいて外部の32ビット命令バスと64ビットのBIバス723
のバス幅変換を行うバス幅変換回路(32TO64)1108が介装
されている。BIバス723 とBDバス722 との間にはシング
ルバスモードにおいて外部のデータバスからBDバス722
へ入力された命令コードをBIバス723 を介して命令フェ
ッチ部111 へ転送するためのインタフェイス回路(D TO
I)1109が介装されている。

【００７３】オペランドアクセス部112 からバスインタ
フェイス部110 へのアクセス要求はデータアクセスと、
TLBがミスした際のアドレス変換テーブルアクセスとの
２種類がある。

【００７４】データリードの際は、オペランドアクセス
部112 からBAバス721 を通じてアドレスバスに出力され
たアドレスに従ってデータバスからデータがフェッチさ
れ、BDバス722 を通じてオペランドアクセス部112 へ転
送される。この際、32ビットバスモードではバス変換回
路(64TO32-32TO64)1105 によりデータバス上の32ビット
データがBDバス722 の上位32ビットと下位32ビットとの
両方に出力される。データキャッシュがミスしてブロッ
クアクセスでデータをフェッチする際は、オペランドア
クセス部112からは１つのアドレスが出力され、残り３
つのアドレスはDADINF回路1102で下位ビットをラップア
ラウンドして出力する。

【００７５】データライトの際は、オペランドアクセス
部112 からBAバス721 を通じてアドレスバスにアドレス
が出力され、BDバス722 を通じてデータバスにデータが
出力される。この際、32ビットバスモードではバス変換
回路(64TO32-32TO64)1105 によりBDバス722 の上位32ビ
ットまたは下位32ビットの内の指定された方のデータが
データバスに出力される。

【００７６】データアドレスの変換のためのアドレス変
換テーブルアクセスの際は、データバスを通じてアドレ
ス変換テーブルがアクセスされる。アドレス変換テーブ
ルエントリの読み込みの場合、オペランドアクセス部11
2 からBAバス721 を通じてアドレスバスに出力されたア
ドレスに従ってデータバスからテーブルのエントリがフ
ェッチされ、BDバス722 を通じてオペランドアクセス部
112 へ転送される。ページテーブルエントリのリードモ
ディファイライトの場合、オペランドアクセス部112 か
らBAバス721 を通じてアドレスバスに出力されたアドレ
スに従ってデータバスからテーブルのエントリがフェッ
チされ、BDバス722 を通じてオペランドアクセス部112
へ転送されると同時にページテーブルエントリのコピー
がPTERMW回路1106に保持され、PTERMW回路1106内でペー
ジテーブルエントリの変更が行われる。従って、ページ
テーブルエントリを書き戻す場合は、オペランドアクセ
ス部112 からBAバス721 を通じてアドレスバスにアドレ
スが出力され、PTERMW回路1106からBDバス722 を通じて
外部のデータバスにページテーブルエントリが出力され
る。

【００７７】命令フェッチ部111 からバスインタフェイ
ス部110 へのアクセス要求は、命令フェッチと TLBがミ
スした際のアドレス変換テーブルアクセスとの２種類が
ある。

【００７８】デュアルバスモードでの命令フェッチの場
合、命令フェッチ部111 からBAバス721 を通じてアドレ
スバスに出力されたアドレスに従って命令バスから命令
コードがフェッチされ、BIバス723 を通じて命令フェッ
チ部111 へ転送される。この際、32ビットの命令コード
はバス幅変換回路(32TO64)1108を通じてBIバス723 の上
位32ビットと下位32ビットとの両方に出力される。

【００７９】シングルバスモードでの命令フェッチの場
合、命令フェッチ部111 からBAバス721 を通じてアドレ
スバスに出力されたアドレスに従ってデータバスから命
令コードがフェッチされ、BDバス722, D TOＩ回路110
9, BIバス723 を通じて命令フェッチ部111 へ転送され
る。

【００８０】32ビットシングルバスモードにおいては、
データバスから入力された32ビットの命令コードがバス
幅変換回路(64TO32-32TO64)1105 を通じてBDバス722 の
上位32ビットと下位32ビットとの両方に出力される。命
令キャッシュ106 がミスしてブロックアクセスで命令コ
ードをフェッチする場合は、命令フェッチ部111 からは
１つのアドレスが出力され、残り３つのアドレスはIADI
NF回路1103で下位ビットをラップアラウンドして出力す
る。

【００８１】命令アドレスの変換のためのアドレス変換
テーブルアクセスの際は、デュアルバスモードあるいは
シングルバスモードのいずれの場合もデータバスを通じ
てアドレス変換テーブルがアクセスされる。

【００８２】アドレス変換テーブルエントリの読み込み
の場合、命令フェッチ部111 からBAバス721 を通じてア
ドレスバスに出力されたアドレスに従ってデータバスか
らテーブルのエントリがフェッチされ、BDバス722, D
TOＩ回路1109, BIバス723 を通じて命令フェッチ部111
へ転送される。

【００８３】ページテーブルエントリのリードモディフ
ァイライトの場合、命令フェッチ部111 からBAバス721
を通じてアドレスバスに出力されたアドレスに従ってデ
ータバスからテーブルのエントリがフェッチされ、BDバ
ス722, D TOＩ回路1109、BIバス723 を通じて命令フェ
ッチ部111 へ転送されると同時にページテーブルエント
リのコピーがPTERMW回路1106に保持され、PTERMW回路11
06内でページテーブルエントリの変更が行われる。従っ
て、ページテーブルエントリを書き戻す場合は、命令フ
ェッチ部111 からBAバス721 を通じてアドレスバスにア
ドレスが出力され、PTERMW回路1106からBDバス722 を通
じて外部のデータバスにページテーブルエントリが出力
される。

【００８４】バスインタフェイス部110 はメモリアクセ
スの他、外部割り込みの受け付け及びバスアービトレイ
ションの制御も行う。

【００８５】本発明のデータ処理装置100 以外の外部デ
バイスがバスマスタになっていて本発明のデータ処理装
置100 がバススヌープ動作中である場合は、外部デバイ
スがデータライトを実行した際のアドレスバス上に出力
されたアドレスが取り込まれてBAバス721 を通じて命令
フェッチ部111 とオペランドアクセス部112 とに転送さ
れる。バススヌープ動作でのアドレスのとり込み動作
は、データライトサイクルに DS#信号がアサートされた
場合 (クロック非同期、エッジセンス) と、 MREQ#信号
がアサート中に MS#信号がアサートされた場合 (クロッ
ク同期、レベルセンス) とに行われる。

【００８６】(4.2) 「命令フェッチ部」 命令フェッチ部111 の構成を図１２のブロック図に示
す。

【００８７】命令フェッチ部111 には命令アドレスのア
ドレス変換機構(DAT機構)1111, ８KBの内蔵命令キャッ
シュ51, 64エントリの命令用TLB 1112, 二つの32バイト
の命令キュー1113, 1114とそれらの制御部がある。次に
フェッチすべき命令の論理アドレスがTLB 1112により物
理アドレスに変換され、内蔵命令キャッシュ51から命令
コードがフェッチされて命令キュー1113, 1114を介して
命令デコード部117 へ転送される。

【００８８】バスインタフェイス部110 と内蔵命令キャ
ッシュ51とは32ビットのアドレスバス (BAバス721)と64
ビットの命令バス (BIバス723)とで結合されており、内
蔵命令キャッシュ51と命令キュー1113, 1114とは 128ビ
ットの ICOUTバス734 で結合されている。バスインタフ
ェイス部110 から出力された命令は内蔵命令キャッシュ
51へ転送される他、内蔵命令キャッシュ51をバイパスし
て２つの命令キュー1113, 1114のいずれか、更には命令
キュー1113, 1114もバイパスして直接命令デコード部11
7 へ転送される場合もある。

【００８９】命令TLB 1112は動作バスモードに拘わらず
常に16entry×４way の構成をとる。命令TLB 1112はJA
バス724 または非ジャンプアドレスバス725 から論理AD
DR1115を経由して転送された論理アドレス (変換前アド
レス) の下位に従ってTLB アドレスタグと物理アドレス
を出力する。TLB アドレスタグと論理アドレスの上位と
が一致すればTLB 1112はヒットしたことになり、出力さ
れた物理アドレスが有効である。TLB アドレスタグと論
理アドレスの上位とが一致しなければTLB 1112はミスし
たことになり、出力された物理アドレスは無効である。
TLB1112がミスした場合はDAT 機構1111によりページン
グを行ってアドレス変換を行い、TLB 1112のエントリを
更新する。

【００９０】内蔵命令キャッシュ51は命令バスから命令
コードをフェッチする場合とデータバスを32ビット幅で
動作させて命令コードをフェッチする場合とは16byte×
128entry×４way の構成で動作し、データバスを64ビッ
ト幅で動作させて命令コードをフェッチする場合は32by
te×128entry×２way の構成で動作する。

【００９１】内蔵命令キャッシュ51はJAバス724 または
非ジャンプアドレスバス725 から論理ADDR1115を経由し
て転送された論理アドレス (変換前アドレス) に従って
キャッシュアドレスタグと命令コードとを出力する。キ
ャッシュアドレスタグはTLB1112から出力された物理ア
ドレスと比較され、TLB 1112がヒットでTLB 1112から出
力された物理アドレスが有効でかつアドレスタグと同じ
値ならば内蔵命令キャッシュ51はヒットとなり、 ICOUT
バス734 を経由して命令コードが命令キュー1113, 1114
あるいは命令デコード部117 へ転送される。TLB 1112が
ミスした場合またはTLB 1112から出力された物理アドレ
スとキャッシュアドレスタグとが不一致の場合は命令キ
ャッシュミスとなる。TLB 1112がヒットで内蔵命令キャ
ッシュ51がミスした場合はバスインタフェイス部110 へ
物理アドレスが出力され、外部のメモリをブロックアク
セスすることにより命令コードがフェッチされ、内蔵命
令キャッシュ51のエントリが更新される。TLB 1112もキ
ャッシュもミスの場合には、キャッシュのエントリは更
新せず、TLB 1112のエントリを更新した後に再びキャッ
シュをアクセスする。

【００９２】DAT機構1111にはLSID, SATB, UATB, IOADD
R, IOMASKのコピーがあり、命令用TLB 1112がミスした
場合のページングによるアドレス変換, メモリアクセス
例外あるいはページ不在例外のチェック, 命令用TLB 11
12の更新を行い、更に外部のメモリへの命令アクセスの
物理アドレスがI/O 領域に入るか否かのチェックも行
う。

【００９３】２つの命令キュー1113, 1114のうち１つは
条件分岐命令に連続する命令コードをプリフェッチして
キューイングし、もう１つは条件分岐命令の分岐先の命
令コードをプリフェッチしてキューイングする。２つの
命令キュー1113, 1114が共に命令をフェッチした状態で
更に条件分岐命令をデコードした場合の分岐先アドレス
は分岐先アドレスレジスタ(Bcc ADDR)1116に保持され、
先行する条件分岐命令が実行されていずれかの命令キュ
ー1113又は1114がクリアされた後にこのアドレスから新
たに命令がフェッチされる。

【００９４】ジャンプ先以外の命令の論理アドレスは各
命令キュー1113, 1114の専用カウンタで計算される。ジ
ャンプが発生した場合には、新たな命令の論理アドレス
がアドレス生成部114, PC生成部113 あるいは整数演算
部115 からJAバス724 により各命令キュー1113, 1114の
カウンタにロードされる。

【００９５】また、本発明のデータ処理装置100 がバス
スヌープ動作中はバスインタフェイス部110 が外部のア
ドレスバス101 上のアドレスをモニタし、図１２に示す
物理アドレスバス (BAバス)721で内蔵命令キャッシュ51
へ転送する。バスインタフェイス部110 は本発明のデー
タ処理装置100 自身がライト動作を行ったメモリのアド
レスも内蔵命令キャッシュ51に転送する。

【００９６】(4.3) 「命令デコード部」 本発明のデータ処理装置の命令は図１３の模式図に示す
ように２バイト単位の可変長命令であり、基本的には
「２バイトの命令基本部＋０〜４バイトのアドレッシン
グ修飾部」を１〜３回反復することにより命令が構成さ
れている。また、浮動小数点命令で倍精度数の即値が指
定された場合にのみ、８バイトのアドレッシング修飾部
が用いられる。

【００９７】命令基本部にはオペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
ドレッシングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング修飾部に代えて「２バイトの
多段間接モード指定部＋０〜４バイトのアドレッシング
修飾部」が必要なだけ拡張される。また、命令により２
または４バイトの命令固有の拡張部が最後に付く場合も
ある。

【００９８】本発明のデータ処理装置100 では上述した
可変長フォーマットの命令を効率よく処理するために、
命令デコード段階で１つの命令を１つまたは複数の処理
単位(ステップコード) に分解する。基本的には「２バ
イトの命令基本部＋０〜４バイトのアドレッシング修飾
部」または「多段間接モード指定部＋アドレッシング修
飾部」のデコード結果が１つのステップコードになり、
命令デコーダは１クロックに１つのステップコードを出
力する。しかし、第１オペランドにアドレッシング修飾
部がない命令あるいは先頭の命令基本部にオペランド指
定子がない命令では１クロックに２つの命令基本部 (32
ビット長) をデコードする。

【００９９】また、本発明のデータ処理装置100 では一
部のレジスタ間演算命令は先行する命令と並列にデコー
ドされ、２命令を同時にデコードすることもできる。

【０１００】本発明のデータ処理装置100 の命令デコー
ド部117 の構成を図１４のブロック図に示す。

【０１０１】命令デコード部117 は命令デコードステー
ジ (Ｄステージ)32 とＤステージ32に引き続くオペラン
ドのアドレス生成ステージ (Ａステージ)33 との２つの
パイプラインステージで動作する。

【０１０２】Ｄステージ32で動作する命令デコードブロ
ックは、分岐予測部1171, メインデコーダ1172, 第１サ
ブデコーダ1173, 第２サブデコーダ1174, アドレッシン
グモードデコーダ1175及び拡張データ処理部1176であ
る。また、Ａステージで動作する命令デコードブロック
はＡステージデコーダ1177及びサブコード転送部1178で
ある。

【０１０３】分岐予測部1171は１ビット×１Ｋエントリ
の条件分岐命令の分岐履歴を保持しており、条件分岐命
令の直前にデコードした命令のPC値の下位アドレスに従
って分岐予測ビットを出力する。

【０１０４】メインデコーダ1172は最大４バイトの命令
基本部と１ビットの分岐予測ビットとをデコードする。
メインデコーダ1172の出力 (Ｄコード) はＡステージデ
コーダ1177へ転送される。

【０１０５】第１サブデコーダ1173及び第２サブデコー
ダ1174はメインデコーダ1172でデコードされる命令に引
き続く16ビットのレジスタ間演算命令をデコードする。
第１サブデコーダ1173はメインデコーダ1172でデコード
される命令の命令長を16ビットと仮定してIIバス726 の
３バイト目と４バイト目とをデコードする。第２サブデ
コーダ1174はメインデコーダ1172でデコードされる命令
の命令長を32ビットと仮定してIIバス726 の５バイト目
と６バイト目とをデコードする。メインデコーダ1172で
デコードされた命令と両サブデコーダ1173, 1174とでデ
コードされた命令が並列デコード条件を満足する場合、
２つのサブデコーダ1173, 1174の出力の内のいずれか１
つががサブデコード転送部1178に転送される。

【０１０６】アドレッシングモードデコーダ1175は８ビ
ットのオペランド指定あるいは多段間接モードで指定さ
れる命令のアドレッシングモードフィールド部をデコー
ドしてアドレス生成部114 を制御するＡコードを出力す
る。

【０１０７】拡張データ処理部1176はディスプレースメ
ントあるいは即値などのアドレッシング修飾部を命令コ
ードから取り出し、DISPバス727 を通じてアドレス生成
部114 あるいはPC生成部113 に転送する。拡張データ処
理部1176は一度に最大４バイトのデータしか扱えないた
め、８バイトの即値は２回に分けて転送する。

【０１０８】Ａステージデコーダ1177はメインデコーダ
1172から出力される命令の中間デコード結果であるＤコ
ードを詳細にデコードし、マイクロプログラムのエント
リ番地及びパラメータをFROM部119 とIROM部118 とに出
力する。FROM部119 には浮動小数点演算命令のデコード
結果 (FRコード) のみが転送され、IROM部118 には浮動
小数点命令を含む全命令のデコード結果が転送される。
また、Ａステージデコーダ1177にはプライオリティエン
コーダが備えられており、LDM, STM等のレジスタリスト
に従って複数のオペランドをレジスタとメモリとの間で
転送する命令を複数の１度に８バイト以下のデータを転
送するメモリ−レジスタ間転送命令に分解する。

【０１０９】サブコード転送部1178はサブデコーダ117
3, 1174から出力されたデコード結果をＡステージデコ
ーダ1177でデコードされる命令と同期させてIROM部118
に転送する。

【０１１０】また、Ａステージデコーダ1177とサブコー
ド転送部1178からはオペランドを書き込むレジスタの番
号がアドレス生成部114 のスコアボードレジスタへ転送
され、パイプラインインターロック機構により書き込み
が終了していないレジスタ値あるいはメモリ値を後続命
令がオペランドアドレス計算に使用してＲＡＷデータハ
ザード(Read-after-write data hazard)を起こさないよ
うに制御する。

【０１１１】(4.4) 「PC生成部」 PC生成部113 の構成を図１５のブロック図に示す。

【０１１２】PC 生成部113 は命令デコードステージ32
での先行ジャンプ先アドレスを計算する分岐先アドレス
計算部1131, デコードした命令のPC値を計算するPC計算
部1132, パイプライン中で処理される命令の流れに同期
してPC値を転送するPC転送部1134, サブルーチンからの
プリリターン先アドレスを管理するPCスタック1135から
なる。

【０１１３】分岐先アドレス計算部1131は命令デコード
ステージ32でPC相対ジャンプまたは絶対アドレスジャン
プが発生した場合にジャンプ先命令のアドレスを計算す
る。この分岐先アドレス計算部1131にはIIバス726 とPI
バス741 とに結合した４つの加算器901, 902, 903, 904
があり、IIバス726の分岐変位フィールドとなり得る４
種類のフィールド(8:15, 24:30, 16:30, 16:46の各ビッ
ト) とPIバス741 から転送されたデコード開始命令アド
レスとを命令デコードと平行して加算する。

【０１１４】デコードした命令がPC相対ジャンプを行う
命令(BRA, BSR,分岐すると予測したBcc, JMP @(disp, P
C), JSR @(disp, PC))あるいは絶対アドレスジャンプを
行う命令(JMP @abs, JSR @abs)である場合、分岐先アド
レス計算部1131は４つの加算器901, 902, 903, 904の加
算結果とIIバス726 から転送された絶対アドレスとなり
得る３つのフィールド(24:30, 16:30, 16:46の各ビッ
ト) の符号拡張結果との中から正しいジャンプ先アドレ
ス１つを選択してJAバス724 に出力する。また、命令デ
コードと同時に行った４つのジャンプ先アドレス以外に
ブランチする一部の分岐命令(ACB, SCB,分岐すると予測
したFBcc) に対しては、分岐先アドレス計算部1131は命
令デコード後にいずれか１つの加算器901, 902, 903 又
は904 で新たにDISPバス727 から転送される分岐変位と
PC値とを加算してジャンプ先アドレスを求め、JAバス72
4 に出力する。

【０１１５】PCスタック1135はサブルーチンジャンプ命
令(BSR, JSR)からのリターン先アドレスのコピーを16エ
ントリのスタックに保持しており、サブルーチンリター
ン命令(RTS, EXITD)がデコードされた場合にリターン先
アドレスをJAバス724 に出力する。PCスタック1135では
サブルーチンジャンプ命令が実行されると、リターン先
アドレスがS1バス701 から転送されプッシュされる。タ
スクスイッチによりスタックが切り替えられたり、ある
いは16レベル以上のサブルーチンのネスティングなどが
発生するとPCスタック1135からJAバス724 に出力される
リターン先アドレスは正しいリターン先アドレスではな
くなる。このためサブルーチンリターン命令がパイプラ
インの命令実行ステージ35に到達した時点で正しいリタ
ーン先アドレスとJAバス724 にPCスタック1135から読み
出したプリリターンアドレスを再びS1バス701 へ読み出
して比較する。

【０１１６】PC計算部1132はPC加算器905 と作業用レジ
スタ(TPC, ATPC, DPC)906 とからなり、命令デコード部
117 でデコードする命令のPC値を計算する。PC値の計算
は１サイクル前にデコードした命令のアドレスに命令デ
コード部117 で消費した命令コード長を加算することに
より行われる。ジャンプ命令あるいはEIT(例外、割り込
み、トラップ) により命令実行のシーケンスが変更され
た場合は、JAバス724からジャンプ先命令のアドレスが
転送されて来る。PC計算部1132の計算結果は命令のデコ
ード結果と共にパイプラインの流れに同期してPC転送部
1134へ出力される他、PC相対アドレス計算のためIXバス
728 からアドレス生成部114 に転送され、また命令アド
レスの計算のためP1バス741 から分岐先アドレス計算部
1131に転送される。

【０１１７】PC転送部1134には、本発明のデータ処理装
置100 の各パイプラインステージに対応する多数のPC保
持用レジスタがある。PC計算部1132で計算された命令の
先頭アドレスであるPC値は本発明のデータ処理装置100
の各パイプラインステージで処理されるステップコード
と共にPC転送部1134のレジスタ中を転送される。PC転送
部1134ではデバッグサポートのための命令アドレスブレ
イクあるいはトレース動作の起動のために、転送される
PC値と命令ブレイクポイントアドレス(IBA0, IBA1)の値
あるいはトリガ開始命令アドレス(TGIA)の値との比較動
作も行う。

【０１１８】(4.5) 「アドレス生成部」 アドレス生成部114 は、命令デコード部117 のアドレッ
シングモードデコーダ1175から出力されたオペランドの
アドレス生成に関係する制御情報によりハードワイヤー
ド制御され、オペランドのアドレスを計算する。また、
命令デコード部117 では先行ジャンプを行わないレジス
タ間接アドレッシングあるいはメモリ間接アドレッシン
グのジャンプ命令による先行ジャンプ処理、更には分岐
しないと予測した条件ジャンプ命令の分岐先アドレスの
計算及びサブルーチンジャンプ命令の戻り先アドレスの
計算も行う。

【０１１９】図１６は本発明のデータ処理装置100 のア
ドレス生成部114 の構成を示すブロック図である。

【０１２０】アドレス生成部114 はスタックポップアド
レッシング（@SP+) とスタックプッシュアドレッシング
(@-SP)とが連続して発生してもパイプラインインターロ
ックの発生なしに命令を処理するためのオペランドアド
レス生成部専用スタックポインタ(ASP)911と、オペラン
ドアクセス段階で更新したSPの値を命令の流れに同期し
てパイプライン中で転送するレジスタ群 (SP転送部)912
とからなるSP先行更新部1141と、@SP+あるいは@-SP以外
のアドレッシングモードに従って３入力加算器923 でオ
ペランドのアドレス計算を行うアドレス計算部1142とが
ある。

【０１２１】なお、図１０では図１６中でAGU 内と記さ
れている部分がアドレス生成部114に、IU内と記されて
いる部分が整数演算部115 にある。

【０１２２】アドレッシングモードで指定されたディス
プレースメント値は命令デコード部117 からDISPバス72
7 によりアドレス計算部1142に転送されてDISPレジスタ
921に保持される。サブルーチンジャンプ命令の戻り先
番地あるいは分岐すると予測した条件分岐命令の非分岐
側命令アドレスの計算のためにDISPレジスタ921 には命
令デコード部117 から転送された命令コード長 (補正
値) を入力することも出来る。

【０１２３】スケールドインデックスアドレッシングに
対しては整数演算部115 のレジスタからIXバス728 で転
送された値が INDEXレジスタ922 に入力されれ保持され
る。INDEXレジスタ922 では入力された値の1, 2, 4, 8
倍を３入力加算器923 へ出力することが出来る。

【０１２４】多段間接アドレッシングにより前段のアド
レッシングモードまでのアドレス計算結果を次の多段間
接モードのベースアドレスとする場合は３入力加算器92
3 の出力がAOレジスタ924 からBASEレジスタ925 へ転送
される。

【０１２５】レジスタ相対モード, PC相対モード, レジ
スタベース多段間接モード及びPCベース多段間接モード
では、ベースアドレスとして指定された汎用レジスタあ
るいはPCの値がIXバス728 からBASEレジスタ925 にロー
ドされる。また、メモリ間接アドレッシングでは３入力
加算器923 でのアドレス計算結果がAOレジスタ924 から
AAバス731 へ出力されることにより、オペランドアクセ
ス部112 からDDバス710 を通じてBASE ADDR 913 にアド
レスがフェッチされ、AGバス733 を経由してAOレジスタ
924 に目的アドレスがフェッチされる。DISPレジスタ92
1, INDEXレジスタ922, BASE レジスタ925 にそれぞれ保
持された３つの値は３入力加算器923 で加算されてAOレ
ジスタ924 に出力される。

【０１２６】アドレス計算の結果はAOレジスタ924 から
AAバス731 に出力されオペランドをアクセスするための
アドレスとして使用される。また、AOレジスタ924 から
出力されたオペランドアドレス自体はOA転送部926 へ渡
され、パイプライン中の命令の流れに同期してOA転送部
26で管理される。４バイト以下の即値も命令デコード部
117 からDISPレジスタ921, ３入力加算器923, AOレジ
スタ924 を順に経由してOA転送部926 へ入力され、オペ
ランドアドレスと同様にパイプライン中の命令の流れに
同期してOA転送部926 で管理される。

【０１２７】浮動小数点演算命令で64ビットの即値が用
いられた場合、その上位32ビットはAOレジスタ924 から
Imm転送部914 へ入力されてOA転送部926 の下位32ビッ
トとペアにして管理される。

【０１２８】PC相対アドレッシングと絶対アドレッシン
グ以外のジャンプ命令のジャンプ先アドレスの計算結果
はAOバス733 からJAバス724 に出力され、パイプライン
の第３ステージであるアドレス生成段階での先行ジャン
プに使用される。また、分岐しないと予測した条件分岐
命令の分岐先アドレスや分岐すると予測した条件分岐命
令の非分岐先アドレスの計算結果はAOバス733 からJAバ
ス724 に出力され、分岐予測が間違っていた場合のバッ
クアップ用命令キューの命令プリフェッチ先アドレスと
して使用される。

【０１２９】SP先行更新部は@SP+と@-SPとの両アドレッ
シングモードに対して専用の作業用スタックポインタで
あるASP911でSP値の更新を行い、更新したSP値をパイプ
ライン中の命令の流れに同期してSP転送部912 内で管理
する。従って、ASP911は1, 2, 4, 8のインクリメントと
ディクリメント機能を有する。@SP+アドレッシングモー
ドにおいてはASP911の値をIXバス728, BASEレジスタ92
5,、３入力加算器923,AOレジスタ924 を順に経由してAA
バス731 に出力してオペランドをアクセスする。また、
アドレス計算部1142がSPの値を参照する際にはIXバス72
8 を経由してASP911の値を参照する。

【０１３０】

【０１３１】従って、本発明のデータ処理装置100 では
@SP+あるいは@-SPアドレッシングモードにおいてSP値を
更新する命令に引き続く命令はパイプラインストールな
しにSP値を用いたアドレス計算を行うことができる。命
令実行段階でSPに書き込みが行われた場合、同時にD1バ
ス711 またはD3バス713 から更新する値がASP911とSP転
送部912 との命令実行段階作業用スタックポインタ(CS
P) に書き込まれる。命令実行段階でジャンプが発生し
てパイプラインがクリアされた場合にはCSP の値がASP9
11へ転送される。

【０１３２】(4.6) 「オペランドアクセス部」 オペランドアクセス部112 の構成を図１７のブロック構
成図に示す。

【０１３３】オペランドアクセス部112 はオペランドア
ドレスのアドレス変換機構(DAT機構)1121, 8KBのデータ
バッファ52, 64エントリのデータ用TLB1122, 2エントリ
のオペランドプリフェッチキュー(SD, SDA)1123, 1124,
3エントリのストアバッファ(WBDATA, WBPA)1125, 112
6, 整数演算部115 とのインタフェイス回路(AA, DDR,DD
W)1127, 1128, 1129, オペランドブレイクチェック回路
(OBA)1130 等にて構成されている。

【０１３４】なお、AAレジスタ1127は整数演算部115 が
アドレスを出力するためのレジスタである。 DDRレジス
タ1128は整数演算部115 へリードデータを転送するため
のレジスタである。 DDW1129は整数演算部115 がライト
データを出力するためのレジスタである。BaseADDRレジ
スタ913 はオペランドアドレス生成部114 へメモリ間接
アドレスを転送するためのレジスタである。

【０１３５】データ用TLB(DTLB)1122 の構成は 16entry
×４way である。

【０１３６】DAT機構1121にはLSID, SATB, UATB, IOADD
R, IOMASKの各レジスタがあり、データ用TLB1122 がミ
スした場合のページングによるアドレス変換, メモリア
クセス関連EIT のチェック及びデータ用TLB1122 の更新
を行う。また、メモリアクセスがI/O 領域に入るか否か
のチェックも行う。

【０１３７】データバッファ52はモード切り替えによ
り、32byte×64entry ×４way の内蔵データキャッシュ
として、又は８KBのコンテキスト退避用メモリの内のい
ずれか１つとして動作する。

【０１３８】データのリード動作では、オペランドアド
レス生成部114 あるいは整数演算部115 のアドレスレジ
スタであるAA部から出力されたリードすべきデータの論
理アドレスをTLB1122 で物理アドレスに変換し、データ
キャッシュからDDバス710 を通じてデータをフェッチし
てBaseADDRレジスタ913 あるいはSDレジスタ1123,DDRレ
ジスタ1128へ転送する。SDレジスタ1123へデータをフェ
ッチする場合はストアオペランドとのオーバーラップチ
ェックのためにフェッチデータの８バイト境界ごとの物
理アドレスを SDAレジスタ1124に転送して保持する。

【０１３９】データキャッシュはAAバス731 から転送さ
れた論理アドレス (変換前アドレス) の下位11ビット
(物理アドレスの下位11ビットと同じ) に従ってキャッ
シュアドレスタグとデータを出力する。キャッシュアド
レスタグはTLB1122 から出力された物理アドレスと比較
され、TLB1122 がヒットでTLB1122 から出力された物理
アドレスが有効でありかつ両者が同じ値ならばデータキ
ャッシュはヒットとなる。TLB1122 がミスした場合また
はTLB1122 から出力された物理アドレスとキャッシュア
ドレスタグとが不一致ならばデータキャッシュミスとな
る。

【０１４０】TLB1122 がヒットでデータキャッシュがミ
スした場合はバスインタフェイス部110 へ物理アドレス
を出力し、外部のメモリをブロックアクセスしてデータ
をフェッチし、データキャッシュのエントリを更新す
る。

【０１４１】８バイトデータバスモードでは32バイトの
データを１回のブロックリードでフェッチしてキャッシ
ュに登録する。４バイトデータバスモードでは16バイト
のブロックリードを２回行って32バイトのデータをフェ
ッチし、キャッシュに登録する。ブロックリードはオペ
ランドとして必要なデータからアドレスを昇順にラップ
アラウンドして行われ、オペランドとして必要なデータ
はデータキャッシュへの登録と平行してBaseADDRレジス
タ913,SDレジスタ1123または DDRレジスタ1128に転送す
る。

【０１４２】TLB1122 もキャッシュもミスの場合、キャ
ッシュのエントリは更新せず、TLB1122 のエントリを更
新した後再びキャッシュをアクセスする。

【０１４３】データのストア動作ではAAレジスタ1127か
ら出力されたストアすべきデータの論理アドレスをTLB1
122 で物理アドレスに変換し、物理アドレスをストアバ
ッファアドレス部(WBPA)1126を介してバスインタフェイ
ス部110 に転送し、DDW1129から出力されたデータをDD
バス710, ストアバッファデータ部(WBD)1125 を介して
バスインタフェイス部110 に転送する。

【０１４４】TLB1122 がミスした場合は DAT機構1121を
動作させてデータ用TLB1122 のエントリを更新した後、
再びTLB1122 をアクセスする。TLB1122 がヒットした場
合、DDW1129 からストアバッファへの転送時にSD1123あ
るいはデータキャッシュにストアデータとオーバーラッ
プするデータが保持されている場合にはその内容を書き
換える。

【０１４５】SD1123のオーバーラップチェックはSDA112
4 で、データキャッシュのオーバーラップチェックはキ
ャッシュ内のタグで、両方とも物理アドレスをもとに行
われる。なお、データキャッシュはライトスルー方式で
あり、ライト動作でミスした(オーバーラップがない)
ときキャッシュの内容は変化しない。

【０１４６】TLB1122がミスした場合、 DAT機構1121が
物理アドレスを出力してセクションテーブルエントリあ
るいはページテーブルエントリをアクセスしてアドレス
変換を行う。 TLB1122ではデータライトアクセスのヒッ
トにより各エントリのＭフラグ (変更状態) が変更され
た際にメモリ中のＭフラグも即座に変更する。

【０１４７】ストアバッファからバスインタフェイスへ
のアドレスとデータの転送中もデータキャッシュはオペ
ランドアクセス部112 その他のリードアクセスあるいは
ライトアクセスを受け付ける。従って、ストアバッファ
に未処理のデータが存在してもTLB1122 とキャッシュと
がヒットする限りオペランドアクセス部112 は後続の処
理を続けることができる。

【０１４８】オペランドのリードやライト、メモリ間接
アドレッシングのためのリード, TLB ミスによるリード
あるいはライトは全てI/O 領域に入るか否かのチェック
が行われる。 I/O領域に対するメモリ間接アクセスはア
ドレス変換例外となる。また、 I/O領域からのオペラン
ドプリフェッチはパイプライン中の先行命令の実行が全
て完了するまで抑止される。また、 TLB1122あるいはキ
ャッシュがミスした場合は、条件分岐命令(Bcc, ACB, S
CB) に引き続く命令のオペランドプリフェッチのための
メモリアクセスも先行する条件分岐命令の実行が完了す
るまで抑止される。

【０１４９】本発明のデータ処理装置100 がバススヌー
プ動作中はバスインタフェイス部110 から無効化すべき
データの物理アドレスがオペランドアクセス部112 へ転
送される。データキャッシュはこのアドレスがヒットす
る32バイトブロックのデータをすべて無効化する。

【０１５０】(4.7) 「IROM部」 IROM部118 には、整数演算部115 の制御を行う種々のマ
イクロプログラムルーチンが格納されているマイクロRO
M(IROM),マイクロシーケンサ及びマイクロ命令デコーダ
が含まれる。IROM部118 では、命令デコード部117 から
出力されたＲコードとサブＲコードに従ってマイクロプ
ログラムにより整数演算部115 の動作を制御する。マイ
クロシーケンサは命令実行に関するマイクロプログラム
実行のためのシーケンス処理の他に、例外, 割込及びト
ラップ(EIT) の受付けと、各EIT に対応するマイクロプ
ログラムのシーケンス処理も行う。

【０１５１】図１８のブロック図にIROM部118 の構成を
示す。

【０１５２】Ｒコードの入力ラッチ1181はマイクロエン
トリ番地(RADDR0:1)とパラメータ(RPARM0:1)とで構成さ
れ、２エントリのキューになっている。サブＲコードは
Ｒコードのパラメータの一部として扱われる。

【０１５３】EITDEC1182はEIT の種類に応じて対するマ
イクロプログラムルーチンのエントリ番地を出力するデ
コーダである。

【０１５４】PREEIT1183は命令実行途中でEIT を受け付
けた場合に、命令に依存した EIT前処理を行うマイクロ
プログラムルーチンのエントリ番地を保持するためのレ
ジスタであり、任意長ビットフィールド命令又はストリ
ング操作命令などのような命令実行途中でEIT を受け付
ける命令を実行する際に命令依存の番地がセットされ
る。

【０１５５】USTACK1184はマイクロプログラム用のスタ
ックであり、マイクロプログラムのサブルーチンからの
戻り先番地を保持する。その戻り先番地としては URINC
1185からセットされるサブルーチンコール命令の次番地
と、マイクロプログラムでURDR1186から明示的にセット
される番地とが可能である。

【０１５６】UNAR1187はマイクロプログラムカウンタで
ある。 URINC1185はUNAR187 の値をインクリメントする
インクリメンタである。URDR1186はマイクロ命令の出力
ラッチである。条件ジャンプをディレイスロットなしで
行うために、マクロプログラムのジャンプ時はマイクロ
ROM から４ワードが一度に読み出され、 MUX1189でその
内の１つを選択するようになっている。

【０１５７】マイクロROM(IROM)1190 は 155ビット×４
ＫワードのROM である。また、マイクロ (μ) 命令デコ
ーダ1180はURDR1186から出力されるマイクロ命令と入力
ラッチ1181のRPARM0:1から出力されるパラメータとをデ
コードして整数演算部115 の制御信号を出力する。

【０１５８】命令デコード部117 で２命令が同時にデコ
ードされた場合は、その内の先行命令のデコード結果は
Ｒコードとして出力され、後続命令のデコード結果はサ
ブＲコードとして入力ラッチ1181に保持されるRPARM 中
に含まれてマイクロ命令デコーダに入力される。サブＲ
コードは先行命令の最終マイクロ命令と共にマイクロ命
令デコーダによりデコードされ、サブALU またはサブバ
レルシフタで実行される。

【０１５９】マイクロ命令はマイクロROM1190 から１ク
ロックに１度読み出され、１つのマイクロ命令で１つの
レジスタ間演算が行われる。従って、転送, 比較, 加
算, 減算, 論理演算などの基本命令は１クロックで終了
する。基本命令のパラメータ(RPARM) にサブＲコードが
含まれる場合には、１クロックにＲコードに対する基本
命令とサブＲコードに対するレジスタ間演算命令とが実
行され、命令実行速度が２命令／クロックとなる。

【０１６０】命令実行途中で EITを受け付けた場合は、
PREEIT1183の値がUNAR87に転送され、マイクロプルグラ
ムがPREEIT1183に保持されたマイクロ番地へジャンプし
てEIT の前処理を行い、その後EITDEC1182から出力され
る各EIT の処理ルーチンにジャンプする。命令完了段階
でEIT を受け付けた場合は、PREEIT1183は使用されず、
直接EITDEC1182から出力されるEIT 処理ルーチンへジャ
ンプする。

【０１６１】(4.8) 「FROM部」 FROM部119 には、浮動小数点演算部116 の制御を行う種
々のマイクロプログラムルーチンが格納されているマイ
クロROM(FROM), マイクロシーケンサ及びマイクロ命令
デコーダなどが含まれる。FROM部119 では、浮動小数点
演算の他、IROM部118 と協調して整数乗算, 整数除算及
び整数剰余の各演算(MUL, MULU, MULX,DIV, DIVU, DIV
X, REM, REMU命令) 、更にはコンテキストスイッチ命令
などの浮動小数点演算部116 のレジスタを操作する命令
が実行される。

【０１６２】命令デコード部117 で浮動小数点演算命令
がデコードされた場合は、そのデコード結果はIROM部11
8 とFROM部119 とへ同時に出力され、最初の１マイクロ
ステップは整数演算部115 と浮動小数点演算部116 とが
協調して動作する。第２マイクロステップ以降はFROM部
119 のマイクロシーケンサとIROM部118 のマイクロシー
ケンサとが独立に制御され、浮動小数点演算部116 は引
き続く処理を行い、整数演算部115 は次の整数演算命令
を実行するため、両演算部が並列動作する。浮動小数点
演算部116 を使用する整数演算命令またはコンテキスト
スイッチ命令がデコードされた場合は、そのデコード結
果はIROM部118 とFROM部119とへ同時に出力され、整数
演算部115 と浮動小数点演算部116 とが全ステップで協
調して動作する。

【０１６３】図１９のブロック図にFROM部119 の構成を
を示す。FRコードはIROM部118 の入力ラッチ1181のRADD
R0:1とRPARH0:1からラッチ1191のFRADDRとFRPARMとに入
力される。FRADDRとFRPARMとは浮動小数点演算命令のオ
ペランドに非正規化数が入力されたり、浮動小数点演算
トラップ(FET) が検出された場合にマイクロプログラム
のエントリアドレスとそのパラメータとを一時退避して
おくためのラッチ1191である。

【０１６４】FETDEC1193は FETが発生した際に、その種
類に応じて対応するマイクロプログラムルーチンのエン
トリ番地を出力するデコーダである。FCALL1192は FET
に対する EIT処理が起動される場合に、IROM部118 がFR
OM部119 を起動して浮動小数点演算部116 を動作させる
ためのエントリアドレスを格納するレジスタである。

【０１６５】MNAR1195はマイクロプログラムカウンタで
ある。また、 MRINC1194はMNAR1195の値をインクリメン
トするインクリメンタである。MRDR1196はマイクロ命令
の出力ラッチである。マイクロ命令の条件ジャンプをデ
ィレイスロットなしで行うために、マクロプログラムの
ジャンプ時はマイクロROM 1197から４ワードを一度に読
み出し、MUX 1198でその内の１つを選択するようになっ
ている。MNAR1195, MRINC1194, MRDR1196はそれぞれIR
OM部118 のUNAR1187, URINC1185, URDR1186 に相当す
る。

【０１６６】マイクロROM(FROM) 1197は50ビット×１Ｋ
ワードのROM である。また、マイクロ命令デコーダ1199
はMRDR1196から出力されるマイクロ命令とラッチ1191の
FRPARMから出力されるパラメータとをデコードして浮動
小数点演算部116 の制御信号を出力する。

【０１６７】マイクロ命令はマイクロROM 1197から１ク
ロックに１度読み出され、１つの浮動小数点演算は最小
２マイクロ命令で完了する。マイクロシーケンサはマイ
クロプログラムで示されるシーケンス処理の他、浮動小
数点演算に関係するトラップの処理も行う。 FETが検出
された場合には、FETDEC1193から FETの種類に対応する
FET処理ルーチンのエントリ番地が出力されてMNAR1195
に転送される。マスクされた FETに対しては FET処理ル
ーチンでデフォルトの処理がなされ、 EITは起動されな
い。一方、マスクされていない FETに対しては FET処理
ルーチンがIROM部118 へ EIT処理を要求する。IROM部11
8 は FETに対する EITがFROM部119 から要求された場
合、 PSWのFEビットの値に従って命令の切れ目で即座に
EITを起動するか、または次の浮動小数点演算命令の直
前でEIT を起動する。

【０１６８】(4.9) 「整数演算部」 整数演算部115 はIROM部118 のマイクロROM 1190に格納
されているマイクロプログラムにより制御され、各整数
演算命令の機能を実現するために必要な演算を整数演算
部115 の内部にあるレジスタファイルと演算器とで実行
する。

【０１６９】図２０は整数演算部115 の構成を示すブロ
ック図である。

【０１７０】EJUMP 1151はパイプラインの命令実行ステ
ージ35でジャンプを実行する際にジャンプ先アドレスを
格納するレジスタである。 EITを検出したりあるいは分
岐予測が外れた条件分岐命令を実行した場合、マイクロ
プログラムにより本レジスタにジャンプ先アドレスを入
力した上で実行ステージジャンプを行う。実行ステージ
ジャンプではパイプラインがフラッシュされるため、再
度パイプラインを充填するために３〜４クロックの無駄
時間が発生する。

【０１７１】副演算器1152には副ALU と副バレルシフタ
とがあり、主演算器1158には主ALU,主バレルシフタ, プ
ライオリティエンコーダ, カウンタなどがある。副演算
器1152と主演算器1158とは汎用レジスタ, 作業用レジス
タとそれぞれ３本の32ビットバスで結合されており、２
つのレジスタ間演算を同時に実行することが可能であ
る。

【０１７２】S1, S2, D1の各バス701, 702, 711が主演
算器1158用のバスであり、S3, S4,D3の各バス703, 704,
713 が副演算器1152用のバスである。命令デコード部1
17で同時にデコードされた２つの命令は副演算器1152と
主演算器1158とで同時に実行される。また、高機能命令
を実行する際にマイクロプログラムにより副演算器1152
と主演算器1158とを並列に動作させることにより、８バ
イトデータを一度に処理したり、２つのオペレーション
を並列に行ったりすることも可能である。

【０１７３】AA部1153とDD部1154とは整数演算部115 が
オペランドアクセス部112 と通信を行うためのレジスタ
であり、AA部1153がアドレスを、DD部1154がデータをそ
れぞれ扱う。AA部1153には２つのインクリメントデクリ
メント機能付きアドレスレジスタと、ベースアドレスと
ビットオフセットから操作対象のビットのバイトアドレ
スを計算するビットアドレス計算回路とがある。DD部11
54には８バイトのデータレジスタがあり、DDバス710 に
よりオペランドアクセス部112 と８バイト単位にデータ
をやりとりする。

【０１７４】SP部1154には命令実行ステージ35用の作業
用スタックポインタとリングごとのスタックポインタ(S
PI, SP0, SP1, SP2, SP3) とがある。命令実行ステージ
35のSP値はアドレス生成部(AGU)114から命令と同期して
パイプライン中を転送されてくる。

【０１７５】制御レジスタ部1157にはPSW, DMCなどの各
種の制御レジスタと定数ROM とがある。

【０１７６】汎用レジスタ部1155にはスタックポインタ
であるR15 以外の14本の汎用レジスタがある。汎用レジ
スタは主演算器1158と副演算器1152とに同時に２つずつ
のデータを出力し、２つの演算結果を同時に書き込むた
め４つの出力ポートと２つの入力ポートとがある。更
に、汎用レジスタにはオペランドのアドレス計算のため
にデータをアドレス生成部114 に転送するIXバス728 に
接続するもう１つの出力ポートがある。

【０１７７】作業用レジスタ1156は全部で16本あり、汎
用レジスタと同じく主演算器1158と副演算1152とに接続
するため４つの出力ポートと２つの入力ポートがある。

【０１７８】図２１はIROM部118 のマイクロプログラム
で操作される整数演算部115 の周辺の構成を示すブロッ
ク図である。

【０１７９】整数演算部115 では命令を実行したり、あ
るいはEIT 処理のために、S1, S2,D1, D3バス701, 702,
711, 713を通じて各周辺ブロックをアクセスする。

【０１８０】PC転送部1134からは命令のPC値が転送され
てくる。 EITにより実行中命令のPC値あるいは次命令の
PC値が必要な場合にはPC転送部1134からそれらの値が読
み出される。

【０１８１】PCスタック1135はRTS, EXITD命令を実行す
る際にプリリターンアドレスを読み出してメモリからフ
ェッチした真のリターン先アドレスとの比較を行い、プ
リリターンが正しいアドレスへ行われたか否かをチェッ
クする。

【０１８２】OA転送部926 からはアドレス生成部114 で
計算されたオペランドアドレスあるいは即値が読み出さ
れる。また、 Imm転送部914 からは倍精度の浮動小数点
即値オペランドの上位32ビットが読み出されてFPU へ転
送される。ASP911はオペランド生成部の作業用スタック
ポインタであり、命令の実行あるいは EIT処理によりス
タックポインタが書換えられた場合に図２０のSP部1154
のスタックポインタと同時に書き換えられる。

【０１８３】DAT機構1006は命令フェッチ部111 とオペ
ランドアクセス部112 両方のDAT 機構を含んでいる。 D
AT機構1006にはメモリアクセス関連のレジスタ(LSID, S
ATB,UATB, IOADDR, IOMASK)があり、マイクロプログラ
ムでこれらのレジスタをアクセスする。

【０１８４】SD1123からはプリフェッチオペランドが出
力される。32ビット以下のプリフェッチオペランドはS1
バス701 またはS2バス702 のいずれのバスへも出力する
ことが可能である。64ビットのプリフェッチオペランド
の出力に際してはS1, S2バス01, 702 を連結して使用す
る。

【０１８５】WBPA1126とWBDATA1125とはストアバッファ
のアドレスとデータとを保持するレジスタであり、スト
アバッファで EITが発生した場合にその内容がマイクロ
プログラムで読み出される。

【０１８６】(4.10)「浮動小数点演算部」 浮動小数点演算部116 は、FROM部119 のマイクロROM に
格納されたマイクロプログラムにより制御され、各浮動
小数点演算命令の機能を実現するために必要な演算を浮
動小数点演算部116 の内部にあるレジスタファイルと演
算器とで実行する。浮動小数点演算部116 は演算結果を
浮動小数点レジスタに格納する演算を行う場合、FROM部
119 の制御により整数演算部115 と独立に動作する。ま
た、浮動小数点演算部116 では浮動小数点演算の他、整
数乗算, 整数除算及び整数剰余の演算も行う。

【０１８７】図２２は浮動小数点演算部116 の構成を示
すブロック図である。浮動小数点演算部116 には、浮動
小数点ALU(FALU)1165, 乗算回路(FMUL)1164及び除算回
路(FDIV)1163の演算器があり、浮動小数点レジスタ部11
66とFS1, FS2, FDO の３つの64ビットバスで結合してい
る。

【０１８８】FALU1165とFMUL1164とはFMAC命令を実行す
る場合に加算と乗算とを並列に実行するために、FS1, F
S2, FDO バス751, 752, 750 以外に FR0バス760 または
FR1バス761 と専用の64ビットバスで結合している。

【０１８９】FPASS1167はバス間で演算器を経由せずに
データをバイパスさせる機能を有する他、各演算器への
入力オペランドが非正規化数, qNaN、sNaN、±∞である
か否かのチェックを行う。また、 FPASS1167は各演算器
での演算の結果、浮動小数点演算トラップ(FET) が発生
して EITを起動する場合に備えて、各演算器への入力オ
ペランドのコピーを保持する動作も行う。

【０１９０】FSW1161, FMC1162はそれぞれS2, D3バス70
2, 713またはS1, D1バス701, 711により整数演算部115
と結合しており、LDC, STCまたはFSTFSW命令を実行する
場合に整数演算部115 からアクセスされる。

【０１９１】FDIV1163, FMUL1164, FALU1165, FPASS116
7 は入力オペランドの一方をオペランドアクセス部112,
汎用レジスタあるいは即値保持用レジスタ (OA転送部
926,Imm 転送部914)から転送するためS1バス701, S2バ
ス702 からの入力経路を有し、また演算結果をオペラン
ドアクセス部112 あるいは汎用レジスタへ転送するため
にD1バス711, D3バス713 への出力経路を有する。 64
ビットのデータを転送する場合は、S1, S2バス701, 70
2、D1, D3バス711, 713はそれぞれ連結して動作し、32
ビット×２＝64ビットのバスとなる。浮動小数点演算部
116 がオペランドアクセス部112 との間でメモリオペラ
ンドを入出力する場合、オペランドはすべて整数演算部
115 のDD部1159を経由して転送される。またアドレスは
すべて整数演算部115 が出力する。

【０１９２】浮動小数点演算部116 と整数演算部115 と
はそれぞれ別々のマイクロプロググラムで制御されて独
立に命令を処理することが可能である。しかし、本発明
のデータ処理装置100 が浮動小数点演算命令を実行する
場合は、その浮動小数点演算命令に対する最初のマイク
ロステップはIROM部118 とFROM部119 とからそれぞれマ
イクロ命令が出力され、そのマイクロ命令に従って整数
演算部115 と浮動小数点演算部116 とが協調して動作す
る。この際、整数演算部115 では浮動小数点演算命令に
対するPC値の専用レジスタへの退避、更に必要であれば
スタックポインタの更新あるいはS1, S2バス701, 702で
の即値, メモリオペランドの転送を行う。このため、整
数演算部115 が整数演算を実行中の場合には、たとえ浮
動小数点演算部116 が次の浮動小数点演算命令を実行開
始可能な状態であっても、整数演算部115 が整数演算を
終了するまでの間は、次の浮動小数点演算命令の実行は
開始されない。

【０１９３】浮動小数点演算の結果を浮動小数点レジス
タに書き込む場合、第２マイクロステップからは浮動小
数点演算部116 と整数演算部115 とは独立に動作し、浮
動小数点演算部116 は浮動小数点命令の実行を継続し、
整数演算部115 は次の整数演算を実行する。しかし、浮
動小数点演算の結果を汎用レジスタあるいはメモリに書
き込む場合、整数演算部115 は第２マイクロステップ以
降も浮動小数点演算部116 と協調して動作し、その浮動
小数点演算命令の実行完了までの間は次の命令の処理を
行うことはない。整数乗算命令, 整数除算命令などに際
して整数演算部115 が浮動小数点演算部116 の演算器を
使用して結果を汎用レジスタ, メモリに書き込む場合
も、整数演算部115 と浮動小数点演算部116 とは協調し
て動作し、命令は逐次的に実行される。

【０１９４】(5) 「パイプライン処理」 本発明のデータ処理装置100 の命令パイプラインの構成
を図２３の模式図に示す。

【０１９５】命令のプリフェッチを行う命令フェッチス
テージ (IFステージ) 31, 命令のデコードを行うデコー
ドステージ (Ｄステージ) 32, オペランドのアドレス生
成を行うアドレス生成ステージ (Ａステージ) 33, μRO
M アクセス (特にＲステージという) とメモリオペラン
ドのプリフェッチ (特にOFステージという) とを行うオ
ペランドフェッチステージ (Ｆステージ) 34, 命令の実
行を行う実行ステージ(Ｅステージ) 35, メモリオペラ
ンドのストアを行うストアステージ (Ｓステージ)36の
６段構成でパイプライン処理を行う。

【０１９６】IFステージ31には32バイトの命令プリフェ
ッチキューが、Ｆステージ34には２段のオペランドプリ
フェッチキューが、Ｓステージ36には３段のストアバッ
ファがそれぞれある。

【０１９７】各ステージは他のステージとは独立に動作
し、理論上は６つのステージが完全に独立動作する。Ｓ
ステージ36以外の各ステージは１回の処理を最小１クロ
ックで行う。Ｓステージ36は１回のオペランドストア処
理を最小２クロックで行う。従ってメモリオペランドの
ストア処理がない場合、理想的には１クロックごとに次
々とパイプライン処理が進行する。

【０１９８】本発明のデータ処理装置100 にはメモリ−
メモリ間演, メモリ間接アドレッシングなどの基本パイ
プライン処理１回のみでは処理が行えない命令がある
が、これらの処理に対してもなるべく均衡したパイプラ
イン処理が行えるように構成されている。また本発明の
データ処理装置100では、複数のメモリオペランドを有
する命令に対してはメモリオペランドの数に基づいてデ
コード段階で１つの命令を複数のパイプライン処理単位
(ステップコード) に分解してパイプライン処理する。

【０１９９】各パイプラインステージの入出力ステップ
コードには図２３に示したように便宜上名前が付けられ
ている。また各ステップコードはオペレーションコード
に関する処理を行い、μROM のエントリ番地あるいはＥ
ステージ35に対するパラメータなどになる系列と、Ｅス
テージ35の処理対象のオペランドになる系列との２系列
がある。

【０２００】また、Ｄステージ32からＳステージ36まで
の間では処理中命令のプログラムカウンタ値が順次受け
渡され、Ａステージ33からＥステージ35までの間ではス
タックポインタ値が受け渡される。

【０２０１】IFステージ31からＤステージ32に渡される
情報は命令コードそのものである。Ｄステージ32からＡ
ステージ33に渡される情報は命令で指定された演算に関
する情報 (Ｄコード41という) と、オペランドのアドレ
ス生成に関する情報 (Ａコード42という) と命令のプロ
グラムカウンタ値の３つである。Ａステージ33からＦス
テージ34に渡される情報はマイクロプログラムルーチン
のエントリ番地, マイクロプログラムへのパラメータな
どを含むＲコード43、オペランドのアドレスとアクセス
方法指示情報などを含むＦコード44、それに処理中命令
のプログラムカウンタ値とスタックポインタ値との４つ
である。Ｆステージ34からＥステージ35に渡される情報
は演算制御情報とリテラルなどを含むＥコード45と、オ
ペランド, オペランドアドレスなどを含むＳコード46
と、それに処理中命令のプログラムカウンタ値とスタッ
クポインタ値との４つである。Ｓコード46はアドレスと
データとからなる。Ｅステージ35からＳステージ36に渡
される情報はストアすべき演算結果であるＷコード47と
その演算結果を出力した命令のプログラムカウンタ値と
の２つである。Ｗコード47はアドレスとデータとからな
る。

【０２０２】Ｅステージ35が本来の命令実行のためのス
テージである。IF, Ｄ, Ａ, Ｆステージ31, 32, 33, 34
は命令実行のための前処理を行うステージであり、命令
コード及びオペランドの読み出しは行うが、メモリ及び
レジスタの内容の変更は一切行わない。このため、これ
らの各ステージでの処理は途中でキャンセル可能であ
る。

【０２０３】(5.1) 「命令フェッチステージ」 命令フェッチステージ (IFステージ) 31では命令フェッ
チ部111 が動作する。IFステージ31では内蔵命令キャッ
シュ51あるいは外部から命令をフェッチし、命令キュー
に入力してＤステージ32に対して２〜８バイト単位で命
令コードを出力する。

【０２０４】命令キューの入力は、内蔵命令キャッシュ
51がヒットした場合は整置された16バイト単位で、ミス
した場合は整置された４バイト単位で行われる。命令キ
ューは条件分岐命令に引き続く命令と分岐先命令との両
方をフェッチするために２個準備されている。

【０２０５】標準アクセスモードで外部から命令をフェ
ッチする場合は整置された４バイトにつき最小２クロッ
クを要する。バーストモードでは16バイトにつき最小５
クロックを要する。命令を外部からフェッチする際は、
フェッチ先の物理アドレスがI/O 領域であるか否かのチ
ェックも行う。なお、 I/O領域からの命令フェッチは禁
止されおり、 EITとなる。

【０２０６】内蔵命令キャッシュ51がヒットした場合は
整置された16バイトにつき１クロックで命令がフェッチ
される。命令キューの出力単位は２バイトごとに可変で
あり、１クロックの間に最大８バイトまで出力できる。
命令の論理アドレスの物理アドレスへの変換, 内蔵命令
キャッシュ51及び命令用TLB の制御, プリフェッチ先命
令アドレスの管理及び命令キューの制御もIFステージ31
で行われる。

【０２０７】(5.2) 「命令デコードステージ」 命令デコードステージ (Ｄステージ) 32では命令デコー
ド部117 とPC生成部113 とが動作する。

【０２０８】Ｄステージ32ではIFステージ31から入力さ
れた命令のオペレーションコードの前段デコードとアド
レッシングモードのデコードとを行う。

【０２０９】Ｄステージ32での命令デコード処理では、
命令デコード部117 のメインデコーダ1172, 第１サブデ
コーダ1173, 第２サブデコーダ1174, アドレッシングモ
ードデコーダ1175, 拡張データ処理部1176が動作する。

【０２１０】デコードは１クロックに１度行なわれ、１
回のデコード処理で０〜８バイトの命令コードが消費さ
れる (但し、サブルーチンリターン命令の復帰先アドレ
スを含むステップコードの出力処理などでは命令コード
を消費しない) 。２つのメモリオペランドを有する命令
あるいは多段間接モードを使用する命令などのように１
回のデコード処理ではデコードできない命令はこのＤス
テージ32でステップコードに分解される。このため、命
令全体のデコードが完了しなくても、各クロックのデコ
ード処理でＤコード41とＡコード42と命令のPC値とが出
力される。

【０２１１】Ｄステージ32では命令デコードに伴って消
費した命令長に基づいてPC生成部113 が各命令のPC値を
計算する。条件分岐命令, 絶対アドレスまたはPC相対ア
ドレスへのジャンプ命令(サブルーチンジャンプ命令を
含む) 及びサブルーチンリターン命令に対してはPC生成
部113 で先行ジャンプ処理 (Ｄステージジャンプ) を行
う。

【０２１２】無条件ジャンプ命令をデコードして先行ジ
ャンプを行った場合は、IFステージ31に対して現在使用
中の命令キューの内容をキャンセルした上でジャンプ先
から命令をフェッチしてキューに入力することを指示す
る。分岐すると予測される条件分岐命令をデコードした
場合は、IFステージ31に対して現在使用中のキューはそ
のままにしておき、もう一方の命令キューに分岐先から
命令をフェッチして入力することを要求する。

【０２１３】１回のデコードでＡステージ33に対してア
ドレス計算情報であるＡコード42とオペレーションコー
ドの中間デコード結果であるＤコード41及び命令のPC値
とを出力する。

【０２１４】(5.3) 「アドレス生成ステージ」 アドレス生成ステージ (Ａステージ) 33では命令デコー
ド部117 とアドレス生成部114 とが動作する。

【０２１５】Ａステージ33はＤステージ32から転送され
たＤコード41をデコードしてＲコード43を出力し、Ａコ
ード42に従ってオペランドアドレスの生成を行ってＦコ
ード44を出力する。Ｄステージ32から転送されてきたPC
値はそのままＦステージ34へ転送される。また、Ａステ
ージ33は命令実行ステージ35とは独立に処理中命令のス
タックポインタ値を計算してＦステージ34へ転送する。

【０２１６】Ａステージ33での命令デコード処理では命
令デコード部117 のＡステージデコーダ1177とサブコー
ド転送部1178とが動作する。Ｄステージ32から出力され
たオペレーションコードの中間デコード結果は更に詳細
にデコードされ、μROM のエントリアドレスとマイクロ
プログラムへのパラメータとがＲコード43として出力さ
れる。

【０２１７】アドレス生成部114 はＡコード42に従って
オペランドのアドレスを生成する。

【０２１８】レジスタ間接モードあるいはレジスタ相対
モードに対してはIXバス728 を通じて汎用レジスタの値
を参照する。ディスプレースメント値, 即値, 絶対アド
レス値はＡコード42の一部として命令デコード部117 か
らDISPバス727 を通じて転送されてくる。メモリ間接モ
ードに対してはオペランドアクセス部112 がアクセスさ
れる。PC相対モードではＤステージ32から転送されて来
た処理中命令のPC値(APC) が用いられる。スタックポッ
プモードあるいはプッシュモードに対しては専用の作業
用スタックポインタでSP値が計算される。計算されたSP
値はＦコード44と共にＦステージ34へ出力される。

【０２１９】レジスタ間接ジャンプまたはメモリ間接ジ
ャンプなどのような絶対ジャンプとPC相対ジャンプ以外
のジャンプ命令に対しては、アドレス生成部114 が飛び
先アドレスを計算して先行ジャンプ処理 (Ａステージジ
ャンプ) を行う。分岐すると予測した条件分岐命令に対
してはDISPバス727 から転送されて来た命令長とAPC値
とが加算されてその分岐命令の次命令のアドレスが計算
される。

【０２２０】サブルーチンジャンプ命令の戻り先アドレ
スの計算もDISPバス727 から転送されて来た命令長と A
PC値とを加算することにより計算される。分岐しないと
予測した条件分岐命令に対しては分岐先アドレスが計算
されて命令フェッチ部111 へ転送され、現在使用中でな
い方の命令キューに対してその分岐先アドレスから命令
フェッチを行うことが指示される。

【０２２１】アドレス生成部114 にはアドレス計算に使
用するためのレジスタ及びメモリがコンフリクトしてデ
ータハザードが発生した場合に、それを検出してパイプ
ラインをインターロックするためのスコアボードレジス
タがある。

【０２２２】Ａステージ33では、スコアボードレジスタ
へのデスティネーションオペランドの登録 (書き込み予
約) 及びアドレス生成のためにレジスタまたはメモリか
らデータを読み出す際のデータハザードのチェックも行
う。スコアボードレジスタでは、16個の汎用レジスタに
対して16個のフラグが、メモリに対して１個のフラグが
それぞれ準備されており、上述の登録とコンフリクトチ
ェックとに使用される。

【０２２３】本発明のデータ処理装置100 では多段間接
モードを使用しているため、Ｄステージ32で複数のステ
ップコードに分解された命令はＡステージ33でオペラン
ドのアドレスが計算されて１つのステップコードに縮退
する。

【０２２４】レジスタリストにより転送オペランドのレ
ジスタ番号を示す命令(LDM, STM, ENTER, EXITD, FLDM,
FSTM)はＡステージ33で複数のステップコードに分解さ
れる。これらの命令はＡステージ33で１つまたは２つの
レジスタのデータを転送する命令に分解されてＦ, Ｅ,
Ｓステージ34, 35, 36でパイプライン処理される。分解
された各ステップコードにより転送すべきレジスタ番号
は、レジスタリストをＡステージデコーダ1177中に備え
られているプライオリティエンコーダでエンコードして
得られる。

【０２２５】(5.4) 「オペランドフェッチステージ」 オペランドフェッチステージ (Ｆステージ) 34ではIROM
部118, FROM部119 とオペランドアクセス部112 とが動
作する。

【０２２６】Ｒコード43に対するIROM部118 とFROM部11
9 とでのμROM アクセス動作とオペランドアクセス部11
2 の動作とは独立した制御のもとで行われる。これら２
つの動作を別々に扱う場合、IROM部118 とFROM部119 と
のμROM アクセス処理を特にＲステージ37といい、オペ
ランドアクセス部112 の処理を特にOFステージ38とい
う。

【０２２７】Ｒステージ37はＲコード43を入力としてＥ
コード45を出力する。OFステージ38はＦコード44を入力
としてＳコード46を出力する。Ｆコード44はキューング
されないがＲコード43は２つまでキューイングされ、Ｅ
コード45はキューイングされないがＳコード46は２つま
でキューイングされる。

【０２２８】Ｒステージ37の処理であるμROM アクセス
処理はＲコード43に対して次のＥステージ45での実行に
使用する実行制御コードであるＥコード45を作り出すた
めのμROM アクセスとマイクロ命令デコード処理とであ
る。

【０２２９】１つのＲコード43に対する処理が２つ以上
のマイクロプログラムステップに分解される場合、IROM
部118 及びFROM部119 がＥステージ35で使用され、次の
Ｒコード43がμROM アクセス待ちになることがある。Ｒ
コード43に対するμROM アクセスが行われるのはＥステ
ージ35でのμROM アクセスが行われない場合である。本
発明のデータ処理装置100 では多くの整数演算命令が１
マイクロプログラムステップで完了し、多くの浮動小数
点演算命令が２マイクロプログラムステップで完了する
ため、実際にはＲコード43に対するμROM アクセスが次
々と行われることが多い。

【０２３０】Ｒステージ37の処理では、浮動小数点演算
部116 を使用しない命令に対してIROM部118 のみが動作
し、FROM部119 は他の処理を実行できる。このため、浮
動小数点演算命令の処理が終了する前に次の整数演算命
令をオーバーラップして開始すること可能である。オペ
ランドフェッチステージ34ではＦコード44の論理アドレ
スをデータTLB 1122で物理アドレスに変換し、その物理
アドレスで内蔵データキャッシュをアクセスしてオペラ
ンドをフェッチし、そのオペランドとＦコード44の論理
アドレスとを組み合わせて、Ｓコード46として出力す
る。

【０２３１】１つのＦコード44では８バイト境界をクロ
スしてもよいが、８バイト以下のオペランドフェッチが
指定される。Ｆコード44にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ33で計算し
たオペランドアドレス自体または即値をＥステージ35に
転送する場合にはオペランドのフェッチは行われず、Ｆ
コード44の内容がＳコード46として転送される。Ｓコー
ド46は２つまでキューイング可能であるため、オペラン
ドは２つまでプリフェッチ可能である。

【０２３２】標準アクセスモードで外部からオペランド
をフェッチする場合は整置された８バイトにつき最小２
クロックを要する。バーストモードでは32バイトにつき
最小５クロックを要する。オペランドを外部からフェッ
チする際にはフェッチ先の物理アドレスが I/O領域であ
るか否かのチェックも行われる。 I/O領域からはオペラ
ンドのプリフェッチは行われない。この場合、先行命令
がすべて実行を完了し、 I/O領域をアクセスする命令が
実行されることが確実になってからオペランドのフェッ
チが行われる。また、条件分岐命令に引き続く命令で
は、先行する条件分岐命令が実行されるまではオペラン
ドのフェッチは行われない。これは論理的に実行され得
ない命令のオペランドプリフェッチを抑止するためであ
る。

【０２３３】内蔵データキャッシュがヒットした場合は
整置された８バイトにつき１クロックでオペランドがフ
ェッチされる。

【０２３４】オペランドの論理アドレスの物理アドレス
への変換、内蔵データキャッシュ52, データ用TLB の制
御、プリフェッチ先オペランドアドレスの管理、更にＳ
コード46のキューの制御もOFステージ38で行われる。

【０２３５】(5.5) 「実行ステージ」 実行ステージ (Ｅステージ) 35ではＥコード45及びＳコ
ード46を入力として整数演算部115 と浮動小数点演算部
116 とが動作する。

【０２３６】このＥステージ35が命令を実行するステー
ジであり、Ｆステージ34以前の各ステージで行われた処
理はすべてＥステージ35のための前処理である。Ｅステ
ージ35でジャンプが実行されたり、あるいは EIT処理が
起動されたりした場合は、IFステージ31〜Ｆステージ34
までで実行された処理は全て無効化される。Ｅステージ
35はマイクロプログラムにより制御され、Ｒコード43に
示されたマイクロプログラムルーチンのエントリ番地か
らの一連のマイクロ命令を実行することにより命令を実
行する。

【０２３７】Ｅコード45には整数演算部115 を制御する
コード (特にEIコードという) と浮動小数点演算部116
を制御するコード (特にEFコードという) とがあり、EI
コードとEFコードとは独立に出力することが可能であ
る。EIコードとEFコードとが同時に出力された場合は、
Ｅステージ35では整数演算部115 と浮動小数点演算部11
6 とが並列に動作する。たとえば、浮動小数点演算部11
6 でデスティネーションオペランドが浮動小数点レジス
タである浮動小数点演算命令を実行する場合、浮動小数
点演算部116 は第２マイクロステップの動作から整数演
算部115 と切り放され、整数演算部115 と独立して並行
動作する。なお、浮動小数点演算命令を含む全命令で整
数演算部115 は最小１マイクロ命令を実行する (浮動小
数点演算命令でも最初の１クロックは必ず整数演算部11
5 が動作する) 。

【０２３８】整数演算でも浮動小数点演算でも、マイク
ロROM の読み出しとマイクロ命令の実行とはパイプライ
ン化されて行われる。マイクロプログラムの条件分岐は
μROM のＹデコーダ (μROM から同時に読み出した複数
のマイクロ命令から目的のマイクロ命令をセレクトする
ためのデコーダ) で行われるため、条件分岐が発生した
場合にも１クロックの空きもなしにマイクロプログラム
が実行される。Ｅステージ35ではＡステージ33で行った
スコアボードレジスタへの書き込み予約の解除、Ｄステ
ージ32での分岐予測が間違っていた場合の分岐予測テー
ブルの書換え、及びプリリターンアドレスが正しいか否
かのチェックも行う。

【０２３９】各種の割り込みは命令の切れ目でＥステー
ジ35で直接受け付けられ、マイクロプログラムにより必
要な処理が実行される。その他の各種EIT の処理もＥス
テージ35でマイクロプログラムにより行われる。

【０２４０】演算の結果をメモリにストアする必要があ
る場合は、Ｅステージ35はＳステージ36へＷコード47と
ストア処理を行う命令のプログラムカウンタ値との両方
を出力する。メモリへのオペランドストアは整数演算の
結果と浮動小数点演算の結果とに拘わらずプログラムで
論理的に指定された順序で行われる。浮動小数点演算部
116 からメモリへデータをストアする場合には、整数演
算部115 はその命令が終了するまで、即ち命令実行のス
テージがストアステージ36に移るまで、引き続く全ての
命令を実行しない。

【０２４１】(5.6) 「ストアステージ」 ストアステージ (Ｓステージ) 36ではオペランドアクセ
ス部112 が動作する。

【０２４２】Ｓステージ36はＷコード47の論理アドレス
をデータTLB 1122で物理アドレスに変換し、そのアドレ
スでＷコード47のデータを内蔵データキャッシュにスト
アする。同時にＷコード47とプログラムカウンタ値とが
ストアバッファに入力され、データTLB 1122から出力さ
れた物理アドレスを用いて外部のメモリへＷコード47の
データをストアする処理が行われる。ストアバッファは
３段あり、３つまでのストア要求をキューイングでき
る。ストアバッファから外部のメモリへのオペランドの
ストアは最小２クロックに１回行われる。

【０２４３】Ｓステージ36の動作はオペランドアクセス
部112 で行われ、データTLB 1122及び内蔵データキャッ
シュがミスした際のアドレス変換処理及び内蔵データキ
ャッシュの入れ替え処理も行われる。

【０２４４】オペランドのストア処理でEIT が検出され
た場合はストアバッファにＷコード47とプログラムカウ
ンタ値を保持したままでＥステージ35にEIT を通知す
る。ストアバッファでEIT が発生した場合、ヒットした
データキャッシュのエントリはすでに書き変わっていて
次の命令で使用されいるかどうかは特定できない。ま
た、そのヒットしたデータキャッシュのエントリはスト
アバッファのEIT によりハードウエアで自動的にインバ
リデートされることはない。

【０２４５】(5.7) 「パイプライン制御」 パイプラインの各ステージは入力ラッチと出力ラッチを
有し、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終了してその処
理結果を出力ラッチから次のステージの入力ラッチに転
送し、自分のステージの入力ラッチに次の処理に必要な
入力信号が全てそろえば次の処理を開始する。

【０２４６】つまり各ステージは、１つ前段のステージ
から出力されてくる次の処理に対する入力信号がすべて
有効となり、今の処理結果を後段のステージの入力ラッ
チに転送して出力ラッチが空になると次の処理を開始す
る。換言すれば、各ステージが動作を開始する直前のタ
イミングで入力信号が全てそろっている必要がある。入
力信号がそろっていないと、そのステージは待機状態
(入力待ち) になる。

【０２４７】出力ラッチから次のステージの入力ラッチ
への転送を行う際は次のステージの入力ラッチが空き状
態になっている必要があり、次のステージの入力ラッチ
が空きでない場合もパイプラインステージは待機状態
(出力待ち) になる。また、キャッシュあるいはTLB が
ミスしたり、パイプラインで処理中の命令間にデータ干
渉が生じると、１つのステージの処理に複数クロック必
要となり、パイプライン処理が遅延する。

【０２４８】(6) 「オペランドアクセス部の詳細動作」 (6.1) 「オペランドアクセス部112 の構成」 図２４はオペランドアクセス部112 のデータバッファ52
のウエイ構成を示す模式図である。

【０２４９】データバッファ52は４ウエイのデータキャ
ッシュとして動作するため、WAY0 220, WAY1 221, WAY2
222, WAY3 223の４つメモリブロックにて構成されてい
る。DDバス710 からデータバッファ52をアクセスする際
は、 WAYマルチプレクサ224を介していずれか１つが選
択されてアクセスされる。データバッファ52がデータキ
ャッシュとして動作する場合、 WAYマルチプレクサ224
はウエイ選択制御回路225 によりヒット／ミスあるいは
LRUアルゴリズムに従って各ウエイWAY0 220, WAY1 22
1, WAY2 222, WAY3 223を選択する。また、データバッ
ファ52がコンテキスト退避用の制御空間メモリとして動
作する場合、 WAYマルチプレクサ224はLAバス742 から
転送されるアドレスのビット19:20 に従って各ウエイWA
Y0 220, WAY1 221, WAY2 222, WAY3 223を選択する。

【０２５０】図２５は各ウェイブロックWAY0 220, WAY1
221, WAY2 222, WAY3 223の詳細構成を示すブロック図
である。４つのウエイブロックWAY0 220, WAY1 221, WA
Y2 222, WAY3 223は全て図２５に示す同一の構成となっ
ている。

【０２５１】各ウエイブロックは予備列205 と、予備行
204 と、主アレイ206 とからなるメモリ部61と、メモリ
部61の行アドレスをデコードする行デコード部62と、列
マルチプレクサ207 と、入出力レジスタ210 と、データ
マルチプレクサ211 と、比較器212 と、列レジスタ209
と、列デコーダ208 とで構成されている。

【０２５２】主アレイ206 は各エントリが277 ビットで
64エントリからなる。各エントリは１ビットのバリッド
ビットと、20ビットのタグアドレスとからなるタグ部
と、８×32バイト＝ 256ビットのデータ部とからなる。
バリッドビットに対応する列のビット線には全エントリ
のクロックド NOR論理があり、バリッドビットに対応す
るビット線はいずれのエントリからも”１”が出力され
ない場合、またはいずれのエントリもアクセスされない
場合に”０”を出力し、いずれか１つのエントリから”
１”が出力されると”１”を出力する。

【０２５３】データマルチプレクサ211 は32バイト／ブ
ロック構成のウエイ部から目的とする８バイトまたはそ
の中のバイトデータを選択するための回路である。

【０２５４】比較器212 はデータバッファ52がデータキ
ャッシュとして動作する場合にタグアドレスとDTLBとか
ら入力されるアドレスを比較してヒット／ミス判定をす
る動作と、 EDAバス743 から転送されて来たタグアドレ
スを入出力レジスタ210 へ転送する動作とを行う。

【０２５５】予備行204 は故障があるエントリを置き換
えるための冗長な回路である。また、予備列205 は故障
があるビットを置き換えるための冗長な回路である。予
備行204 と予備列205 とにより、主アレイ206 の一部に
故障がある場合でも、メモリ部61全体では故障がない場
合と同様の動作が可能になる。

【０２５６】行デコード部62には主アレイ206 のエント
リアドレスをデコードする行デコーダ203 と、故障した
エントリを予備行204 で置き換えた場合にLAバス742 の
ビット21:27 から入力された故障したエントリのアドレ
スで予備行204 をアクセスするために有効ビット201 と
行CAM202とが備えられている。

【０２５７】有効ビット201 は、主アレイ206 の各エン
トリと予備行204 のエントリとが有効か無効かを示す。
行CAM202は連想記憶回路であり、記憶している内容と同
じアドレスがLAバス742のビット21:27 から入力された
か否かを判断する。主アレイ206 に故障がなく且つ予備
行204 を使用していない場合には主アレイ206 の64個の
エントリに対応する有効ビット201 が全て”１”とな
り、予備行204 に対応する有効ビットが”０”となる。
主アレイ206 に部分故障があり、このため故障したエン
トリを予備行204 で置き換えた場合、故障したエントリ
に対応する有効ビット201 が”０”に、予備行204 に対
応する有効ビット201 が”１”にそれぞれなる。この
際、行CAM202には故障したエントリのアドレスが記憶さ
れており、LAバス742 のビット21:27 から故障したエン
トリのアドレスが入力されると、主アレイ206 の故障し
たエントリの代わりに予備行204 がアクセスされる。

【０２５８】列レジスタ209 は主アレイ206 の故障した
ビット列を予備列205 で置き換えた場合に、置き換えた
列の番号を保持する。列レジスタ209 の内容は列デコー
ダ208 でデコードされ、列マルチプレクサ207 が故障し
た列の代わりに予備列205 を入出力レジスタ210 に結合
する。列マルチプレクサ207 は列デコーダ208 から出力
される列番号の主アレイ206 の列を予備列205 に置き換
えるためのセレクタである。

【０２５９】(6.2) 「論理空間データリード時の動作」 整数演算部115 からAAバス731 に出力された論理アドレ
スのアドレス変換対象となる上位20ビットの内の下位側
４ビットでDTLB1122のエントリが指定される。DTLB1122
は４ウエイ構成であるため、論理アドレスタグ16ビット
と物理アドレス20ビットとが４組出力される。この際、
論理アドレスの上位側16ビットとバリッドビットとが”
１”である論理アドレスタグのいずれか１つが一致すれ
ばDTLB1122はヒットしたことになり、DTLB1122から出力
されたその論理アドレスタグに対応する物理アドレスは
有効となる。

【０２６０】データバッファ52が内蔵データキャッシュ
として動作する場合は、論理アドレスの内のページオフ
セットを示し且つ物理アドレスに変換されない下位ビッ
ト12ビットがデータバッファ52のエントリを指定する。
データバッファ52の指定されたエントリからは物理アド
レスタグ20ビットと32バイトのデータとが４組出力され
る。この際、DTLB1122から出力された有効な物理アドレ
スがバリッドビットが”１”の物理アドレスタグのいず
れか１つと一致すればデータバッファ52はヒットしたこ
とになり、一致した物理アドレスタグに対応する32バイ
トのデータは有効となる。

【０２６１】DTLB1122がミスした場合は、本発明のデー
タ処理装置100 の外部のメモリにあるアドレス変換テー
ブルを DAT機構1121によりアクセスし、論理アドレスが
物理アドレスに変換され、DTLB1122のエントリが更新さ
れる。DTLB1122のエントリが更新された後、再びDTLB11
22がアクセスされてDTLB1122はヒットする。

【０２６２】DTLB1122がヒットしたが、内蔵データキャ
ッシュとして動作したデータバッファ52がミスした場合
はデータバッファ52のエントリが更新される。

【０２６３】DTLB1122がミスした場合は、DTLB1122から
読み出された物理アドレスとデータバッファ52の物理ア
ドレスタグとが一致してもデータバッファ52はヒットと
ならない。この場合、データバッファ52のヒット／ミス
の判定はDTLB1122のエントリが更新されてDTLB1122がヒ
ットした後に行われる。

【０２６４】データバッファ52が制御空間のメモリとし
て動作する場合は論理空間のアクセスでデータバッファ
52がアクセスされることはない。論理空間のアクセスに
対してはDTLB1122で変換された物理アドレスが本発明の
データ処理装置100 の外部に出力され、外部からデータ
がフェッチされる。

【０２６５】(6.3) 「論理空間データライト時の動作」 オペランドアクセス部112 に対するデータのライト動作
はDTLB1122のアクセスに関してはデータリード動作と同
じである。

【０２６６】データバッファ52が内蔵データキャッシュ
として動作する場合、データバッファ52のアクセスに関
してもデータリード動作と類似しているが、データバッ
ファ52からデータが読み出されることはない。データラ
イト動作ではデータバッファ52がヒットした場合はヒッ
トしたエントリにデータが書き込まれ、ミスした場合は
データバッファ52にはデータを書き込まず、エントリの
更新動作もしない。

【０２６７】なお、本発明のデータ処理装置100 のデー
タバッファ52はライトスルー制御のデータキャッシュと
して動作し、データライト動作でデータバッファ52がヒ
ットした場合もミスした場合もストアデータが外部へ出
力される。

【０２６８】データバッファ52が制御空間のメモリとし
て動作する場合は、データバッファ52が論理空間へのオ
ペランドライトでアクセスされることはない。論理空間
アクセスに対してDTLB1122で変換された物理アドレスが
本発明のデータ処理装置100の外部に出力され、ストア
データが外部へ出力される。

【０２６９】外部へのデータのストア処理は最小でも２
クロックを必要とし、本発明のデータ処理装置100 のＥ
ステージ35のストア動作速度に比べ低速である。このた
め、ストアデータはそのストア動作を行った命令のPC
値, ストア先の物理アドレス及びストア先の論理アドレ
スと共にストアバッファに一旦登録され、ストアバッフ
ァがストア動作を行う。ストアバッファに登録されるス
トア動作を行った命令のPC値はPC生成部113 で計算され
た命令のPC値である。

【０２７０】(6.4) 「制御空間アクセス時の動作」 データバッファ52が”H ’FFFFE000”〜”H ’FFFFFFF
F”のアドレス範囲の制御空間用メモリとして動作する
場合、”H ’FFFFE000”〜”H ’FFFFFFFF”のアドレス
範囲の制御空間に対するアクセスはデータバッファ52に
対して行われる。制御空間のアクセスではアドレス変換
は行われず、DTLB1122は動作しない。データバッファ52
はアドレス範囲が”H ’FFFFE000”〜”H ’FFFFFFFF”
のランダムアクセスメモリとして動作する。

【０２７１】データバッファ52のメモリ部61では物理ア
ドレスタグとバリッドビットとは使用されず、データ部
が使用される。リード動作ではAAバス731 から与えられ
たアドレスに従って、データバッファ52の内容が入出力
レジスタ210 及びデータマルチプレクサ211 を介して読
み出され、DDバス710 から整数演算部115 へ転送され
る。一方、ライト動作ではAAバス731 から与えられたア
ドレスに従って、DDバス710 を通じて入力されたデータ
がデータバッファ52に書き込まれる。

【０２７２】アドレス範囲が”H ’FFFFE000”〜”H ’
FFFFFFFF”以外の領域の制御空間に対するアクセスは本
発明のデータ処理装置100 の外部に対して行われる。制
御空間のアクセスをデータバッファ52に対して行うか、
外部に対して行うかの判断は制御空間アドレスの上位20
ビットに従ってオペランドアクセス部112 内で判断され
る。

【０２７３】(7) 「外部アクセス動作」 (7.1) 「入出力信号線」 図２６は本発明のデータ処理装置100 の入出力信号を示
す模式図である。

【０２７４】本発明のデータ処理装置100 は、電源Vcc
と接地GND 、64本のデータピン(D0:63) と32本のアドレ
スピン(A0:31) と32本の命令ピン(I0:31) 、入力クロッ
クCLK の他に様々な制御信号を入出力する。

【０２７５】命令アクセスの場合もデータアクセスの場
合も、アドレスピンには物理アドレスが出力される。 C
LKは外部入力クロックであり、本発明のデータ処理装置
100の動作クロックと同一周波数のクロックである。

【０２７６】データアドレスストローブDAS#はアドレス
ピンに出力されたデータアドレスが有効であることを示
す。

【０２７７】リードライトR/W#はデータピンでのバスサ
イクルが入力か出力かを区別する。データストローブDS
# は本発明のデータ処理装置100 がデータ入力準備を完
了したこと、または本発明のデータ処理装置100 からデ
ータが出力されたことを示す。

【０２７８】DC#は本発明のデータ処理装置100 にデー
タアクセスサイクルを終了してもよいことを通知する信
号である。

【０２７９】BAT0:2はアドレスピンに出力されるアドレ
スの種類を示す。命令アドレスストローブIAS#はアドレ
スピンに出力された命令アドレスが有効であることを示
す。

【０２８０】命令ストローブIS# は本発明のデータ処理
装置100 が命令入力準備を完了したことを示す。IC#は
本発明のデータ処理装置100 に命令アクセスサイクルを
終了してもよいことを通知する信号である。

【０２８１】ホールドリクエストHREQ# は本発明のデー
タ処理装置100 にバス権を要求する信号であり、 HACK#
は本発明のデータ処理装置100 がホールドリクエストHR
EQ#を受け付けてバス権を他のデバイスに渡したことを
示す信号である。

【０２８２】IRL0:2は外部割込み要求信号である。 IACK#は本発明のデータ処理装置100 が外部割込みを受
け付け、割込みベクトルアクセスサイクルを行っている
ことを示す信号である。

【０２８３】MREQ#はアドレスバスへのアドレス出力権
を要求する信号で、 MS#はバススヌープのためアドレス
ピンの値を本発明のデータ処理装置100 がサンプリング
するタイミングを示す信号である。

【０２８４】(7.2) 「外部デバイスのアクセス」 図１に示す本発明のデータ処理装置100 を用いたシステ
ムの例では、本発明のデータ処理装置100 とデータキャ
ッシュ107, 108とがデータピンにつながるデータバス10
2 及びアドレスピンにつながるアドレスバス101 の他、
BAT0:2, DAS#,R/W#, DS#, DC#, MREQ#, MS#とでも接続
されている。本発明のデータ処理装置100 と命令キャッ
シュ106 とは命令ピンにつながる命令バス103 及びアド
レスバス101 の他、BAT0:2, IAS#, IS#, IC#とでも接続
されている。 CLKはシステム全体に供給されシステムの
基本タイミングを決定する。

【０２８５】標準アクセスモードでのバスアクセスで
は、データバス102 を用いたデータアクセスと命令バス
103 を用いた命令アクセスとをそれぞれ十分高速な外部
のメモリに対して外部入力クロックCLK の２サイクルに
１度の速度で行う。

【０２８６】クワッドアクセスモードでのバスアクセス
では、データバス102 を用いたデータアクセスと命令バ
ス103 を用いた命令アクセスとをそれぞれ十分高速な外
部のメモリに対して外部入力クロックCLK の５サイクル
に４度の速度で行う。

【０２８７】アドレスバス101 はデータキャッシュ107,
108のアクセスと命令キャッシュ106 のアクセスとの両
方に利用される。

【０２８８】(8) 「各種制御レジスタ」 (8.1) 「プロセッサ状態語 (ＰＳＷ) の構成」 図２７は本発明のデータ処理装置100 の整数演算部115
にあるプロセッサ状態語(PSW) の構成を示す模式図であ
る。

【０２８９】図中、SMビット520 はリング０で割込み処
理用スタックポインタを使用中であるか、リング０用ス
タックポインタを使用中であるかを示す。

【０２９０】RNGフィールド521 はプログラムが実行さ
れているリングの番号を示す。

【０２９１】ATフィールド522 はアドレス変換とメモリ
保護とのモードを示す。FEビット523 は浮動小数点演算
トラップの起動モードを示す。

【０２９２】DBビット524 はデバッグ環境を示す。DB=1
であればデバッグサポート機構がオンであってデバッグ
条件が成立すればセルフデバッグトラップが起動され、
DB=0であればデバッグサポート機構がオフであってデバ
ッグ条件が成立してもセルフデバッグトラップは起動さ
れない。

【０２９３】IMASKフィールド525 は外部割込みのマス
クレベルを示す。 IMASKフィールド525 で示されたマス
クレベルよりも優先度が高い外部割込みが本発明のデー
タ処理装置100 に入力されると割込み処理が起動され
る。

【０２９４】PRNGフィールド526 は現在のリングを呼出
したリングのリング番号を示す。

【０２９５】FLAGフィールド527 は整数演算に関するフ
ラグを示す。この図２７に示されているPSW はリセット
時にはオールゼロにクリアされる。LDC命令と STC命令
とでその内容を読み出すこと及び指定した内容を書き込
むことができる。

【０２９６】(8.2) 「バッファメモリ制御レジスタ」 図２８は本発明のデータ処理装置100 の内蔵データバッ
ファ52と内蔵命令キャッシュ51との制御を行うバッファ
メモリ制御レジスタの構成を示す模式図である。

【０２９７】図中、DMフィールド531 は内蔵データバッ
ファ52の制御を行うフィールドで以下に示す意味を有す
る。

【０２９８】DM=00 データバッファ52を動作させな
い。 DM=01 データバッファ52をアドレスが”H ’FFFFE00
0”〜”H ’FFFFFFFF”である制御空間のメモリとして
動作させる。 DM=10 データバッファ52をライトスルー制御のデー
タキャッシュとして動作させる。 DM=11 未定義。

【０２９９】RPフィールド530 はデータバッファ52がデ
ータキャッシュとして動作する場合の制御を行うフィー
ルドで以下に示す意味を有する。

【０３００】RP=00 データキャッシュをフリーズ状
態にする。 RP=01 未定義。 RP=10 未定義。 RP=11 データキャッシュをラインサイズ32バイトで
動作させる。

【０３０１】IMフィールド532 は内蔵命令キャッシュ51
の制御を行うフィールドで以下に示す意味を有する。

【０３０２】IM=00 命令キャッシュを動作させな
い。 IM=01 未定義。 IM=11 未定義。 IM=11 命令キャッシュをラインサイズ16バイトのキ
ャッシュとして動作させる。

【０３０３】(8.3) 「パージ指定レジスタ」 図２９は本発明のデータ処理装置100 の内蔵データバッ
ファ52と内蔵命令キャッシュ51とのパージ動作を制御す
るパージ指定レジスタの構成を示す模式図である。

【０３０４】図中、DPビット540 とIPビット541 とは内
蔵データバッファ52と内蔵命令キャッシュ51とのパージ
動作を制御するビットであり、これらの各ビットに”
１”を書き込むとそれぞれのビットに対応するバッファ
メモリの内容がパージされる。一方、これらの各ビット
に”０”を書き込むとそれぞれのビットに対応するバッ
ファメモリの内容はパージされない。また、このレジス
タの値を読み出した場合は全ビットがゼロである。

【０３０５】 DP=0 データバッファ52の全エントリをパージしな
い。 DP=1 データバッファ52の全エントリをパージす
る。 IP=0 内蔵命令キャッシュ51の全エントリをパージ
しない。 IP=1 内蔵命令キャッシュ51の全エントリをパージ
する。

【０３０６】(9) 「リセットシーケンス」 図３０，図３１及び図３２は本発明のデータ処理装置10
0 のリセットシーケンスのフローチャートである。

【０３０７】RESET#ピンがアサートされリセット割り込
みが入力されると、IROM部118 が初期化される (ステッ
プＳ1)。

【０３０８】IROM部118 のデコーダEITDEC1182がリセッ
トシーケンスのマイクロプログラムのエントリ番地を生
成し、その値をマイクロプログラムUNAR1187に転送する
ことにより、リセットシーケンスのマイクロプログラム
処理が開始される (ステップＳ2)。

【０３０９】マイクロプログラムに従ってIROM部118 か
ら制御信号が送られ、整数演算部115 が初期化される
(ステップＳ3)。

【０３１０】整数演算部115 の主演算器1158にあるデク
リメントカウンタにリセット処理時間の最長値Ｎがセッ
トされ、各クロックごとにこのデクリメントカウンタが
デクリメントされる (ステップＳ4)。なお、この最長値
Ｎはリセットシーケンスのマイクロプログラムのなかで
データバッファ52の診断と故障部分の救済とを行うため
に必要な最大実行時間の理論クロック以上の値であれば
よい。

【０３１１】データバッファ52のメモリ部61の全バリッ
ドビットが”０” (無効) にされてデータバッファがパ
ージされ、行デコード部62の有効ビット201 の内の行CA
M202に対応するビットのみが”０” (無効) にされ、そ
の他のビットが”１” (有効) にされる (ステップＳ
5)。このステップS5によってデータバッファ52は行に関
する故障救済を行っていない状態にセットされる。

【０３１２】データバッファ52の列レジスタ209 にメモ
リ部61の列数より大きな値”300 ”がセットされ、列マ
ルチプレクサ207 の全列が主アレイ側に切り替えられる
(ステップＳ6)。このステップS6によってデータバッフ
ァ52は列に関する故障救済を行っていない状態にセット
される。

【０３１３】整数演算部115 を動作させてオール”０”
あるいはオール”１”などの種々のテストデータを発生
し、それらをデータバッファ52に書き込んでは読み出す
ことにより、書き込みデータと読み出しデータとが一致
するか否かを調べてデータバッファ52のテストが行われ
る (ステップＳ7)。この際、故障のある列の番号とその
故障ビット数とが整数演算部115 の作業用レジスタに記
憶され、列救済のための判断情報となる。

【０３１４】データバッファ52に故障がある場合はステ
ップS9に進み、故障がない場合はステップS13 に進む
(ステップＳ8)。

【０３１５】ステップS8のテストで故障が見つかった場
合は最も故障の多い列の番号が列レジスタ209 にセット
された上で予備列205 と置き換えられ、置き換えられた
列の番号が汎用レジスタ４、置き換えられた列の故障数
が汎用レジスタ３にそれぞれ記憶される (ステップＳ
9)。ステップS9により最も故障ビットが多い列が予備列
205 により救済される。

【０３１６】整数演算部115 を動作させて故障列を救済
したあとのメモリ部61に対して再度ステップS7と同様の
テストが行われ、故障したエントリに対応する有効ビッ
ト201 が全て”０” (無効)にされ、故障したエントリ
の数が汎用レジスタ１に書き込まれ、最後に発見した故
障したエントリの番号が整数演算部115 の汎用レジスタ
２に書き込まれる (ステップS10)。

【０３１７】列救済ずみのデータバッファ52に更に故障
があった場合はステップS12 に進み、故障がない場合は
ステップS13 に進む (ステップS11)。

【０３１８】ステップS10 のテストで故障が見つかった
場合はレジスタ２にセットされているエントリ番号が予
備行204 にセットされ、行CAM202に対応する有効ビット
201が”１”にされて故障したエントリの１つが予備行2
04 で置き換えられる (ステップS12)。ステップS10 で
故障が見つかったエントリの１つは予備行204 で救済さ
れるが、その他の故障が見つかったエントリは有効ビッ
ト201 の無効化によりアクセス禁止となる。このため、
メモリ部61のバリッドビットが”０”のままでデータバ
ッファ52がデータキャッシュとして動作する場合に有効
なエントリとなることがない。

【０３１９】データバッファ52の診断と救済との内容に
依存せずリセットシーケンスの実行クロック数を一定に
するため、整数演算部115 の主演算器1158にあるデクリ
メントカウンタの値がゼロになるまで待って次のステッ
プに進む (ステップS13)。

【０３２０】マイクロプログラムによりIROM部118 と整
数演算部115 とのデータバッファ52以外の未初期化部分
が初期化される (ステップS14)。

【０３２１】外部のメモリの”H ’FFFFFFF8”番地がア
クセスされてリセット直後に実行すべき命令のPC値とス
タックポインタSPI の初期値とからなる８バイトのデー
タがフェッチされる (ステップS15)。このアクセスが本
発明のデータ処理装置100 以外への最初のアクセスであ
り、リセット割り込みが入力されてからこのステップが
実行されるまでのクロック数はデータバッファ52の故障
内容及び救済の有無に拘わらず一定である。

【０３２２】外部からフェッチしたSPI の初期値がSPI
にセットされ、リセット直後の命令のPC値が整数演算部
115 からPC生成部113 と命令フェッチ部111 とに転送さ
れてリセット直後に実行する命令にジャンプし、リセッ
トシーケンスのマイクロプログラムが終了する (ステッ
プS16)。

【０３２３】以上、図３０，図３１及び図３２のフロー
チャートに示されているように、本発明のデータ処理装
置100 はマイクロプログラムによるリセット処理に際し
てデータバッファ52の診断および故障部分の予備回路へ
の置き換えを行う。リセットシーケンスはデータバッフ
ァ52の故障の有無に拘わらず常に同一クロック数で行な
われる。従って、本発明のデータ処理装置100 はデータ
バッファ52に故障がない場合も部分故障があって予備回
路によりその故障を救済した場合も、外部から見た製品
仕様は全く同じである。ただし、製品仕様には無関係で
ある汎用レジスタ1, 2, 3, 4にリセットシーケンスで発
見された故障に関する情報が記憶されるので、リセット
直後のプログラムでこれらのレジスタの内容を読み出す
ことにより LSI設計者は必要に応じて真の故障の有無を
知ることが可能である。

【０３２４】また、データバッファ52をデータキャッシ
ュとして使用する場合には、データバッファにいくつか
の故障があり、予備回路で一部分を救済してもなお故障
が残る場合、故障があるエントリへのアクセスが禁止さ
れるためそのエントリのバリッドビットを”１”にする
ことが出来ない。従って、データバッファ52は疑似的に
エントリ数が削減されたデータキャッシュとして動作
し、本発明のデータ処理装置100 は故障がない場合また
は故障が全て予備回路で救済された場合に比べデータキ
ャッシュのヒット率が異なるが、全体として間違った動
作をすることはない。

【０３２５】(10)「本発明の他の実施例」 上記実施例ではデータバッファ52に１つの予備行204 と
１つの予備列205 とを設けて故障を救済する例を述べた
が、予備行及び予備列の数を増加することにより救済の
可能性を高めてもよい。また、データバッファ52以外に
内蔵命令キャッシュ51に対しても同様に予備行及び予備
列を設けて故障を救済してもよい。

【０３２６】また、上記実施例では整数演算部115 の主
演算部にあるカウンタでリセットシーケンスの実行クロ
ック数を決定することによりデータバッファ52の故障の
有無に拘わらず常にリセットシーケンスの処理時間を一
定にしたが、リセット処理を行うマイクロプログラム自
体を故障の有無に拘わらず常に同一処理時間で終了する
ように記述してもよい。

【０３２７】更に、上記実施例ではマイクロプログラム
を使用することによりリセットシーケンスでデータバッ
ファ52の故障を救済する例を述べたが、システムのブー
トストラップメモリなどに記憶されたリセット直後の初
期化プログラムでデータバッファ52の故障を救済しても
よい。この場合、データ処理装置単体の製品仕様には故
障の有無による動作の違いを定義する必要があるが、デ
ータ処理装置と初期化プログラムとを併せたたシステム
全体としては予備回路で故障が救済できる限り、製品仕
様は同じである。

【０３２８】

【０３２９】

【発明の効果】本発明に係るメモリ装置及びデータ処理
装置は、メモリの全ビットに故障がなかった場合も、ま
た故障救済によりメモリ全体として故障がない状態とな
った場合も、リセット後は全く同様に動作するので、い
ずれの場合にも製品仕様上は良品となり、不良製品が減
少する。データ処理装置を１チップのLSI 上に実現する
場合、従来は故障メモリの部分修理が困難なため、本効
果は直接LSI の歩留り向上につながり、データ処理装置
を安価に提供することが可能になる効果が特に大きい。

【０３３０】また、本発明のメモリ装置及びデータ処理
装置は、故障救済の結果を必要に応じてリセット後のプ
ログラムで読み出すことができ、潜在的な故障の傾向を
知って、その後に製造するデータ処理装置の歩留りを更
に向上させることができる。なお、汎用レジスタは製品
仕様としては初期値が定義されないため、故障救済を行
ったデータ処理装置は故障救済情報の内容に拘わらず製
品仕様としてはすべて良品で、故障救済による製品製造
上の歩留り低下はない。

【０３３１】また、本発明に係るメモリ装置及びデータ
処理装置は、マイクロプログラムの内容に自由度を持た
せながらリセットルーチンの処理時間を一定にすること
ができ、高性能でコンパクトなマイクロプロラムで故障
救済を行うことができる。

【０３３２】また、本発明に係るメモリ装置及びデータ
処理装置は、故障したエントリが故障救済のために用意
された予備エントリの数より多い場合でも、使用可能な
エントリ数に違いはあるがキャッシュメモリとしては常
に正しい動作するデータキャッシュを歩留りよく実現
し、装置全体を安価に実現することができる。

【０３３３】

【０３３４】

【図面の簡単な説明】

【図１】本発明のデータ処理装置を用いたシステム構成
の一実施例を示すブロック図である。

【図２】本発明のデータ処理装置の命令フォーマットを
示す模式図である。

【図３】本発明のデータ処理装置の命令フォーマットを
示す模式図である。

【図４】本発明のデータ処理装置の命令フォーマットを
示す模式図である。

【図５】本発明のデータ処理装置の命令フォーマットを
示す模式図である。

【図６】本発明のデータ処理装置のコンテキストスイッ
チ命令である LDCTX命令と STCTX命令とで操作されるコ
ンテキストブロックのフォーマットを示す模式図であ
る。

【図７】LDCTX命令と STCTX命令とで操作されるコンテ
キストブロックのフォーマットを指定する CSWレジスタ
の構成を示す模式図である。

【図８】LDCTX 命令のビットパターンを示す模式図であ
る。

【図９】STCTX命令のビットパターンを示す模式図であ
る。

【図１０】本発明のデータ処理装置の機能構成を示すブ
ロック図である。

【図１１】バスインタフェイス部の構成を示すブロック
図である。

【図１２】命令フェッチ部の構成を示すブロック図であ
る。

【図１３】本発明のデータ処理装置の命令とアドレッシ
ングモードのフォーマットを示す模式図である。

【図１４】本発明のデータ処理装置の命令デコード部の
構成を示すブロック図である。

【図１５】本発明のデータ処理装置のPC生成部の構成を
示すブロック図である。

【図１６】本発明のデータ処理装置のアドレス生成部の
構成を示すブロック図である。

【図１７】本発明のデータ処理装置のオペランドアクセ
ス部の構成を示すブロック図である。

【図１８】本発明のデータ処理装置のIROM部の構成を示
すブロック図である。

【図１９】本発明のデータ処理装置のFROM部の構成を示
すブロック図である。

【図２０】本発明のデータ処理装置の整数演算部の構成
を示すブロック図である。

【図２１】本発明のデータ処理装置のIROM部のマイクロ
プログラムで操作される整数演算部周辺の構成を示すブ
ロック図である。

【図２２】本発明のデータ処理装置の浮動小数点演算部
の構成を示すブロック図である。

【図２３】本発明のデータ処理装置の命令パイプライン
の構成を示す模式図である。

【図２４】本発明のデータ処理装置のオペランドアクセ
ス部のデータバッファのウエイ構成を示す模式図であ
る。

【図２５】本発明のデータ処理装置のオペランドアクセ
ス部のデータバッファの各ウェイブロックの詳細構成を
示すブロック図である。

【図２６】本発明のデータ処理装置の入出力信号を示す
模式図である。

【図２７】本発明のデータ処理装置の整数演算部にある
プロセッサ状態語(PSW) の構成を示す模式図である。

【図２８】本発明のデータ処理装置の内蔵データバッフ
ァと内蔵命令キャッシュとの制御を行うバッファメモリ
制御レジスタの構成を示す模式図である。

【図２９】本発明のデータ処理装置の内蔵データバッフ
ァと内蔵命令キャッシュとのパージ動作を制御するパー
ジ指定レジスタの構成を示す模式図である。

【図３０】本発明のデータ処理装置のリセットシーケン
スのフローチャートである。

【図３１】本発明のデータ処理装置のリセットシーケン
スのフローチャートである。

【図３２】本発明のデータ処理装置のリセットシーケン
スのフローチャートである。

【符号の説明】

52 データバッファ 61 メモリ部 62 行デコード部 115 整数演算部 201 有効ビット 202 行CAM 203 行デコーダ 204 予備行 205 予備列 206 主アレイ 207 列マルチプレクサ 208 列デコーダ 209 列レジスタ 212 比較器 220 ウェイ0 221 ウェイ1 222 ウェイ2 223 ウェイ3 225 ウェイ選択制御回路 1152 複演算器 1155 汎用レジスタ部 1156 作業レジスタ 1158 主演算器 RESET# リセット入力ピン CLK クロック入力ピン

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 リセット信号が入力されるリセット信号
   入力端子と、クロックが入力されるクロック入力端子と、 第１，第２，第３のメモリからなるメモリ部と、第４の
   メモリと、前記第４のメモリに書込まれた情報に従って
   前記メモリ部の各メモリ間の電気的接続を切換えること
   により前記第１のメモリ又は前記第２のメモリを前記第
   ３のメモリと置き換える制御部とを有するメモリ機構
   と、 前記リセット信号入力端子から前記リセット信号が入力
   された場合に前記クロック入力端子から入力されるクロ
   ックに同期して前記メモリ機構の故障診断を行い、 前記第１のメモリに故障があると診断された第１の場合
   は、前記第４のメモリに第１の値を書き込むことにより
   前記制御部に前記第１のメモリを前記第３のメモリに置
   き換えさせる処理を所定クロック数で行わせることによ
   り、 前記第２のメモリに故障があると診断された第２の場合
   は、前記第４のメモリに第２の値を書き込むことにより
   前記制御部に前記第２のメモリを前記第３のメモリに置
   き換えさせる処理を前記第１の場合と同一クロック数で
   行わせることにより、 前記メモリ機構に故障がないと診断された第３の場合
   は、前記第４のメモリに第３の値を書き込む処理を前記
   第１及び第２の場合と同一クロック数で行わせることに
   より 前記メモリ部の初期化を行う 診断回路とを備えたこ
   とを特徴とするメモリ装置。
2. 【請求項２】 診断回路はレジスタを有し、第１の場合
   は該レジスタに第１の初期値を書き込み、第２の場合は
   前記レジスタに第２の初期値を書き込み、第３の場合は
   前記レジスタに第３の初期値を書き込むことにより、リ
   セット時のメモリ部の各メモリの置き換え結果を前記レ
   ジスタに保持してリセット時の処理を終了することを特
   徴とする請求項１に記載のメモリ装置。
3. 【請求項３】 リセット信号入力端子とクロック入力端
   子と診断回路とに接続し、故障診断及びメモリ部の初期
   化のリセットルーチンを実行するためのマイ クロプログ
   ラムを保持する制御プログラム記憶手段を有していて前
   記診断回路の動作を制御する診断制御機構と、 前記診断制御機構に接続し、マイクロプログラムの実行
   に要するクロック数を計数するカウンタとを備え、 該制御プログラム記憶手段に記憶されたリセットルーチ
   ンを前記リセット信号入力端子からの前記リセット信号
   の入力により起動して前記リセットルーチンを実行し、
   その実行に要するクロック数を前記カウンタにより制御
   することを特徴とする請求項１に記載のメモリ装置。
4. 【請求項４】 バリッドビットとタグフィールドとデー
   タフィールドとから構成されるエントリ複数からなるメ
   モリ部と、前記メモリ部に接続し前記メモリ部の各エン
   トリに対応するアクセス許可ビットの値を記憶する制御
   メモリと、前記アクセス許可ビットが第１の値である場
   合は前記バリッドビットと前記タグフィールドとの値に
   従って前記データフィールドの値の有効／無効を判断し
   て有効である場合にはヒットと判定し、無効である場合
   にはミスと判定し、前記アクセス許可ビットが第２の値
   である場合は前記データフィールドの値に拘わらずミス
   と判定するヒットミス判定部とを有するバッファメモリ
   機構と、 前記バッファメモリ機構に接続し、レジスタと演算回路
   とを有し、前記バッファメモリ機構へのデータの書き込
   み，前記バッファメモリ機構からのデータの読み出し及
   びデータ間の演算を行う演算機構と 前記メモリ部の各エ
   ントリの故障診断を行い、 故障がないと診断されたエントリに対応するアクセス許
   可ビットを前記第１の値とすることにより、ヒット又は
   ミスと判定し、また 故障があると診断されたエントリに
   対応するアクセス許可ビットを前記第２の値とすること
   によりデータフィールド値に拘わらずミスと判定し、 故障があると診断されたエントリを無効化し、この部分
   を切り放すことで前記バッファメモリ機構の故障救済を
   行う診断回路と を備えた ことを特徴とするメモリ装置。
5. 【請求項５】 リセット信号が入力されるリセット信号
   入力端子と、 クロックが入力されるクロック入力端子と、 第１，第２，第３のメモリからなるメモリ部と、第４の
   メモリと、前記第４のメモリに書込まれた情報に従って
   前記メモリ部の各メモリ間の電気的接続を切換えること
   により前記第１のメモリ又は前記第２のメモリを前記第
   ３のメモリと置き換える制御部とを有するメモリ機構
   と、 前記メモリ機構と前記クロック入力端子と前記信号入力
   端子とに接続し、レジスタと演算回路とを有し、前記メ
   モリ機構へのデータの書き込み，前記メモリ機構からの
   データの読み出し及びデータ間の演算を行う演算機構と
   を備え、 前記演算機構は、 前記リセット信号入力端子から前記リセット信号が入力
   された場合に前記クロック入力端子から入力されるクロ
   ックに同期して前記メモリ機構の故障診断を行い、 前記第１のメモリに故障があると診断された第１の場合
   は前記第４のメモリに第１の値を書き込むことにより前
   記制御部に前記第１のメモリを前記第３のメモリに置き
   換えさせる処理を所定クロック数で行わせることによ
   り、 前記第２のメモリに故障があると診断された第２の場合
   は前記第４のメモリに第２の値を書き込むことにより前
   記制御部に前記第２のメモリを前記第３のメモリに置き
   換えさせる処理を前記第１の場合と同一クロック数で行
   わせることにより、 前記メモリ機構に故障がないと診断された第３の場合は
   前記第４のメモリに第３の値を書き込む処理を前記第１
   及び第２の場合と同一クロック数で行わせることにより
   前記メモリ部の初期化を行う べくなしてある ことを特徴
   とするデータ処理装置。
6. 【請求項６】 演算機構は、第１の場合はレジスタに第
   １の初期値を書き込み、第２の場合は前記レジスタに第
   ２の初期値を書き込み、第３の場合は前記レジスタに第
   ３の初期値を書き込むことにより、リセット時のメモリ
   部の各メモリの置き換え結果を前記レジスタに保持して
   リセット時の処理を終了することを特徴とする請求項５
   に記載のデータ処理装置。
7. 【請求項７】 リセット信号入力端子とクロック入力端
   子と演算機構とに接続し、故障診断及びメモリ部の初期
   化のリセットルーチンを実行するためのマイクロプログ
   ラムを保持する制御プログラム記憶手段を有していて前
   記演算機構の動作を制御する演算制御機構と、 前記演算制御機構に接続し、前記マイクロプログラムの
   実行に要するクロック数を計数するカウンタとを備え、 前記制御プログラム記憶手段に記憶されたリセットルー
   チンを前記リセット信号入力端子からの前記リセット信
   号の入力により起動して前記リセットルーチンを実行
   し、その実行に要するクロック数を前記カウンタにより
   制御する ことを特徴とする請求項５に記載のデータ処理
   装置。
8. 【請求項８】 バリッドビットとタグフィールドとデー
   タフィールドとから構成されるエントリ複数からなるメ
   モリ部と、前記メモリ部に接続し前記メモリ部の各エン
   トリに対応するアクセス許可ビットの値を記憶する制御
   メモリと、前記アクセス許可ビットが第１の値である場
   合は前記バリッドビットと前記タグフィールドとの値に
   従って前記データフィールドの値の有効／無効を判断し
   て有効である場合にはヒットと判定し、無効である場合
   にはミスと判定し、前記アクセス許可ビットが第２の値
   である場合は前記データフィールドの値に拘わらずミス
   と判定するヒットミス判定部とを有するバッファメモリ
   機構と、 前記バッファメモリ機構に接続し、レジスタと演算回路
   とを有し、前記バッファメモリ機構へのデータの書き込
   み，前記バッファメモリ機構からのデータの読み出し及
   びデータ間の演算を行う演算機構と を備え、 前記演算機構は、 前記メモリ部の各エントリの故障診断を行い、 故障がないと診断されたエントリに対応するアクセス許
   可ビットを前記第１の値とすることにより、ヒット又は
   ミスの判定を行なわせ、また 故障があると診断されたエ
   ントリに対応するアクセス許可ビットを前記第２の値と
   することによりデータフィールドの値に拘わらずミスと
   する判定を行なわせ、 故障があると診断されたエントリを無効化し、この部分
   を切り放すことで前記バッファメモリ機構の故障救済を
   行う べくなして あることを特徴とするデータ処理装置。