JPH03162798A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に関し、更に詳述すれ
ばその冗長回路に関するものである。

〔従来の技術〕

一般に大容量半導体メモリでは歩留りを向上させるため
に冗長回路技術を用いている．この冗長回路技術は数ビ
ットの不良を持つチップにおいて、不良部分を予めチッ
プ内に用意している冗長メモリと置き換えて、チップと
しては良品とするものである。この時の不良部分のアド
レスデータをチンプ内部で不揮発に記憶する必要がある
ため、ＤＲＡＭのような揮発性のメモリではポリシリコ
ンヒューズ等を切断したか否かで記憶している。しかし
ＥＥＦＲＯＭのような不揮発性メモリでは前述したよう
な情報をメモリアレイ内のメモリセルと同じ素子で不揮
発に記憶することが出来る。

第３図は不揮発性半導体記憶装置のブロック図、第４図
は冗長回路部のブロック図、第５図は第４図における不
揮発性ラッチの回路図である。

第３図において、行及び列方向に複数のメモリセルを並
べて形威されているメモリアレイ１は、その周辺にコラ
ムデコーダ２、読出し／書込み回路３、ロウデコーダ４
、予備ロウデコーダ５及び予備ロウ６を備えている。ア
ドレスデータＡＤはアドレスバソファ７へ与えられ、ア
ドレスバッファ７の出力は前記ロウデコーダ４及び冗長
回路部８へ与えられる。冗長回路部日の出力は前記予備
ロウデコーダ５に与えられる。データＤＴは入出力バッ
ファ９を介して読出し／書込み回路３に対して人出力さ
れる。制御信号ＣＳはバッファ１０を介して制御回路１
ｌへ与えられ、その出力を高電圧発生回路ｌ２へ与える
。高電圧発生回路１２の出力は、前記読出し／書込み回
路３、冗長回路部８及び予備口ウデコーダ５に与えられ
るようになっている。

第４図において、アドレスバッファ７　（第３図参照）
から出力されるアドレスデータ＾Ｄに対応するアドレス
バッファ出力２２。〜２２７は、不揮発性ラフチ１７。

〜１７，，に各別に与えられ、各不揮発性ラッチ１７。

〜１７、の出力２３。〜２３，ｌはコンパレータ１８。

〜１８７に与えられる。このコンパレータ１８。

〜１８、には、前記アドレスバッファ出力２２。〜２２
７が与えられる。コンバレータ１８。〜１８７は、不揮
発性ラッチ１７。〜１７７の出力２３。〜２３７とアド
レスバソファ出力２２。〜２２７とを比較する。

コンパレータｌ８。〜１８，，の出力２４。〜２４７は
デコーダ１９に与えられる。デコーダ１９はコンパレー
タ１８。〜ｌ８ｌ１の出力２４。〜２４．をデコードし
て、全てが“Ｈ”の場合にはその出力２５。を“Ｈ”に
し、いずれかが“Ｌ”の場合にはその出力２５。を″Ｌ
″にするようになっている。この出力２５。は予備ロウ
デコーダ５（第３図参照）へ与えられる。

また、このような回路は予備ロウの数に対応して設けら
れ、デコーダｌ９と同様に出力するデコーダの各出力２
５が予備口ウデコーダ５に与えられる。

そして夫々の出力２５に対応する予備ロウが選択される
ようになっている。即ち、前述したように不良部分のア
ドレスデータを、メモリアレイ内のメモリセルと同様の
トランジスタ１０３．　１０４で不揮発に記憶すること
ができる。なお、第４図における冗長回路部８にはアド
レスデータ２２。〜２２，，及び南７〜『が与えられる
が、便宜上アドレスデータ２２．一〜『を省略している
． 第５図において、電源電圧１１３（１１３）は、Ｎチャ
ネルトランジスタ１０１　（１０２）とフローティング
ゲートを有するトランジスタ１０３（１０４）との直列
回路に与えられており、トランジスタ１０１　（１０２
）のゲートはトランジスタ１０２（１０１）とフローテ
ィングゲートＦＧを有するトランジスタ１０４　（１０
３）との接続部と接続されていて、トランジスタ１０２
と１０４との接続部から例えば出力２３。を出力するよ
うになっている。チップ内部で昇圧する前記高電圧発生
回路１２（第３図参照）の高電圧ｖ．ｐはＮチャネルト
ランジスタ１０８（１１０）と１０９（１１１）との直
列回路に与えられ、また高電圧スイッチ１０７．１１２
の電源として与えられている。トランジスタ１０８（１
１０）と１０９（１１１）との接続部は、ドレイン側に
薄いトンネル酸化膜領域を有しており、トランジスタ１
０３，１０４のフローティングゲートＰＧ及びコントロ
ールゲー｝ＣＧに接続した２層のゲートを有するトラン
ジスタ１０６（１０５）のコントロールゲートＣＧと接
続されている。

高電圧スイッチ１０７（１１２）及びトランジスタ１０
９（１１１）のゲートには、例えば前記アドレスバフフ
ァ出力２２。（Ω７）、が与えられる．高電圧スイッチ
１０７（１１２）の出力は前記１・ランジスタ１０８（
１１０）のゲートに与えられる．高電圧スイッチ１０７
，１１２は、その入力が“Ｈ″のときにその出力を“Ｌ
”にし、入力が“Ｌ”のときにその出力を高電圧にする
．このような不揮発性半導体記憶装置は、メモリアレイ
の不良メモリの数を計数して、その数がチップ内部の予
備メモリで足るか否かを検討し、足る場合には不良メモ
リのアドレスを検出しておく。

次にこの冗長回路部８の動作を第４図及び第５図により
説明する．冗長回路部８ではアドレスデータを不揮発に
記憶させる記憶モードと、通常の読出し、書込みの動作
をする通常モードとがある．そこで、先ず記憶モードに
ついて説明する。チップをアドレスデータの記憶モード
にして先に検出しておいた不良メモリのアドレスデータ
を入力する．入力されたアドレスデータＡＤはアドレス
バッツァ７から冗長回路部８へ入力される。それにより
冗長回路部８内の不揮発性ラッチ１７。〜ｌ７，１はそ
れに入力されたアドレスバンファ出力に応じて不良メモ
リのアドレスデータが書き込まれる．第５図は１ビット
の不揮発性ラッチを示しており、ここではアドレスバッ
ファ出力２２。（２２，〜２２，１’）が１Ｈ”で、ア
ドレスバッファ出力’Ｗ＜ｚｚ．〜２２．　）が“Ｌ”
の場合について説明する．アドレスバッファ出力２２。

（２２ｌ〜２２，ｌ）が“Ｈ′になるとトランジスタ１
０９はオンして、高電圧スイッチ１０７は“Ｌ”を出力
するためトランジスタ１０ＢはオフしノードＮ１は“Ｌ
１になる。一方、アドレスバソファ出力’ｒ＜”Ｗ　〜
！＞が　゛Ｌ″になるとトランジスタＩｌｌはオフして
、高電圧スイフチ１１２は高電圧を出力するためトラン
ジスタ１１０はオンしノードＮ２は高電圧ｖＩ，ｐにな
る。この電圧条件ではトランジスタ１０５のドレインつ
まりノードＮｌがＯＶ，コントロールゲートＣＧっまり
ノードＮ２が高電圧Ｖ．になるため、フローティングゲ
ートＦＣに電子が注入され、トランジスタｌ０５のしき
い値電圧は高くなる。そして、トランジスタ１０３，１
０５のコントロールゲートＣＧは共通になっているがら
、トランジスタ１０３のしきい値電圧も同時に高くなる
。

一方、トランジスタ１０６ではドレインつまりノードＮ
２が高電圧ｖｐｌｌであり、コントロールゲートＣＧつ
まりノードＮ１がＯ■になるため、フローティングゲー
トＦＧより電子が引き抜かれて、トランジスタ１０６の
しきい値電圧は低くなる。また同時にトランジスタ１０
４のしきい値電圧も低くなる。このようなアドレスデー
タの書き込みが行われると、トランジスタ１０１，　１
０２，　１０３，　１０４からなる回路ではトランジス
タ１０３のしきい値電圧がトランジスタ１０４のしきい
値電圧に比べて高いため、必然的にノードＮ３が“Ｈ”
なり、ノードＮ４が“Ｌ”になる。

そして電源を遮断してもトランジスタ１０３，１０４の
動作状態が変化しないため、再び電源を接続してもラッ
チ状態は変わらない。このようにして人力したアドレス
データが不揮発に記憶される。

次に通常モードについて説明する。ここでは既に前述し
たアドレスデータを不揮発に記憶する記憶モードが終了
しているとする。通常モードでは不良メモリのアドレス
が入力された場合に予備メモリのアドレスを選択し、不
良メモリのアドレスは非選択にする必要がある。そこで
アドレスデータたるアドレスバフファ出力２２。〜２２
。が入力されるとコンパレータ１８。〜ｌ８，，は、不
揮発性ラッチｌ７。〜ｌ７，１の出力２３。〜２３，ｌ
と、入力されたアドレスバッファ出力２２。〜２２７と
を比較し、同一データであるとその出力２４。〜２４ｎ
を“Ｈ”にする。コンパレータ１８ｏ〜１８，ｌの出力
２４。〜２４，ｌが全て″Ｈ′であるとデコーダ１９の
出力は′Ｈ”になり、出力２４。〜２４，ｌのいずれか
が“Ｌ”であると“Ｌ′一になる。そして他の不揮発性
ラッチも同様に動作して夫々のデコーダ（図示せず）は
出力２５　．　２５・・・を出力する。デコーダ１９の
出力２５．２５・・・のうちの１つが″Ｌ”であれば、
メモリアレイ１を選択し、゜Ｈ″であれば予備ロウ６を
選択する。

このような動作により不良メモリがあるロウのアドレス
は予備ロウのアドレスに置き換えられる。

また通常の動作モードでは高電圧発生回路１２は高電圧
Ｖｐｐを出力せず、それにより高電圧スイッチ１０７．
　１１２も動作しない。それ故、第５図でノードＮｌ，
Ｎ２には電圧が与えられず不揮発に記憶されたアドレス
データに変化が生じない。

〔発明が解決しようとする課題〕

前述したように従来の不揮発性半導体記憶装置における
冗長回路部では、予備メモリをロウ方向に用意した場合
、不揮発性ラッチの数は、（ロウアドレスのビット数）
×（予備ロウの数）だけ必要となり、予備メモリの数が
多くなるとチップ面積が大幅に増大するという問題があ
る。

本発明は斯かる問題に鑑み、予備ロウの数を増加させて
もチップ面積が増大しない冗長回路が得られる不揮発性
半導体記憶装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明に係る不揮発性半導体記憶装置は、メモリアレイ
の不良メモリセルを補うべく設けている予備メモリアレ
イを、メモリアレイと同様に構成しており、その予備メ
モリアレイにアドレスデータを不揮発に書込む手段及び
書き込まれたアドレスデータを読出す手段を備える構成
にする。

〔作用〕

予備メモリアレイをメモリアレイと同様に構或する。デ
ータの書き込み手段により予備メモリアレイにアドレス
データを不揮発に書き込む。データの読み出し手段によ
り予備メモリアレイに書き込んだアドレスデータを読み
出す。

これにより、予備ロウを追加する場合、追加する予備ロ
ウに対し、予備メモリアレイの１列分を追加すればよい
。

〔実施例〕

以下本発明をその実施例を示す図面により詳述する。第
１図は本発明に係る不揮発性半導体記憶装置に用いてい
る冗長回路の回路図ある。メモリアレイ１の不良メモリ
セルを補う予備メモリセル３４，３５，３６．３７は前
記メモリアレイｌ　（第３図参照）のメモリセルと同様
に構成されており、夫々のメモリセル３４，３５，３６
．３７は選択トランジスタ３２とメモリトランジスタ３
３とが直列接続されており、コントロールゲート選択ト
ランジスタ３１のソースがメモリトランジスタ３３のコ
ントロールゲートと接続されている。センスアンプ４６
　（４７）は、メモリセル３４　（３５）　，　３６　
（３７）のトランジスタ３２　（３２）　，　３２　（
３２）及び高電圧スイッチ６９　（７０）と接続されて
いる。高電圧スイッチ６９．７０は冗長回路をイニシャ
ライズするときに読出しライン４８．４９を高電圧に立
上げる。またセンスアンプ４６はＮチャネルトランジス
タ３８を介し、センスアンプ４７はＮチャネルトランジ
スタ３９を介して接地ライン５２と接続され、接地ライ
ン５２は前記メモリセル３４．３６のメモリトランシス
タ３３と３３との接続部及び前記メモリセル３５．３７
のメモリトランジスタ３３と３３との夫々の接続部と接
続されている。センスアンプ４６．　４７の出力６５．
６６は予備口ウデコーダ５（第３図参照）へ与えられる
。前記トランジスタ３８．３９の夫々のゲートには、ア
ドレスデータを不揮発に書き込むときに“Ｈ”になるＲ
ＥＤＰＲＯ信号が与えられる。またアドレスデータを不
揮発に書き込むときに高電圧Ｖ，，になる、その高電圧
Ｖｐｐは高電圧スイッチ４２，４３．４４．４５にその
電源として与えられる。高電圧スイッチ４２（４３）は
書き込みライン５０（５１）と接続されており、書き込
みライン５０（５１）は、メモリセル３４（３５），３
６　（３７）のトランジスタ３１　（３１）　．　３１
　（３１）と、Ｎチャネルトランジスタ６７　（６８）
と、Ｎチャネルトランジスタ６３（６４）とに接続され
る。トランジスタ６７．６８のゲートのは冗長回路をイ
ニシャライズするときに″Ｈ”レベルになるＲＥＤＩＮ
Ｉ信号が与えられ、それにょり書込みライン５０．５１
を“Ｌ”レベルにする。高電圧スイッチ４４　（４５）
は選択ライン５５　（５６）と接続されており、選択ラ
イン５５　（５６）はメモリセル３４　（３６）　，３
５　（３７）のトランジスタ３１　（３１）　，　３２
　（３２）　，　３１　（３１）　，　３２　（３２）
のゲート及びＮチャネルトランジスタ４０（４１）と接
続されている。トランジスタ４０（４１）にはアドレス
バッファ７　（第３図参照）のアドレスバソファ出力２
２。（２２Ｉ　〜２２ｎ），２２．（２２１　〜綱７〉
が与えられる。ＮＡＮＤゲート５８．５９は書き込みラ
イン５０を、ＮＡＮＤゲート５９．　６１は書き込みラ
イン５１を選択するものであって、ＮＡＮＤゲー｝６０
．６１の出力はＮＡＮＤゲート５８．５９の一人力端子
に各別に与えられており、それらの他入力端子には、ア
ドレスデータを不揮発に書き込むときに“Ｈ”になるＲ
ＥＤＰＲＯ信号が与えられる。モしてＮＡＮＤゲー｝５
８，５９の出力は、トランジスタ６３．６４に各別に与
えられている。トランジスタ４０．　４１，６３．６４
のゲートには電源電圧ｙ　ｃｃが与えられる。　次にこ
のように構成した不揮発性半導体記憶装置の動作を各部
動作のタイミングチャートを示す第２図とともに説明す
る。この不揮発性半導体記憶装置はそれを動作させる以
前に各メモリセルをすべてしきい値電圧の低いプログラ
ム状態にする。そのためにＲＥＤＩＮＩ信号を“Ｈ″レ
ヘルニシ、書き込みライン５０．５１　ヲ“Ｌ”レヘル
にする。また高電圧スインチ６９．７０により読み出し
ライン４８．４９を高電圧に立ち上げ、入力されるアド
レスバッファ出力２２。（２２１　〜２２．　），’２
”Ｃ（２２１〜綱７）を″Ｈ″レベルにするとともに高
電圧スイッチ４４．４５により選択ライン５５．５６を
高電圧に立ち上げる。この状態ですべてのメモリトラン
ジスタ３３のドレインには高電圧が、コントロールゲー
トにはＯＶが与えられて、全てのメモリトランジスタ３
３はプログラム状態になる。

従来の不揮発性半導体記憶装置と同様に記憶モードと通
常モードとがある。先ず、アドレスデータを不揮発に記
憶する記憶モードについて説明する。チップをアドレス
データの書込みモードに設定して、予め検出しておいた
不良のアドレスを人力する。ここでは２２。（２２Ｉ〜
２２ｎ〉が“Ｈ”、青（『〜２２．　）が“Ｌ″の場合
について説明する．ＮＡＮＤゲート５８，　５９，　６
０．　６１からなるデコーダ１９により選択された例え
ば書込ライン５０は“Ｈ″になり、それ以外の例えば書
込みライン５１は“Ｌ′″になる。

アドレスデータの書込みモードでは高電圧ＶＰＰが与え
られるため“Ｈ”レベル状態の書込みライン５０は高電
圧スイフチ４２の動作により高電圧になる。

また書込みライン５１は“Ｌ”レベル状態であるため“
Ｌ”レベルヲ保持スる。アドレスバソファ出力２２。（
２２Ｉ　〜２２ｎ）が“Ｈ”、Ｗ：＜ｚｚ．〜『）が“
Ｌ”であることから選択ライン５５は高電圧スイッチ４
４の動作により高電圧になり、選択ライン５６は“Ｌ”
レベルになる。またＲＨＤＰＲＯ信号が“Ｈ”になるこ
とにより、トランジスタ３８．３９はオンして、すべて
の読出しライン４８．４９は“Ｌ”レベルになる。この
状態でメモリセル３４では選択ライン５５が高電圧であ
ることからトランジスタ３１．３２がオンして、メモリ
トランジスタ３３のコントロールゲートには高電圧が、
ドレインにはＯｖが与えられる。そして、このような電
圧条件のときメモリトランジスタ３３ではフローティン
グゲートに電子が注入されて、しきい値電圧が高くなる
。他のメモリセル３５，３６．３７ではコントロールゲ
ートに高電圧が与えられないため、メモリトランジスタ
のしきい値電圧は変わらない。またアドレスバソファ出
力２２。以外のアドレスデータも同様にして読出しライ
ン４８に接続されているメモリセルにデータが書込まれ
る。以上の動作により不良ピントのアドレスデータを不
揮発に記憶できる。

次に通常モードについて説明する。ここでは前述した記
憶モードが終了しているとする。通常動作モードではＲ
ＥＤＰＲＯ信号が”Ｌ’であるためすべての書込みライ
ン５０．５１は“Ｈ′″になる。またアドレスデータが
入力されて例えば選択ライン５５が“Ｈ”になると、そ
のｉ５［ライン５５のトランジスタ３１．３２はオンす
るためメモリトランジスタ３３のコントロールゲートは
６Ｈ”レベルになり、メモリトランジスタ３３のドレイ
ンにはセンスアンプ４６が接続される。ここでセンスア
ンプ４６を動作させると、読出しライン４８に接続され
ている選択されたすべてのメモリセル３３がしきい値電
圧の高い状態であると電流は流れないため、センスアン
プ４６の出力６５は“Ｈ”レベルになり、冗長のための
予備メモリセル３４が選択される。また読出しライン４
８に接続されたメモリセルのいずれかにしきい値電圧の
低い状態のものがあれば電流が流れて、センスアンブ４
６の出力６５は“Ｌ”　レベルになり、冗長でないメモ
リアレイが選択される。

以上の動作により不良メモリのアドレスが入力されたと
きに予備メモリセルを選択して予備ロウを選択すること
ができる。

〔発明の効果〕

以上のように本発明は、メモリアレイの不良メモリセル
を補う予備メモリセルを、メモリアレイと同様に構成し
ているメモリセルを使用するから、複数の子備ロウを追
加する場合は、追加する予備ロウに対して１列の予備メ
モリアレイを追加すればよい。

また、従来は不良メモリセルのアドレスを記憶する不揮
発性ランチに多数のトランジスタを要したが、予備メモ
リセルでは６個のトランジスタを用いればよい。したが
って予備ロウの数が増加してもチップ面積が殆ど増大す
ることがない極めて小型の不揮発性半導体記憶装置を提
供できる優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体記憶装置の冗長回
路部の回路図、第２図はその各部動作のタイミングチャ
ート、第３図は不揮発性半導体記憶装置のブロック図、
第４図は従来の冗長回路部のブロック図、第５図はその
不揮発性ラッチの回路図である。 ３１．３２・・・トランジスタ　３３・・・メモリトラ
ンジスタ３４，３５．３６．３７・・・メモリセル　３
８，３９．４１．４１・・・Ｎチャネルトランジスタ　
４２，４３，４４．４５・・・高電圧スイッチ　４６．
４７・・・センスアンプ　４８．　４９・・・読出しラ
イン　５０．５１　・・・書込みライ７　　５Ｂ，５９
，６０．６１　・ＮＡＮＯゲート　６９　．　７０・・
・高電圧スイソチなお、図中、同一符号は同一、又は相
当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）メモリアレイと、そのメモリアレイの不良メモリ
   セルを補う予備メモリアレイとを備えている不揮発性半
   導体記憶装置において、 前記予備メモリアレイは前記メモリアレイと同様に構成
   されており、前記予備メモリアレイにアドレスデータを
   不揮発に書込む手段及び書き込まれたアドレスデータを
   読み出す手段を備えていることを特徴とする不揮発性半
   導体記憶装置。