KR100300696B1

KR100300696B1 - 반도체기억장치

Info

Publication number: KR100300696B1
Application number: KR1019980005922A
Authority: KR
Inventors: 다다유끼 다우라; 시게루 아쯔미; 히로노리 반바
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-02-26
Filing date: 1998-02-25
Publication date: 2001-10-27
Also published as: KR19980071692A; JPH10241400A; US5963500A; TW377506B

Abstract

본 발명은 셀 전류 모니터용 버스를 1개로 하고 칩 사이즈의 증대를 억제하고 또한 성능의 악화를 방지시킬 수 있는 반도체 기억 장치를 제공한다. 입출력 패드(IO0 ∼ IOi)와 데이타선 DLO ∼ DLi의 사이에 테스트 시에서 외부로 셀 전류를 유도하는 1단째의 트랜스퍼 게이트 MT0 ∼ MTi, 2단째의 트랜스퍼 게이트 MT20 ∼ MT2n이 설치되어 있다. 이 트랜스퍼 게이트군 IOGATE는 모니터 및 I/O 디코더 회로(24)의 출력(SELL00 ∼ SELLOi, SELL10 ∼ SELLli)에 의해 제어된다. 모니터 및 I/O 디코더 회로(24)는 메모리셀 전류를 모니터할 때의 테스트 신호인 MONITOR 신호와 복수의 I/O 선택용 신호 IO_SEL의 결합으로 제어된다. 모니터용 버스선 BUSCELL은 1개가 된다.

Description

반도체 기억 장치

본 발명은 특히 MOS형 트랜지스터를 기억 소자로서 이용한 데이타 기록/ 판독 가능한 반도체 기억 장치에 관한 것이다.

전기적으로 데이타 소거를 행하는 EEPROM의 메모리셀로서 사용되는 불휘발성 트랜지스터는 도 6에서 도시한 바와 같이 각각 절연막으로 분리된 2층의 다결정 실리콘으로 형성된다. 제1층째의 다결정 실리콘 층에 의해 부유 게이트(701)가 제2층째의 다결정 실리콘층에 의해 제어 게이트(702)가 각각 구성되어 있다. 참조 부호(703)는 소스, 참조 부호(704)는 드레인, 참조 부호(705)는 실리콘 기판, 참조 부호(706)는 컨택트홀이고 참조 부호(707)는 Al(알루미늄)으로 형성된 데이타선으로 컨택트홀(706)을 통해 드레인(704)에 접속된다. 이와 같은 구조의 메모리셀에서의 데이타의 기록, 판독 및 소거 동작에 대해 다음에 설명하기로 한다.

기록 동작은 드레인 전위 VD를 5.5V, 제어 게이트 전위 VCG를 10V, 소스 전위 VS를 OV로 각각 설정하고 부유 게이트에 열 전자를 주입함으로써 행해진다.

소거 동작은 제어 게이트 전위 VCG를 -7V, 드레인 전위 VD를 플로우팅으로 하여 소스에 예를 들면 6.5V를 인가한다. 이 때, 부유 게이트 중의 전자는 터널 효과에 의해 소스로 방출된다.

판독 동작은 제어 게이트 전위 VCG를 5V, 드레인 전위 VD를 0.8V, 소스 전위 VS를 0V로 각각 설정함으로써 행해진다. 이 때, 메모리셀의 기억 데이타가 "0"(기록상태)에서는 소스·드레인 간에는 전류가 거의 흐르지 않고, 기억 데이타가 "1"(소거 상태)에서는 소스·드레인 간에 60㎂ 정도의 셀 전류가 흐른다.

이와 같은 트랜지스터를 메모리셀로 하는 불휘발성 반도체 기억 장치에서는 기록/소거 후의 메모리셀 트랜지스터 임계치 전압의 분포가 매우 중요해진다.

소거 후의 메모리셀의 분포를 도 7을 이용하여 설명하기로 한다. 메모리셀에서는 통상 소거 후 2V∼3V정도 임계치 전압의 변동이 있다. 이 변동의 상한을 Vthb로 한다. 이 상한을 낮게 할 수 있으면 전체로서 메모리셀의 셀 전류를 증대시킬 수 있다. 그렇게 되면 메모리셀의 판독을 보다 고속으로 행할 수 있다.

임계치 전압의 변동이 큰 경우, 그 하한은 Vthc가 되는 것이 고려된다. Vthc로 되면 임계치 전압은 0V보다 작아진다. 이렇게 되면 동일 데이타선 상의 "0"셀을 판독할 때, 0V보다 작은 임계치 전압을 갖는 셀로부터 누설 전류가 발생하여 "1"을 판독하여 되어 오동작을 일으키게 된다. 이와 같은 것을 방지하기 위해 소거 후의 임계치는 0V 이상(Vtha)으로 하는 것이 필요해진다.

상술과 같은 메모리셀의 변동을 조사하기 위해 통상 외부로부터 메모리셀의 전류를 모니터할 수 있는 테스트 회로를 탑재하는 경우가 많다.

도 8은 외부로부터 메모리셀의 전류를 모니터할 수 있는 테스트 회로를 탑재한 종래의 반도체 기억 장치의 주요부의 구성을 도시하는 회로도이다. 이 도면의 반도체 기억 장치에서는 메모리셀 어레이(21) 내에 행렬형으로 배치된 복수의 메모리셀(도시하지 않음)로부터의 각 데이타 I/O(이하, 단순히 I/O라 함)는 행 디코더(18)와 열 디코더(19)로 제어되는 열 게이트(20)에 신호가 인가되어 억세스된다. I/O는 감지 증폭기(S/AO ∼ S/Ai ; 22) 및 버퍼 회로(Dout0 ∼ Doouti : 23)를 통해 병렬로 판독되고 입출력 패드(IO0 ∼ IOi에 대응)로부터 출력된다. 즉, 메모리셀 어레이는 복수 블럭으로 분할되고, 각각의 블럭에서 액세스된 I/O를 소정의 입출력 패드에 도출한다.

상기 입출력 패드(IO0 ∼ IOi에 대응)와 데이타선 DLO ∼ DLi 간에 외부 모니터용 트랜스퍼 게이트 MTO ∼ MTi가 설치되어 있다. 모니터 테스트 신호 "MONITOR"가 "H"(하이 레벨)로 되면 열 게이트 트랜지스터 CTOO ∼ CTij를 통해 열 디코더 및 행 디로더에 의해 선택된 메모리셀 어레이 중의 메모리셀 트랜지스터의 셀 전류가 입출력 패드(IO0 ∼ IOi에 대응)로부터 직접 외부에서 모니터 가능해진다.

상기 테스트 회로 구성에서는 모니터용 트랜스퍼 게이트 MTO ∼ MTi는 메모리셀 어레이의 근처에 설치되는 경우가 많지만, 이 출력을 입출력 패드까지 통과시키기 위해서는 각각 버스선 BUSCELLO ∼ BUSCELLi가 필요해진다. 통상, 병렬 판독되는 비트수는 8비트/16비트/32비트 등이기 때문에 이 버스선의 개수는 직접, 기억 장치의 칩사이즈의 증가로 이어진다. 즉, 버스선의 개수는 비트수가 증가할수록 무시할 수 없게 된다.

또한, 이 버스선의 개수의 증가를 억제하기 위해서 BUSCELLO ∼ BUSCELLi의 역할을 판독 회로의 출력 버스 SAO0 ∼ SAOi 등으로 겸용시키는 경우도 있다. 이와 같은 구성을 취하면 BUSCELLO ∼ BUSCELLi는 생략할 수 있지만 SAO0 ∼ SAOi의 출력 버스에 여분의 기생 용량이 부가되어 버려 기억 장치의 성능의 악화로 이어진다.

이와 같이, 종래의 반도체 기억 장치에서는 메모리셀의 셀 전류를 모니터하는 테스트 회로의 탑재에 있어서 복수 라인의 모니터용 버스선이 필요하여 칩 사이즈의 증대로 이어지고 있다. 또한, 다른 내부 버스에 이 모니터용 버스를 겸용시킨 경우, 원래의 내부 버스에 모니터용 트랜스퍼 게이트 등의 여분의 기생 용량이 부가되어 버려 기억 장치의 성능의 악화를 초래하여 문제가 된다.

본 발명은 상기한 바와 같은 사정을 고려하여 상기 테스트 회로에서의 외부로의 모니터 전용 버스를 1개로 하는 것을 목적으로 하고, 칩 사이즈의 증대를 억제시키고 또한, 성능의 악화를 방지시킬 수 있는 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 반도체 기억 장치는 선택되는 행과 열에 따라 액세스를 행하기 위 해 메모리셀이 행렬형으로 배열되는 복수의 메모리셀 어레이와, 임의 전위의 입력 가능한 외부 패드에 접속된 1개의 버스선과, 상기 버스선과 복수의 메모리셀 어레이 간에 설치되며 선택적으로 상기 버스선과 상기 메모리셀 어레이 중 어느 하나의 열을 접속 가능하게 하는 트랜스퍼 게이트군과, 상기 트랜스퍼 게이트군을 제어하기 위한 디코더 회로를 구비하고, 상기 버스선을 통해 상기 메모리셀의 전류를 모니터하는 것을 특징으로 한다.

본 발명에서는 디코더 회로의 구성에 따라, 복수단의 트랜스퍼 게이트를 집적하고, 이것에 의해 메모리셀의 전류를 외부에서 모니터하기 위한 버스선을 1개로 한다.

제1도는 본 발명의 제 1 실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 회로도.

제2도는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 회로도로서, 제1도 중 모니터 및 I/O 디코더 회로의 구체예를 도시.

제3도는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 회로도로서, 도 1 중의 트랜스퍼 게이트군의 구체예를 도시.

제4도는 제2도의 모니터 및 I/O 디코더 회로에 관한 것으로, 디코드 제어되는 I/O 도출처를 도시하는 대응도.

제5도는 본 발명의 제4실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 회로도.

제6도는 본 발명에 따른 반도체 기억 장치의 메모리셀로서 일반적인 불휘발성 트랜지스터의 구성을 도시하는 단면도.

제7도는 소거 후의 메모리셀의 분포를 설명하는 전압-전류 특성도.

제8도는 외부로부터 메모리셀의 전류를 모니터할 수 있는 테스트 회로를 탑재한 종래의 반도체 기억 장치의 주요부의 구성을 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

18 : 행 디코더 19 : 열 디코더

20 : 열 게이트 21 : 메모리셀 어레이

22 : 감지 증폭기(S/A0 ∼S/AOi) 23 : 버퍼 회로(DoutO∼Douti)

24 : 모니터 및 I/O 디코더 회로 25 : 외부 패드

도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 회로도로서, 외부로부터 메모리셀의 전류를 모니터할 수 있는 테스트 회로를 탑재하고 있다. 메모리셀 어레이(21) 내에 행렬형으로 배치된 복수의 메모리셀(도시하지 않음)로부터의 각 데이타 I/O(이하, 단순히 I/O라 함)는 행 디코더(18)와 열 디코더(19)로 제어되는 열 게이트(20)에 신호가 인가되어 액세스된다. I/O는 감지 증폭기(S/AO ∼ S/Ai : 22) 및 버퍼 회로(Dout0 ∼ Douti : 23)를 통해 병렬로 판독되고, 입출력 패드(IO0 ∼ IOi에 대응)로부터 출력된다. 즉, 메모리셀 어레이는 복수 블럭으로 분할되고 각각의 블럭에서 억세스된 I/O를 소정의 입출력 패드에 도출한다.

이와 같은 반도체 기억 장치에서, 입출력 패드(IO0 ∼ IOi에 대응)와 데이타선 DLO ∼ DLi 간에 테스트 시에서 외부로 셀 전류를 유도시키는, 1단째의 트랜스퍼 게이트 MTO ∼ MTi, 2단째의 트랜스퍼 게이트 MT20 ∼ MT2n이 설치되어 있다. 이들은 트리 구조의 셀 전류 모니터용 트랜스퍼 게이트군 IOGATE를 구성한다.

트랜스퍼 게이트군 IOGATE는 모니터 및 I/O 디코더 회로(24)의 출력(SELLOO ∼ SELLOi, SELL10 ∼ SELL1i)에 의해 제어된다. 모니터 및 I/O 디코더 회로(24)는 메모리셀 전류를 모니터할 때의 테스트 신호인 MONITOR 신호와 복수의 I/O 선택용 신호 IO_SEL의 결합으로 제어된다.

모니터용 버스선 BUSCELL은 모니터 및 I/O 디코더 회로(24)의 출력에 의해 모니터용 트랜스퍼 게이트군 IOGATE 내의 복수단의 트랜스퍼 게이트를 통해 데이타선 DL₀∼ DL₁중 1개와 접속된다. 모니터용 외부 패드(25)는 예를 들면 어드레스 및 입출력용 핀 이외에 대응하는 패드를 이용할 수 있다. 바람직하게는, 테스트시에 불필요한 제어 핀(Ready/Busy핀 등)에 대응하는 패드를 사용하도록 구성한다.

또한, 메모리셀 어레이 중 임의의 메모리셀 전류를 모니터하는데 있어서는 메모리셀 게이트에 연결되는 버스선에 통상의 메모리의 판독 동작과는 다른 전위를 공급하도록 하고, 행 디코더에 공급되는 외부 전원을 VSW로 나타내었다. 외부 전원 VSW는 예를 들면, 테스트 시에 불필요한 패드로부터 전환 스위치를 통해 입력하는 것이다. 외부 전원 VSW는 가변이고 테스트 시, 얻어지는 셀 전류로부터 셀 임계치 전압을 구할 수 있다.

상기 구성에 따르면 모니터용 트랜스퍼 게이트군 IOGATE와 모니터 및 I/O 디코더 회로(24)는 비교적 근접하게 설치되고, 이들 회로의 점유 면적은 칩 사이즈에 대해 무시할 수 있게 된다. 또한, 모니터용 버스는 1개만으로 되기 때문에 메모리 셀 셀 전류를 모니터하는 테스트 회로에 의한 칩사이즈의 증대는 최소로 된다.

모니터 및 I/O 디코더 회로의 입력으로 되어 I/O 선택을 행하는 IO_SEL 신호는, 예를 들면, 소정의 입출력 패드(IO0 ∼ IOi 중 어느 하나에 대응)로부터 입력될 수 있다 즉, 통상의 데이타 DIN과 동일하도록 테스트 시에는 IO_SEL 신호를 특정의 입출력 패드로부터 입력하여 모니터 및 I/O 디코더 회로(24)를 제어하는 것이다.

또한, 입출력 패드로의 "H"/"L" 레벨의 입력의 결합에 의해 I/O를 선택할 수 있기 때문에, 또한 남았던 입출력 패드로부터 판독 시의 기준 전위를 만들기 위한 트랜지스터(더미셀)측으로의 전환을 행하는 것도 가능해지고, 이와 같은 더미셀의 전류를 모니터할 수도 있다.

상술한 I/O의 선택을 행하는 IO_SEL 신호의 입력에 관한 구성 및 더미셀의 전류를 모니터 가능하게 하는 구성에 대해 이하에 도시하는 제2 실시 형태 및 제3 실시 형태에 의해 설명하기로 한다.

도 2는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 회로도로서, 도 1의 모니터 및 I/O 디코더 회로(24)의 구체예를 도시하고 있다. 선택된 입출력 패드로부터의 각 입력 DIN0 ∼ DIN3(DINBO ∼ DINB3)는 DINO ∼ DIN3 각각의 상보 입력)는 테스트 시에는 IO_SEL 신호를 입력한다. 후단에 이어지는 트랜스퍼 게이트군(I0GATE)에 의한 전위 강하를 고려하여 고전위 VSWC로 변환하는 레벨 시프터(,31)가 설치되어 있다. 레벨 시프터(31)를 통해 각 신호는 복수의 NOR 게이트(32)를 통해 디코드된다.

즉, 디코드부 A는 도 1의 트랜스퍼 게이트군 IOGATE에서의 1단째의 트랜스퍼 게이트 MTO ∼ MTi를 제어하는 신호(SELL10 ∼ SELLli) 출력의 기능에 상당한다. 디코드부 B는 상기 트랜스퍼 게이트군 IOGATE에서의 2단째의 트랜스퍼 게이트 MT20∼ MT2n을 제어하는 신호(SELLOO ∼ SELLOi) 출력의 기능에 상당한다. 여기서, MONITOR 신호는 외부로부터 특별한 커맨드(계를 들면 고전위 신호)를 소정의 패드를 통해 입력함으로써 변화시킨다. 이 MONITOR 신호는 도시하지 않았지만 물론 다른 신호계와 마찬가지로 레벨 시프터(31) 등을 통해 상보 신호가 생성되어 테스트시에는 디코드부 B에 "L"(로우 레벨)이 전달된다.

ICELRD는 불량 메모리셀을 치환하여 동작하는 메모리셀, 소위 리던던시 메모리셀(R/D)군(이하, 리던던시라 함)으로의 억세스를 행하기 위해 설치되는 신호이다. 또한, 더미셀 선택에 관한 신호도 선택된 소정의 입출력 패드로부터 입력되어 각각 제어 신호를 생성한다.

도 3은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 회로도로서, 도 1의 트랜스퍼 게이트군 IOGATE의 구체예를 도시하고 있다. 또한, 도 4는 도 2의 디코드부 A, B 및 도 3의 IOGATE에 의해 디코드 제어되는 I/O의 도출처를 도시하는 대응도이다. H는 "H"(하이 레벨), L은 "L"(로우 레벨)을 도시 한다.

도 3에서 1단째의 트랜스퍼 게이트 MT10∼MTi 및 2단째의 트랜스퍼 게이트 MT20 ∼ MT2n에 상당하는 각 트랜지스터의 게이트에 도 2의 디코드부 A로부터의 ICELIOL0 내지 ICELIOL3 및 디코드부 B로부터의 ICELIOH0 내지 ICELIOH3의 신호가 각각 도면과 같이 대응하여 공급된다.

1단째의 트랜스퍼 게이트 MTO ∼ MTi에 상당하는 각 트랜지스터는 데이타선 DLO ∼ DL15(도 1에서는 DL0 ∼ DLi ; i=15)에 접속된다. 또한, DLRD는 리던던시에 접속되는 데이타이다. 2단째의 트랜스퍼 게이트 MT20 ∼ MT2n에 상당하는 각 트랜지스터는 통합하여 모니터용 버스선 BUSCELL을 통해 외부 패드(PAD)로 유도된다(도 1에서는 참조 부호(25)).

도 3에서는 도 1에서는 생략되어 있는 더미셀측의 기준 데이타선 DLR에 대해서도 그 기준 전류(더미셀의 전류)가 모니터될 수 있도록 구성하고 있는 것을 도시 한다. 기준측의 구성은 상기한 메인셀측(더미셀에 대해 메모리셀의 것을 말함)의 트랜스퍼 게이트군(IOGATE)으로 도시한 것과 동일하다.

이와 같은 구성으로부터, 메인셀측과 기준측을 전환시키는 스위치 회로가 필요하고 그 스위치 회로가 트랜지스터 TSW1, TSW2이다. 각 트랜지스터 TSW1, TSW2의 게이트에는 각각 도 2 중에서 생성된 ICELMAIN 신호와 ICELDUMY 신호가 부여된다.

도 5는 본 발명의 제4 실시 형태에 의한 반도체 기억 장치의 주요부의 구성을 도시하는 회로도이다. 도 1과 상이한 부분은 모니터용 버스선 BUSCELL을 외부로 도출하는데 있어서, 도 1의 외부 패드(25)를 사용하는 것 대신 적당한 입출력 패드(10i)를 겸용하는 구성으로 되어 있는 것이다. 그 때문에, 입출력 경로의 전환을 위한 회로가 IOi에 결합되는 구성이 된다. 또한, 상술의 외부 패드(25)에 대해 어드레스 및 입출력용 핀 이외에 대응하는 패드를 이용하는 것으로 해도 경로의 전환을 위한 회로는 필요하다.

상기 각 실시의 형태에 따르면, 예를 들면 입출력 패드로부터의 입력의 결합으로 디코더 회로의 제어가 달성되고 트리 구조에 집적된 복수단의 트랜스퍼 게이트군을 통해 메모리셀의 전류를 외부에서 모니터한다. 디코더 회로 내에서, 그 제어 신호를 고전위로 변환시키는 레벨 시프터가 설치되어 있으므로 이 트랜스퍼 게이트군제 의한 전위 강하는 극복할 수 있다. 버스선도 1개이고 또한 외부 패드는 조금도 증가하지 않도록 구성 가능하므로 고집적의 기억 장치에 매우 유리하다.

또한, 테스트 시에는 행 디코더로부터 메모리셀의 제어 게이트로 테스트용 전압이 공급된다. 더구나, 외부에서 자유롭게 변화시킬 수 있는 가변 전압이므로 메모리 셀 임계치 전압 특성도 조사할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 디코더 회로의 구성에 따라, 복수단의 트랜스퍼 게이트를 집적하고 이에 따라 메모리셀의 전류를 외부에서 모니터하기 위한 버스선을 1개로 할 수 있다. 이에 따라, 칩사이즈의 증대가 억제되고 또한 모니터용 버스선은 전용으로 설치되기 때문에 성능의 악화를 방지시킬 수 있는 반도체 기억 장치를 제공할 수 있다.

Claims

반도체 기억 장치에 있어서,

선택되는 행과 열에 따라 각각 액세스되는 복수의 메모리셀이 행렬형으로 배열된 메모리셀 어레이 ;

상기 복수의 메모리 셀 각각의 전류를 모니터하는데 사용되는 외부 단자;

상기 전류를 상기 외부 단자로 도출하기 위해 상기 외부 단자에 접속된 1 개의 버스선 ;

상기 버스선을 상기 메모리 셀 어레이내의 임의의 한 열에 선택적으로 접속시키기 위해, 상기 버스선과 상기 메모리셀 어레이 사이에 설치되고, 다단의 트랜스퍼 게이트들(multiple stages of transfer gates)의 트리 구조로 형성된 트랜스퍼 게이트군; 및

상기 트랜스터 게이트군내의 다단 각각에 대한 트랜스퍼 게이트들의 선택을 제어하기 위한 디코더 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리셀은 데이터 획득을 위해 억세스되는 정규 메모리셀과, 상기 정규 메모리셀로부터의 데이터 판독 시 기준 전위를 생성하는 더미(dummy)셀과, 상기 정규 메모리셀과 대체 가능한 리던던시(redundancy) 메모리 셀을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 트랜스퍼 게이트군과 상기 버스선과의 사이에 설치되어, 상기 정규 메모리셀측 또는 상기 더미셀측 중 어느 하나를 상기 트랜스퍼 게이트군을 통해 상기 버스선에 전기적으로 접속하기 위한 스위치 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 디코더 회로는 그 출력이 내부의 승압 전위에 의해 얻어지는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 각 메모리셀의 전류를 모니터하는 동안, 모니터용 전원 전압이 상기 행을 선택하기 위한 행 디코더에 공급되는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 모니터용 전원 전압은 가변인 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 외부 단자에서 모니터된 전류로부터 상기 각 메모리셀에 대한 임계치 전압이 결정되는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 모니터용 전원 전압은 상기 외부 단자와는 다른 외부 단자로부터 공급되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리셀 어레이내의 상기 열에 대응하는 신호들을 전달하기 위한 복수의 단자를 더 구비하고, 상기 디코더 회로는 상기 복수의 단자로부터 공급된 신호들의 조합에 따라 상기 트랜스퍼 게이트군의 선택을 제어하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

선택되는 행과 열에 따라 각각 액세스되는 복수의 메모리셀이 행렬형으로 배열된 메모리셀 어레이 ;

상기 복수의 메모리 셀 각각의 전류를 모니터하는데 사용되는 외부 단자;

상기 전류를 상기 외부 단자로 도출하기 위해 상기 외부 단자에 접속된 1 개의 버스선 ;

상기 버스선을 상기 메모리 셀 어레이내의 임의의 한 열에 선택적으로 접속시키기 위해, 상기 버스선과 상기 메모리셀 어레이 사이에 설치되고, 다단의 트랜스퍼 게이트들의 트리 구조로 형성된 트랜스퍼 게이트군;

상기 트랜스퍼 게이트군내의 다단 각각에 대한 트랜스퍼 게이트들의 선택을 제어하기 위한 디코더 회로; 및

상기 메모리셀 어레이내의 상기 열에 대응하는 신호들을 전달하기 위한 복수의 단자를 포함하되, 상기 복수의 단자중의 하나는 상기 외부 단자로도 기능하는 것을 특징으로 하는 반도체 기억 창치.
제10항에 있어서, 상기 외부 단자는 입출력용 단자 이외의 단자인 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

메모리셀의 병렬적 억세스를 항상 가능하게 하는 메모리셀 어레이;

상기 병렬적 억세스시, 상기 메모리셀중의 임의의 하나의 메모리셀에 대응하는 신호를 선택할 수 있는 디코드 수단; 및

상기 디코드 수단에 의해 선택된 상기 신호를 상기 장치의 외부로 전달하기 위한 하나의 버스선

을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 디코드 수단은 외부로부터 공급된 신호들의 조합에 따라 상기 신호를 선택하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 디코드 수단은 테스트 신호가 외부로부터 공급될 때 활성화되어, 상기 메모리셀의 통상의 병렬적 억세스시와는 다른 신호 전위를 상기 메모리셀 어레이에 인가하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 버스선에 접속되어, 상기 디코드 수단에 의해 선택된 메모리셀에 대응하는 전류를 모니터하는데 사용되는 외부 단자를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서, 상기 외부 단자에서 모니터되는 전류로부터 상기 메모리셀에 대한 임계치 전압이 결정되는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서, 상기 디코드 수단은,

상기 버스선과 상기 메모리셀 어레이 사이에 설치되고, 다단의 트랜스퍼 게이트들의 트리 구조로 형성되는 트랜스퍼 게이트군, 및

상기 트랜스괴 게이트군내의 다단 각각에 대한 트랜스퍼 게이트들의 선택을 제어하기 위한 디코더 회로

로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제17항에 있어서, 상기 디코더 회로는 레벨 시프터(level shifter)를 구비하여, 상기 레벨 시프터로부터 출력되는 고전위의 신호를 사용하여 상기 트랜스퍼 게이트들의 선택을 제어하는 것을 특징으로 하는 반도체 기억 장치.
제17항에 있어서, 상기 디코드 수단에 의해 선택되는 1개의 메모리셀의 제1 게이트에는 2종류 이상의 전압이 상기 버스선을 통해 인가되는 것을 특징으로 하는 반도체 기억 장치.