JP4639030B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、内部回路起動タイミングを、ダミー回路を用いて生成する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置において、メモリセルからの読出しデータを増幅するアンプの起動信号をダミーのメモリセルを用いて生成し、プロセスや電圧等に起因するメモリセル読出しタイミングのばらつきに対して、アンプ起動タイミングを精度良く追従させる方法が種々考えられている。
【０００３】
従来の半導体記憶装置の構成例として、図１５〜図１８に、非特許文献１及び特許文献１において開示されている回路構成の概要図を示す。
【０００４】
【非特許文献１】
「ＩＥＥＥ 半導体素子使用回路ジャーナル」、２００１年１１月、第３６巻、第１１号、ｐ．１７３８−１７４４（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３６，Ｎｏ．１１，Ｎｏｖｅｎｂｅｒ２００１，ｐｐ１７３８−１７４４）
【０００５】
【特許文献１】
米国特許６２１２１１７号明細書
図１５において、５００はメモリアレイを、５０１及び５０２はメモリアレイ５００に含まれるダミーカラムを、５０４はメモリアレイ５００に複数含まれる通常カラムを、それぞれ示している。ここで、通常カラムとは、ダミーカラム以外のカラムを意味している。
【０００６】
また、５０５はメモリアレイ５００に接続されるダミー制御手段を、５０７はダミーカラム５０２の出力が入力されるアンプ制御手段を、５０８は通常カラム５０４に接続されるカラムセレクタを、５０９はカラムセレクタ５０８及びアンプ制御手段５０７に接続されるアンプを、５１０はメモリアレイ５００に接続されるロウデコーダを、それぞれ示している。
【０００７】
図１６は、図１５に示すメモリアレイ５００の部分構成図であり、図１６において、５１１は通常のメモリセルを示しており、ＳＲＡＭが良く用いられている。また、５１２はダミーカラム５０１に含まれるダミーセルを、５１３はダミーカラム５０２に含まれるダミーセルを、それぞれ示している。
【０００８】
図１７は、図１６に示すメモリセル５１１の構成図であり、図１８は、図１６に示すダミーセル５１２及び５１３の内部構成及び相互接続構成を示す図である。
【０００９】
図１８に示すように、ダミーセル５１２及び５１３を構成するトランジスタは、図１７に示すメモリセル５１１を構成するトランジスタと同サイズであり、ダミーセル５１２及び５１３に含まれるラッチ回路は一定レベルに固定されている。
【００１０】
図１７に示すように、メモリセル５１１は、行方向においてはロウデコーダ５１０と接続されているワードラインＷＬ０〜ＷＬｘに接続されており、列方向においては共通のビットラインＢＬ及びＮＢＬに接続されている。
【００１１】
図１６に示すように、複数あるダミーセル５１２のうちｎ＋１個のダミーセル５１２が、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬに接続され、他のダミーセル５１２は、接地ラインに接続されている。ｎ＋１個のダミーセル５１２は、アンプ５０９側に近い位置から順にｎ＋１個配置される構成となっている。
【００１２】
複数あるダミーセル５１３のうちｎ＋１個のダミーセル５１３は、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬに接続され、他のダミーセル５１３は、接地ラインに接続されている。また、複数あるダミーセル５１３は共通のダミービットラインＤＢＬに接続されており、ダミービットラインＤＢＬはアンプ制御手段５０７へと接続される構成となっている。ｎ＋１個のダミーセル５１３についても、アンプ５０９側に近い位置から順にｎ＋１個配置される構成となっている。
【００１３】
以上のように構成された従来の半導体記憶装置が動作すると、ロウデコーダ５１０と接続されているワードラインＷＬ０〜ＷＬｘのいずれかが選択され、選択されたワードラインに接続されているメモリセル５１１のデータがビットラインＢＬ及びＮＢＬに読み出される。
【００１４】
なお、ビットラインＢＬ、ＮＢＬ及びダミービットラインＤＢＬは、予めハイレベルにプリチャージされており、ワードラインＷＬ０〜ＷＬｘが選択される時点においてはフローティング状態となっている。また、通常カラム５０４は複数存在することから、選択されたワードラインに接続されている複数のメモリセル５１１のデータが、それぞれのビットラインＢＬ及びＮＢＬに読み出されるが、カラムセレクタ５０８によって特定のビットラインＢＬ及びＮＢＬのデータが選択されることになる。
【００１５】
ワードラインＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同一のタイミングにおいて、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬが駆動され、ｎ個のダミーセル５１３を構成するトランジスタがダミービットラインＤＢＬをメモリセル５１１のｎ倍のスルーレートでハイレベルからロウレベルへと遷移させる。
【００１６】
そして、ダミービットラインＤＢＬの信号レベルを検出することで、アンプ制御手段５０７がアンプ起動信号ＳＡＥを生成し、アンプ５０９はアンプ起動信号ＳＡＥが入力されたタイミングで、選択された特定のビットラインＢＬ及びＮＢＬのデータを増幅することになる。
【００１７】
例えば、電源電圧１．２Ｖであって、メモリセル５１１からの読出しデータＢＬ及びＮＢＬの電位差が１００ｍＶの場合においてアンプ５０９を起動したい場合、選択するダミーセル５１３の数ｎを‘６’にしておけば、所望のアンプ起動タイミング時に、ダミービットラインＤＢＬは６００ｍＶ、すなわち電源電圧の半分の電位にまで遷移することになる。したがって、複雑な電位検出回路を用いることなく、簡単なＣＭＯＳゲートを用いるだけで、アンプ起動信号ＳＡＥを生成できるという利点がある。
【００１８】
【発明が解決しようとする課題】
しかしながら、上述したような従来の半導体記憶装置においては、メモリセル５１１に接続されるビットラインＢＬ及びＮＢＬの配線負荷はダミー回路に含まれているものの、ビットラインに接続されるカラムセレクタ５０８の負荷はダミー回路に含まれておらず、所望のアンプ起動タイミングに対して、ダミービットライン信号に基づくＳＡＥ信号の生成が遅延してしまうという問題点が生じていた。
【００１９】
また、上述したような従来の半導体記憶装置においては、ダミービットラインＤＢＬを駆動するダミーセル５１２が、メモリアレイ５００に対してアンプ５０９に近接した位置に配置されており、アンプ５０９と反対側端部に配置されるメモリセル５１１が選択された場合には、ビットラインＢＬ及びＮＢＬの配線抵抗による遅延が反映されないことから、所望のアンプ起動タイミングに対して、ダミービットライン信号に基くＳＡＥ信号生成が早まってしまうという問題点も有していた。
【００２０】
さらに、上述したような従来の半導体記憶装置においては、ダミーセル５１２は、メモリアレイ５００への読出しアクセスに対して毎回動作する構成となっているが、ダミーセル５１２自体に欠陥があった場合、アンプ起動を所望のタイミングで行うことができない、もしくはアンプ起動自体ができない不良品となってしまうおそれがあるという問題点も内包している。
【００２１】
本発明は、上記問題点を解決するために、メモリセルの読出しタイミングを精度良く擬似できるダミー回路と、ダミーメモリセルに欠陥が生じた場合の救済手段を設け、歩留率の向上を可能とする半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体記憶装置は、各々が複数のメモリセルで構成される複数の通常カラムと、各々が複数のダミーセルで構成される複数のダミーカラムと、前記複数の通常カラムと前記複数のダミーカラムとで構成されるメモリアレイと、各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、前記複数のダミーカラムのうち対応するダミーカラムに接続される複数のダミーワードラインと、前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、前記複数のダミーカラムの各々と、ダミーカラムセレクタとを接続する複数のダミービットラインと、前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、前記ダミーカラムセレクタは、前記複数のダミーカラムに接続された前記複数のダミービットラインのうちのいずれかを選択するものであって、前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかと、前記複数のダミービットラインのうちのいずれかとを選択することを特徴とする。
【００２３】
また、本発明にかかる第２の半導体記憶装置は、各々が複数のメモリセル及び複数のダミーセルとで構成される複数の通常カラムと、複数のダミーセルで構成されるダミーカラムと、各々が前記複数の通常カラムを構成する複数のダミーセルの一部と前記ダミーカラムを構成する複数のダミーセルの一部とで構成される複数のダミーロウと、前記複数の通常カラムと前記ダミーカラムと前記複数のダミーロウとで構成されるメモリアレイと、各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、各々が前記複数のダミーロウのうち対応するダミーロウに接続される複数のダミーワードラインと、前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、前記ダミーカラムと、ダミーカラムセレクタとを接続するダミービットラインと、前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかを選択することを特徴とする。
【００２４】
また、本発明にかかる第３の半導体記憶装置は、各々が複数のメモリセルで構成される複数の通常カラムと、各々が複数のダミーセルで構成されるダミーカラムと、前記複数の通常カラムと前記ダミーカラムとで構成されるメモリアレイと、各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、同一のダミーカラムにおいて、各々が異なる前記複数のダミーセルに接続される複数のダミーワードラインと、
前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、前記ダミーカラムと、ダミーカラムセレクタとを接続するダミービットラインと、前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかを選択することを特徴とする。
【００３６】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体記憶装置について、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる半導体記憶装置の全体構成図を示す。
【００３７】
図１において、１００はメモリアレイを、１０１、１０２及び１０３はメモリアレイ１００に含まれているダミーカラムを、１０４はメモリアレイ１００に含まれている複数の通常カラムを、それぞれ示している。ここで通常カラムとは、メモリアレイ１００におけるダミーカラム以外のカラムを意味している。
【００３８】
そして、ダミーカラム１０１、１０２及び１０３に接続されているダミーカラムセレクタ１０６は、ダミー制御手段１０５により制御される。
【００３９】
また、通常カラム１０４に接続されているカラムセレクタ１０８及びダミーカラムセレクタ１０６に接続されているアンプ制御手段１０７の出力信号であるアンプ起動信号ＳＡＥは、アンプ１０９に入力されることになる。
【００４０】
なお、１１０はメモリアレイ１００に接続されるロウデコーダを、１３０はダミーカラムセレクタ１０６の出力であるＤＢＬ信号の電流値を測定するためのテスト端子を含むテスト手段を、それぞれ示している。
【００４１】
図２は、図１に示す本実施の形態１にかかる半導体記憶装置におけるメモリアレイ１００の部分構成図である。図２において、１１１は通常カラム１０４に含まれるメモリセルを示しており、本実施の形態１においてはＳＲＡＭを想定している。図３に本実施の形態１にかかる半導体記憶装置に用いられているメモリセル１１１単体の構成図を示している。
【００４２】
また、１１２はダミーカラム１０１に含まれるダミーセルを、１１３はダミーカラム１０２に含まれるダミーセルを、１１４はダミーカラム１０３に含まれるダミーセルを、それぞれ示している。図４に、本実施の形態１にかかる半導体記憶装置におけるダミーセル１１２、１１３及び１１４の内部構成及び相互接続構成図を示している。
【００４３】
図４に示すように、ダミーセル１１２、１１３及び１１４を構成するトランジスタは、メモリセル１１１を構成するトランジスタと同サイズであり、ダミーセル１１２、１１３及び１１４に含まれるラッチは、一定のレベルに固定されている。
【００４４】
図５は、図１におけるダミーカラムセレクタ１０６の構成図を示しており、図５において、ビットラインプリチャージ回路１２０は、プリチャージ信号ＰＣＧを入力するものである。また、１２１はトランスファゲートを示している。
【００４５】
図６は、図１におけるダミー制御手段１０５の内部構成図の一部を示しており、１４０はメモリアクセス信号ＣＬＫが入力され、ダミーワードライン駆動信号ＤＷＬを出力するダミーワードラインドライバを、１４１はメモリアクセス信号ＣＬＫが入力され、ダミーセル選択信号ＳＥＬを生成する検査結果記憶手段を、それぞれ示している。また、１４２は不揮発記憶手段を示しており、ヒューズ素子によって構成されている。
【００４６】
図２に示すように、通常カラム１０４におけるメモリセル１１１は、行方向においては、ロウデコーダ１１０の出力側であるワードラインＷＬ０〜ＷＬｘにそれぞれ接続されており、列方向においては、通常カラム１０４の共通のビットラインＢＬ及びＮＢＬに接続されている。
【００４７】
また、複数あるダミーセル１１２、１１３及び１１４のうち、それぞれｎ＋１個のダミーセル１１２、１１３及び１１４が、メモリアレイ１００上においてアンプ１０９が配置されている側とはカラム方向に最も遠い位置に配置されており、ダミー制御手段１０５に接続されているダミーワードラインＤＷＬ１又はＤＷＬ２に接続されている。それ以外のダミーセル１１２、１１３及び１１４は、接地ラインに接続されている。
【００４８】
なお、メモリアレイ１００内のダミーワードラインＤＷＬ１及びＤＷＬ２の配線は、通常カラム１０４におけるビットライン配線に相当する配線を使用するものとする。
【００４９】
また、複数のダミーセル１１３及び１１４は、共通のダミービットラインＤＢＬ１及びＤＢＬ２にそれぞれ接続されており、ダミービットラインＤＢＬ１及びＤＢＬ２はダミーカラムセレクタ１０６に接続されている。
【００５０】
外部よりメモリアレイへのアクセスが行われると、ロウデコーダ１１０に接続されているワードラインＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１１１のデータがＢＬ及びＮＢＬに読み出される。通常カラム１０４のビットラインＢＬ及びＮＢＬ、及びダミーカラム１０２及び１０３のダミービットラインＤＢＬ１及びＤＢＬ２は、予めビットラインプリチャージ回路１２０によってハイレベルにプリチャージされており、ワードラインＷＬ０〜ＷＬｘが選択される時点において、フローティング状態となっている。通常カラム１０４が複数あることから、複数のデータがそれぞれのＢＬ及びＮＢＬに読み出されるが、カラムセレクタ１０８によって特定のビットラインＢＬ及びＮＢＬのデータが選択されることになる。
【００５１】
ワードラインＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同一のタイミングにおいて、ダミー制御手段１０５に接続されているダミーワードラインＤＷＬ１又はＤＷＬ２が駆動され、ｎ個のダミーセル１１３又はｎ個のダミーセル１１４を構成するトランジスタが、ダミービットラインＤＢＬ１又はダミービットラインＤＢＬ２をメモリセル１１１のｎ倍のスルーレートでハイレベルからローレベルへと遷移させる。
【００５２】
そして、ダミーカラムセレクタ１０６は、ダミー制御手段１０５の出力であるダミーセル選択信号ＳＥＬに基づいて、ダミービットラインＤＢＬ１あるいはＤＢＬ２のうち、ローレベルに遷移するダミービットラインを選択し、アンプ制御手段１０７へＤＢＬ信号として転送する。アンプ制御手段１０７は、ＤＢＬ信号が予め定めたレベルに達するとアンプ起動信号ＳＡＥを発生し、アンプ１０９は、アンプ起動信号ＳＡＥに基づいて、カラムセレクタ１０８により選択された特定のビットラインＢＬ及びＮＢＬのデータを増幅することになる。
【００５３】
以上の動作において、冗長化されているダミーワードラインＤＷＬ１とＤＷＬ２、ダミービットラインＤＢＬ１とＤＢＬ２の選択は、ダミー制御手段１３０により行われているが、これは以下のような方法により行われる。
【００５４】
まず、テスト手段１３０によってダミーセル１１２、１１３及び１１４の電流を測定し、予め設定された値に対して許容範囲内であれば、図６に示す検査結果記憶手段１４１に含まれるヒューズ素子１４２を切断せず、ダミーワードラインＤＷＬ１及びダミービットラインＤＢＬ１が選択される状態とする。
【００５５】
また、テスト手段１３０によって測定されたダミーセル１１２、１１３及び１１４の電流が許容範囲外であれば、ヒューズ素子１４２をレーザ等で切断し、ダミーワードラインＤＷＬ２及びダミービットラインＤＢＬ２が選択される状態とする。
【００５６】
このように、テスト手段１３０によってダミーセル１１２、１１３及び１１４の電流を測定し、当該電流値が予め設定された値に対して許容範囲内であることを確認することによって、いずれのダミーワードライン及びダミービットラインを選択するのかを決定することになる。したがって、電流値の異常を検出した場合、すなわちダミーセルに欠陥が生じた場合であっても、他のダミーワードライン及びダミービットラインに容易に切り替えることが可能となる。
【００５７】
以上のように本実施の形態１によれば、従来の構成ではダミー回路に配置されていなかったカラムセレクタをダミービットラインに接続するように配置し、ダミービットラインを駆動するダミーセルが、メモリアレイ上においてアンプが配置される側からカラム方向に最も遠い位置に配置されることによって、同じくアンプから最も遠い位置に配置されるメモリセルがビットラインを駆動するタイミングを精度良く擬似することができ、アンプ起動信号の生成を遅延することなく行うことが可能となる。
【００５８】
また、複数のダミーカラムを配置することにより、ダミーセルに欠陥がある場合には容易に欠陥の生じたダミーセルを含むダミーカラムを正常なダミーカラムへと切り替えることができることから、半導体記憶装置の生産歩留りの向上を図ることも可能となる。
【００５９】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体記憶装置について、図面を参照しながら説明する。図７は、本発明の実施の形態２にかかる半導体記憶装置の全体構成図を示している。図７において、１３１はアンプ起動信号ＳＡＥのタイミングを測定するためのテスト端子を示している。他の構成は実施の形態１と同様であることから、図１と同一の符号を付することで詳細な説明を省略する。
【００６０】
本実施の形態２においては、テスト時において、テスト端子１３１によってアンプ起動信号ＳＡＥの生成タイミングを測定する点に特徴を有する。すなわち、テスト端子１３１より測定されたアンプ起動信号ＳＡＥの生成タイミングが、予め設定されたタイミングに対して許容範囲内である場合には、図６に示す不揮発記憶手段１４１に含まれるヒューズ素子１４２を切断せず、ダミーワードラインＤＷＬ１及びダミービットラインＤＢＬ１を選択するようにするものである。
【００６１】
一方、テスト手段１３１より測定したアンプ起動信号ＳＡＥの生成タイミングが予め設定されたタイミングに対して許容範囲外である場合には、ヒューズ素子１４２をレーザ等で切断し、ダミーワードラインＤＷＬ２及びダミービットラインＤＢＬ２が選択されるようにする。
【００６２】
このようにすることで、テスト手段１３１よりタイミングを測定し、予め設定されたタイミングに対して許容範囲内であることを確認することによって、ダミーワードライン及びダミービットラインを切り替えることができるようになる。
【００６３】
以上のように本実施の形態２によれば、ダミービットラインにテストの為の負荷を付加することなく、ダミーセルを含むダミー回路の欠陥を検査することができることから、より精度良くメモリセルがビットラインを駆動するタイミングを擬似することが可能となる。
【００６４】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体記憶装置について、図面を参照しながら説明する。図８は、本発明の実施の形態３にかかる半導体記憶装置の全体構成図を示している。
【００６５】
図８において、２００はメモリアレイを、２０１、２０２及び２０３はメモリアレイ５００に含まれるダミーカラムを、それぞれ示している。また、２１０はロウデコーダを示しており、ダミー制御手段１０５の出力側であるダミーワードラインＤＷＬ１及びＤＷＬ２がロウデコーダ２１０内を経由して配線され、メモリアレイ２００に対してアンプ１０９が配置されている側とは反対方向から、それぞれダミーカラム２０１及び２０２に接続されている点に特徴を有している。
【００６６】
他の構成は実施の形態２と同様であることから、図７と同一の符号を付することで詳細な説明を省略する。
【００６７】
図９は、図８に示すメモリアレイ２００の構成図である。図９に示すように、ダミーワードラインＤＷＬ１及びＤＷＬ２は、アンプ１０９が配置されている側とは反対の方向から、それぞれダミーカラム２０１及び２０２に接続されている。他の構成は図２に示す実施の形態１にかかる半導体記憶装置におけるメモリアレイ１００の構成図と同様の構成となる。
【００６８】
このような構成とすることによって、従来は考慮に入れることができなかったダミーワードラインによる配線負荷を考慮に入れることができるようになる。
【００６９】
すなわち、本実施の形態３によれば、通常のワードラインを駆動する配線が行われるロウデコーダ上における配線と同一の条件で、ダミーワードラインの配線を行うことになることから、ロウデコーダ上の配線負荷を精度よく擬似することができ、より精度の良いダミー回路を構成することが可能となる。
【００７０】
（実施の形態４）
以下、本発明の実施の形態４にかかる半導体記憶装置について、図面を参照しながら説明する。図１０は、本発明の実施の形態４にかかる半導体記憶装置の全体構成図を示している。
【００７１】
図１０において、３００はメモリアレイを、３０１及び３０２はメモリアレイ３００に含まれるダミーメモリセルであるダミーカラムを、３０３及び３０４はメモリアレイ３００に含まれるダミーメモリセルであるダミーロウを、それぞれ示している。また、３０５はダミー制御手段を、３０６はダミーカラムセレクタを、３１０はロウデコーダを、それぞれ示しており、ダミー制御手段３０５に接続されているダミーワードラインＤＷＬ１及びＤＷＬ２は、ロウデコーダ３１０へと接続されている。さらに、ダミーカラム３０２の出力側であるダミービットラインＤＢＬはダミーカラムセレクタ３０６に接続されている。
【００７２】
他の構成は実施の形態２と同様であることから、図７と同一の符号を付することで詳細な説明を省略する。
【００７３】
図１１は、図１０に示すメモリアレイ２００の構成図である。図１１において、３１５はダミーロウ３０３及び３０４上に位置するワードラインＳＷＬ１及びＳＷＬ２をそれぞれ駆動するドライバを示しており、ダミーワードラインＤＷＬ１及びＤＷＬ２にそれぞれ接続されている。
【００７４】
また１１６は、ダミーカラムに配置された複数のダミーセル１１４のうち、ダミーワードラインＤＷＬ１及びＤＷＬ２によってそれぞれ選択されたダミーセル、すなわちダミービットラインＤＢＬを駆動する複数のダミーセルを示している。
【００７５】
図１２は、図１０に示すダミーカラムセレクタ３０６の構成図であり、３２１はトランスファゲートを示し、ダミーカラム３０２の出力側であるダミービットラインＤＢＬに接続されている。
【００７６】
なお、トランスファゲート３２１を構成するトランジスタのソースとドレインは短絡されている。すなわち、ダミービットラインＤＢＬに接続されるダミーカラムセレクタ３０６のトランスファゲート３２１を構成するトランジスタのソースとドレインが短絡されることによって、低電圧時に、ダミービットラインＤＢＬが電源電圧の中間レベル付近まで遷移した際に、トランスファゲート３２１のトランジスタ電流能力が低下することによって、アンプ制御手段への出力が著しく遅延することを防止することができる。
【００７７】
また、３２２は複数のトランスファゲートを示しており、トランスファゲート３２１と３２２の合計数は、カラムセレクタにおいて複数のビットラインＢＬ及びＮＢＬから一組のＢＬ及びＮＢＬを選択するトランスファゲート数と同数となる。
【００７８】
ダミービットラインＤＢＬに接続されるトランスファゲートの総数をビットラインＢＬに接続されているトランスファゲートの総数と同数にすることにより、さらに精度の良いダミー回路を構成することが可能となる。
【００７９】
以上のように本実施の形態４によれば、ダミービットラインＤＢＬを駆動する複数のダミーセル１１４を、同一ダミーカラム３０２上に配置することで、ダミーカラム自体の数を減らすことができ、メモリアレイの面積を減らすことが可能となる。
【００８０】
（実施の形態５）
以下、本発明の実施の形態５にかかる半導体記憶装置について、図面を参照しながら説明する。図１３は、本発明の実施の形態５にかかる半導体記憶装置の全体構成図を示している。
【００８１】
図１３において、４００はメモリアレイを、４０１及び４０２はメモリアレイ４００に含まれるダミーカラムを、４１０はロウデコーダを、それぞれ示している。
【００８２】
他の構成は実施の形態４と同様であることから、図１０と同一の符号を付することで詳細な説明を省略する。
【００８３】
本実施の形態５は、ダミー制御手段の出力側であるダミーワードラインＤＷＬ１は、メモリアレイ４００に対して、アンプ１０９が配置されている方向と反対方向からダミーカラム４０１に入力され、ダミーワードラインＤＷＬ２はアンプ１０９が配置されている方向と同方向からダミーカラム４０１に入力される点に特徴を有している。
【００８４】
図１４はメモリアレイ４００の構成図である。図１４においては、ダミーワードラインＤＷＬ１及びＤＷＬ２が、ダミーカラム４０１に対して、それぞれ別方向から、異なるダミーセル１１２に接続されている。
【００８５】
このように接続することによって、本実施の形態５によれば、ダミーロウを必要とせず、ダミービットラインＤＢＬを駆動する複数のダミーセルを、同一ダミーカラム上に配置することで、ダミーカラムの数を減らすことができることから、メモリアレイ自体の面積を減らすことが可能となる。
【００８６】
【発明の効果】
以上のように本発明にかかる半導体記憶装置によれば、カラムセレクタをダミービットラインに接続するように配置し、ダミービットラインを駆動するダミーセルが、メモリアレイ上においてアンプが配置される側からカラム方向に最も遠い位置に配置されることによって、同じくアンプから最も遠い位置に配置されるメモリセルがビットラインを駆動するタイミングを精度良く擬似することができ、アンプ起動信号の生成を遅延することなく行うことが可能となる。
【００８７】
また、複数のダミーカラムを配置することにより、ダミーセルに欠陥がある場合には容易に欠陥の生じたダミーセルを含むダミーカラムを正常なダミーカラムへと切り替えることができることから、半導体記憶装置の生産歩留りの向上を図ることも可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体記憶装置の全体構成図
【図２】 本発明の実施の形態１にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図３】 本発明の実施の形態１にかかる半導体記憶装置における通常メモリセルの内部構成図
【図４】 本発明の実施の形態１にかかる半導体記憶装置におけるダミーセルの内部構成図
【図５】 本発明の実施の形態１にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図６】 本発明の実施の形態１にかかる半導体記憶装置におけるダミー制御手段の内部構成図
【図７】 本発明の実施の形態２にかかる半導体記憶装置の全体構成図
【図８】 本発明の実施の形態３にかかる半導体記憶装置の全体構成図
【図９】 本発明の実施の形態３にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図１０】 本発明の実施の形態４にかかる半導体記憶装置の全体構成図
【図１１】 本発明の実施の形態４にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図１２】 本発明の実施の形態４にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図１３】 本発明の実施の形態５にかかる半導体記憶装置の全体構成図
【図１４】 本発明の実施の形態５にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図１５】 従来の半導体記憶装置の全体構成図
【図１６】 従来の半導体記憶装置におけるメモリアレイの内部構成図
【図１７】 従来の半導体記憶装置における通常メモリセルの内部構成図
【図１８】 従来の半導体記憶装置におけるダミーセルの内部構成図
【符号の説明】
１００、２００、３００、４００、５００ メモリアレイ
１０１、１０２、１０３、２０１、２０２、２０３、３０１、３０２、４０１、４０２、５０１、５０２ ダミーカラム
１０４、５０４ 通常カラム
１０５、３０５、５０５ ダミー制御手段
１０６、３０６ ダミーカラムセレクタ
１０７、５０７ アンプ制御手段
１０８、５０８ カラムセレクタ
１０９、５０９ アンプ
１１１、５１１ メモリセル
１１２、１１３、１１４、５１２、５１３ ダミーセル
１２０ ビットラインプリチャージ回路
１２１、３２１、３２２ トランスファーゲート
１３０、１３１ テスト手段
１４０ ダミーワードラインドライバ
１４１ 検査結果記憶手段
１４２ 不揮発記憶手段
２１０、３１０、４１０、５１０ ロウデコーダ
３０３、３０４ ダミーロウ
３１５ ドライバ
【発明の属する技術分野】
本発明は、内部回路起動タイミングを、ダミー回路を用いて生成する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置において、メモリセルからの読出しデータを増幅するアンプの起動信号をダミーのメモリセルを用いて生成し、プロセスや電圧等に起因するメモリセル読出しタイミングのばらつきに対して、アンプ起動タイミングを精度良く追従させる方法が種々考えられている。
【０００３】
従来の半導体記憶装置の構成例として、図１５〜図１８に、非特許文献１及び特許文献１において開示されている回路構成の概要図を示す。
【０００４】
【非特許文献１】
「ＩＥＥＥ 半導体素子使用回路ジャーナル」、２００１年１１月、第３６巻、第１１号、ｐ．１７３８−１７４４（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３６，Ｎｏ．１１，Ｎｏｖｅｎｂｅｒ２００１，ｐｐ１７３８−１７４４）
【０００５】
【特許文献１】
米国特許６２１２１１７号明細書
図１５において、５００はメモリアレイを、５０１及び５０２はメモリアレイ５００に含まれるダミーカラムを、５０４はメモリアレイ５００に複数含まれる通常カラムを、それぞれ示している。ここで、通常カラムとは、ダミーカラム以外のカラムを意味している。
【０００６】
また、５０５はメモリアレイ５００に接続されるダミー制御手段を、５０７はダミーカラム５０２の出力が入力されるアンプ制御手段を、５０８は通常カラム５０４に接続されるカラムセレクタを、５０９はカラムセレクタ５０８及びアンプ制御手段５０７に接続されるアンプを、５１０はメモリアレイ５００に接続されるロウデコーダを、それぞれ示している。
【０００７】
図１６は、図１５に示すメモリアレイ５００の部分構成図であり、図１６において、５１１は通常のメモリセルを示しており、ＳＲＡＭが良く用いられている。また、５１２はダミーカラム５０１に含まれるダミーセルを、５１３はダミーカラム５０２に含まれるダミーセルを、それぞれ示している。
【０００８】
図１７は、図１６に示すメモリセル５１１の構成図であり、図１８は、図１６に示すダミーセル５１２及び５１３の内部構成及び相互接続構成を示す図である。
【０００９】
図１８に示すように、ダミーセル５１２及び５１３を構成するトランジスタは、図１７に示すメモリセル５１１を構成するトランジスタと同サイズであり、ダミーセル５１２及び５１３に含まれるラッチ回路は一定レベルに固定されている。
【００１０】
図１７に示すように、メモリセル５１１は、行方向においてはロウデコーダ５１０と接続されているワードラインＷＬ０〜ＷＬｘに接続されており、列方向においては共通のビットラインＢＬ及びＮＢＬに接続されている。
【００１１】
図１６に示すように、複数あるダミーセル５１２のうちｎ＋１個のダミーセル５１２が、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬに接続され、他のダミーセル５１２は、接地ラインに接続されている。ｎ＋１個のダミーセル５１２は、アンプ５０９側に近い位置から順にｎ＋１個配置される構成となっている。
【００１２】
複数あるダミーセル５１３のうちｎ＋１個のダミーセル５１３は、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬに接続され、他のダミーセル５１３は、接地ラインに接続されている。また、複数あるダミーセル５１３は共通のダミービットラインＤＢＬに接続されており、ダミービットラインＤＢＬはアンプ制御手段５０７へと接続される構成となっている。ｎ＋１個のダミーセル５１３についても、アンプ５０９側に近い位置から順にｎ＋１個配置される構成となっている。
【００１３】
以上のように構成された従来の半導体記憶装置が動作すると、ロウデコーダ５１０と接続されているワードラインＷＬ０〜ＷＬｘのいずれかが選択され、選択されたワードラインに接続されているメモリセル５１１のデータがビットラインＢＬ及びＮＢＬに読み出される。
【００１４】
なお、ビットラインＢＬ、ＮＢＬ及びダミービットラインＤＢＬは、予めハイレベルにプリチャージされており、ワードラインＷＬ０〜ＷＬｘが選択される時点においてはフローティング状態となっている。また、通常カラム５０４は複数存在することから、選択されたワードラインに接続されている複数のメモリセル５１１のデータが、それぞれのビットラインＢＬ及びＮＢＬに読み出されるが、カラムセレクタ５０８によって特定のビットラインＢＬ及びＮＢＬのデータが選択されることになる。
【００１５】
ワードラインＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同一のタイミングにおいて、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬが駆動され、ｎ個のダミーセル５１３を構成するトランジスタがダミービットラインＤＢＬをメモリセル５１１のｎ倍のスルーレートでハイレベルからロウレベルへと遷移させる。
【００１６】
そして、ダミービットラインＤＢＬの信号レベルを検出することで、アンプ制御手段５０７がアンプ起動信号ＳＡＥを生成し、アンプ５０９はアンプ起動信号ＳＡＥが入力されたタイミングで、選択された特定のビットラインＢＬ及びＮＢＬのデータを増幅することになる。
【００１７】
例えば、電源電圧１．２Ｖであって、メモリセル５１１からの読出しデータＢＬ及びＮＢＬの電位差が１００ｍＶの場合においてアンプ５０９を起動したい場合、選択するダミーセル５１３の数ｎを‘６’にしておけば、所望のアンプ起動タイミング時に、ダミービットラインＤＢＬは６００ｍＶ、すなわち電源電圧の半分の電位にまで遷移することになる。したがって、複雑な電位検出回路を用いることなく、簡単なＣＭＯＳゲートを用いるだけで、アンプ起動信号ＳＡＥを生成できるという利点がある。
【００１８】
【発明が解決しようとする課題】
しかしながら、上述したような従来の半導体記憶装置においては、メモリセル５１１に接続されるビットラインＢＬ及びＮＢＬの配線負荷はダミー回路に含まれているものの、ビットラインに接続されるカラムセレクタ５０８の負荷はダミー回路に含まれておらず、所望のアンプ起動タイミングに対して、ダミービットライン信号に基づくＳＡＥ信号の生成が遅延してしまうという問題点が生じていた。
【００１９】
また、上述したような従来の半導体記憶装置においては、ダミービットラインＤＢＬを駆動するダミーセル５１２が、メモリアレイ５００に対してアンプ５０９に近接した位置に配置されており、アンプ５０９と反対側端部に配置されるメモリセル５１１が選択された場合には、ビットラインＢＬ及びＮＢＬの配線抵抗による遅延が反映されないことから、所望のアンプ起動タイミングに対して、ダミービットライン信号に基くＳＡＥ信号生成が早まってしまうという問題点も有していた。
【００２０】
さらに、上述したような従来の半導体記憶装置においては、ダミーセル５１２は、メモリアレイ５００への読出しアクセスに対して毎回動作する構成となっているが、ダミーセル５１２自体に欠陥があった場合、アンプ起動を所望のタイミングで行うことができない、もしくはアンプ起動自体ができない不良品となってしまうおそれがあるという問題点も内包している。
【００２１】
本発明は、上記問題点を解決するために、メモリセルの読出しタイミングを精度良く擬似できるダミー回路と、ダミーメモリセルに欠陥が生じた場合の救済手段を設け、歩留率の向上を可能とする半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体記憶装置は、各々が複数のメモリセルで構成される複数の通常カラムと、各々が複数のダミーセルで構成される複数のダミーカラムと、前記複数の通常カラムと前記複数のダミーカラムとで構成されるメモリアレイと、各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、前記複数のダミーカラムのうち対応するダミーカラムに接続される複数のダミーワードラインと、前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、前記複数のダミーカラムの各々と、ダミーカラムセレクタとを接続する複数のダミービットラインと、前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、前記ダミーカラムセレクタは、前記複数のダミーカラムに接続された前記複数のダミービットラインのうちのいずれかを選択するものであって、前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかと、前記複数のダミービットラインのうちのいずれかとを選択することを特徴とする。
【００２３】
また、本発明にかかる第２の半導体記憶装置は、各々が複数のメモリセル及び複数のダミーセルとで構成される複数の通常カラムと、複数のダミーセルで構成されるダミーカラムと、各々が前記複数の通常カラムを構成する複数のダミーセルの一部と前記ダミーカラムを構成する複数のダミーセルの一部とで構成される複数のダミーロウと、前記複数の通常カラムと前記ダミーカラムと前記複数のダミーロウとで構成されるメモリアレイと、各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、各々が前記複数のダミーロウのうち対応するダミーロウに接続される複数のダミーワードラインと、前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、前記ダミーカラムと、ダミーカラムセレクタとを接続するダミービットラインと、前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかを選択することを特徴とする。
【００２４】
また、本発明にかかる第３の半導体記憶装置は、各々が複数のメモリセルで構成される複数の通常カラムと、各々が複数のダミーセルで構成されるダミーカラムと、前記複数の通常カラムと前記ダミーカラムとで構成されるメモリアレイと、各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、同一のダミーカラムにおいて、各々が異なる前記複数のダミーセルに接続される複数のダミーワードラインと、
前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、前記ダミーカラムと、ダミーカラムセレクタとを接続するダミービットラインと、前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかを選択することを特徴とする。
【００３６】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体記憶装置について、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる半導体記憶装置の全体構成図を示す。
【００３７】
図１において、１００はメモリアレイを、１０１、１０２及び１０３はメモリアレイ１００に含まれているダミーカラムを、１０４はメモリアレイ１００に含まれている複数の通常カラムを、それぞれ示している。ここで通常カラムとは、メモリアレイ１００におけるダミーカラム以外のカラムを意味している。
【００３８】
そして、ダミーカラム１０１、１０２及び１０３に接続されているダミーカラムセレクタ１０６は、ダミー制御手段１０５により制御される。
【００３９】
また、通常カラム１０４に接続されているカラムセレクタ１０８及びダミーカラムセレクタ１０６に接続されているアンプ制御手段１０７の出力信号であるアンプ起動信号ＳＡＥは、アンプ１０９に入力されることになる。
【００４０】
なお、１１０はメモリアレイ１００に接続されるロウデコーダを、１３０はダミーカラムセレクタ１０６の出力であるＤＢＬ信号の電流値を測定するためのテスト端子を含むテスト手段を、それぞれ示している。
【００４１】
図２は、図１に示す本実施の形態１にかかる半導体記憶装置におけるメモリアレイ１００の部分構成図である。図２において、１１１は通常カラム１０４に含まれるメモリセルを示しており、本実施の形態１においてはＳＲＡＭを想定している。図３に本実施の形態１にかかる半導体記憶装置に用いられているメモリセル１１１単体の構成図を示している。
【００４２】
また、１１２はダミーカラム１０１に含まれるダミーセルを、１１３はダミーカラム１０２に含まれるダミーセルを、１１４はダミーカラム１０３に含まれるダミーセルを、それぞれ示している。図４に、本実施の形態１にかかる半導体記憶装置におけるダミーセル１１２、１１３及び１１４の内部構成及び相互接続構成図を示している。
【００４３】
図４に示すように、ダミーセル１１２、１１３及び１１４を構成するトランジスタは、メモリセル１１１を構成するトランジスタと同サイズであり、ダミーセル１１２、１１３及び１１４に含まれるラッチは、一定のレベルに固定されている。
【００４４】
図５は、図１におけるダミーカラムセレクタ１０６の構成図を示しており、図５において、ビットラインプリチャージ回路１２０は、プリチャージ信号ＰＣＧを入力するものである。また、１２１はトランスファゲートを示している。
【００４５】
図６は、図１におけるダミー制御手段１０５の内部構成図の一部を示しており、１４０はメモリアクセス信号ＣＬＫが入力され、ダミーワードライン駆動信号ＤＷＬを出力するダミーワードラインドライバを、１４１はメモリアクセス信号ＣＬＫが入力され、ダミーセル選択信号ＳＥＬを生成する検査結果記憶手段を、それぞれ示している。また、１４２は不揮発記憶手段を示しており、ヒューズ素子によって構成されている。
【００４６】
図２に示すように、通常カラム１０４におけるメモリセル１１１は、行方向においては、ロウデコーダ１１０の出力側であるワードラインＷＬ０〜ＷＬｘにそれぞれ接続されており、列方向においては、通常カラム１０４の共通のビットラインＢＬ及びＮＢＬに接続されている。
【００４７】
また、複数あるダミーセル１１２、１１３及び１１４のうち、それぞれｎ＋１個のダミーセル１１２、１１３及び１１４が、メモリアレイ１００上においてアンプ１０９が配置されている側とはカラム方向に最も遠い位置に配置されており、ダミー制御手段１０５に接続されているダミーワードラインＤＷＬ１又はＤＷＬ２に接続されている。それ以外のダミーセル１１２、１１３及び１１４は、接地ラインに接続されている。
【００４８】
なお、メモリアレイ１００内のダミーワードラインＤＷＬ１及びＤＷＬ２の配線は、通常カラム１０４におけるビットライン配線に相当する配線を使用するものとする。
【００４９】
また、複数のダミーセル１１３及び１１４は、共通のダミービットラインＤＢＬ１及びＤＢＬ２にそれぞれ接続されており、ダミービットラインＤＢＬ１及びＤＢＬ２はダミーカラムセレクタ１０６に接続されている。
【００５０】
外部よりメモリアレイへのアクセスが行われると、ロウデコーダ１１０に接続されているワードラインＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１１１のデータがＢＬ及びＮＢＬに読み出される。通常カラム１０４のビットラインＢＬ及びＮＢＬ、及びダミーカラム１０２及び１０３のダミービットラインＤＢＬ１及びＤＢＬ２は、予めビットラインプリチャージ回路１２０によってハイレベルにプリチャージされており、ワードラインＷＬ０〜ＷＬｘが選択される時点において、フローティング状態となっている。通常カラム１０４が複数あることから、複数のデータがそれぞれのＢＬ及びＮＢＬに読み出されるが、カラムセレクタ１０８によって特定のビットラインＢＬ及びＮＢＬのデータが選択されることになる。
【００５１】
ワードラインＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同一のタイミングにおいて、ダミー制御手段１０５に接続されているダミーワードラインＤＷＬ１又はＤＷＬ２が駆動され、ｎ個のダミーセル１１３又はｎ個のダミーセル１１４を構成するトランジスタが、ダミービットラインＤＢＬ１又はダミービットラインＤＢＬ２をメモリセル１１１のｎ倍のスルーレートでハイレベルからローレベルへと遷移させる。
【００５２】
そして、ダミーカラムセレクタ１０６は、ダミー制御手段１０５の出力であるダミーセル選択信号ＳＥＬに基づいて、ダミービットラインＤＢＬ１あるいはＤＢＬ２のうち、ローレベルに遷移するダミービットラインを選択し、アンプ制御手段１０７へＤＢＬ信号として転送する。アンプ制御手段１０７は、ＤＢＬ信号が予め定めたレベルに達するとアンプ起動信号ＳＡＥを発生し、アンプ１０９は、アンプ起動信号ＳＡＥに基づいて、カラムセレクタ１０８により選択された特定のビットラインＢＬ及びＮＢＬのデータを増幅することになる。
【００５３】
以上の動作において、冗長化されているダミーワードラインＤＷＬ１とＤＷＬ２、ダミービットラインＤＢＬ１とＤＢＬ２の選択は、ダミー制御手段１３０により行われているが、これは以下のような方法により行われる。
【００５４】
まず、テスト手段１３０によってダミーセル１１２、１１３及び１１４の電流を測定し、予め設定された値に対して許容範囲内であれば、図６に示す検査結果記憶手段１４１に含まれるヒューズ素子１４２を切断せず、ダミーワードラインＤＷＬ１及びダミービットラインＤＢＬ１が選択される状態とする。
【００５５】
また、テスト手段１３０によって測定されたダミーセル１１２、１１３及び１１４の電流が許容範囲外であれば、ヒューズ素子１４２をレーザ等で切断し、ダミーワードラインＤＷＬ２及びダミービットラインＤＢＬ２が選択される状態とする。
【００５６】
このように、テスト手段１３０によってダミーセル１１２、１１３及び１１４の電流を測定し、当該電流値が予め設定された値に対して許容範囲内であることを確認することによって、いずれのダミーワードライン及びダミービットラインを選択するのかを決定することになる。したがって、電流値の異常を検出した場合、すなわちダミーセルに欠陥が生じた場合であっても、他のダミーワードライン及びダミービットラインに容易に切り替えることが可能となる。
【００５７】
以上のように本実施の形態１によれば、従来の構成ではダミー回路に配置されていなかったカラムセレクタをダミービットラインに接続するように配置し、ダミービットラインを駆動するダミーセルが、メモリアレイ上においてアンプが配置される側からカラム方向に最も遠い位置に配置されることによって、同じくアンプから最も遠い位置に配置されるメモリセルがビットラインを駆動するタイミングを精度良く擬似することができ、アンプ起動信号の生成を遅延することなく行うことが可能となる。
【００５８】
また、複数のダミーカラムを配置することにより、ダミーセルに欠陥がある場合には容易に欠陥の生じたダミーセルを含むダミーカラムを正常なダミーカラムへと切り替えることができることから、半導体記憶装置の生産歩留りの向上を図ることも可能となる。
【００５９】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体記憶装置について、図面を参照しながら説明する。図７は、本発明の実施の形態２にかかる半導体記憶装置の全体構成図を示している。図７において、１３１はアンプ起動信号ＳＡＥのタイミングを測定するためのテスト端子を示している。他の構成は実施の形態１と同様であることから、図１と同一の符号を付することで詳細な説明を省略する。
【００６０】
本実施の形態２においては、テスト時において、テスト端子１３１によってアンプ起動信号ＳＡＥの生成タイミングを測定する点に特徴を有する。すなわち、テスト端子１３１より測定されたアンプ起動信号ＳＡＥの生成タイミングが、予め設定されたタイミングに対して許容範囲内である場合には、図６に示す不揮発記憶手段１４１に含まれるヒューズ素子１４２を切断せず、ダミーワードラインＤＷＬ１及びダミービットラインＤＢＬ１を選択するようにするものである。
【００６１】
一方、テスト手段１３１より測定したアンプ起動信号ＳＡＥの生成タイミングが予め設定されたタイミングに対して許容範囲外である場合には、ヒューズ素子１４２をレーザ等で切断し、ダミーワードラインＤＷＬ２及びダミービットラインＤＢＬ２が選択されるようにする。
【００６２】
このようにすることで、テスト手段１３１よりタイミングを測定し、予め設定されたタイミングに対して許容範囲内であることを確認することによって、ダミーワードライン及びダミービットラインを切り替えることができるようになる。
【００６３】
以上のように本実施の形態２によれば、ダミービットラインにテストの為の負荷を付加することなく、ダミーセルを含むダミー回路の欠陥を検査することができることから、より精度良くメモリセルがビットラインを駆動するタイミングを擬似することが可能となる。
【００６４】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体記憶装置について、図面を参照しながら説明する。図８は、本発明の実施の形態３にかかる半導体記憶装置の全体構成図を示している。
【００６５】
図８において、２００はメモリアレイを、２０１、２０２及び２０３はメモリアレイ５００に含まれるダミーカラムを、それぞれ示している。また、２１０はロウデコーダを示しており、ダミー制御手段１０５の出力側であるダミーワードラインＤＷＬ１及びＤＷＬ２がロウデコーダ２１０内を経由して配線され、メモリアレイ２００に対してアンプ１０９が配置されている側とは反対方向から、それぞれダミーカラム２０１及び２０２に接続されている点に特徴を有している。
【００６６】
他の構成は実施の形態２と同様であることから、図７と同一の符号を付することで詳細な説明を省略する。
【００６７】
図９は、図８に示すメモリアレイ２００の構成図である。図９に示すように、ダミーワードラインＤＷＬ１及びＤＷＬ２は、アンプ１０９が配置されている側とは反対の方向から、それぞれダミーカラム２０１及び２０２に接続されている。他の構成は図２に示す実施の形態１にかかる半導体記憶装置におけるメモリアレイ１００の構成図と同様の構成となる。
【００６８】
このような構成とすることによって、従来は考慮に入れることができなかったダミーワードラインによる配線負荷を考慮に入れることができるようになる。
【００６９】
すなわち、本実施の形態３によれば、通常のワードラインを駆動する配線が行われるロウデコーダ上における配線と同一の条件で、ダミーワードラインの配線を行うことになることから、ロウデコーダ上の配線負荷を精度よく擬似することができ、より精度の良いダミー回路を構成することが可能となる。
【００７０】
（実施の形態４）
以下、本発明の実施の形態４にかかる半導体記憶装置について、図面を参照しながら説明する。図１０は、本発明の実施の形態４にかかる半導体記憶装置の全体構成図を示している。
【００７１】
図１０において、３００はメモリアレイを、３０１及び３０２はメモリアレイ３００に含まれるダミーメモリセルであるダミーカラムを、３０３及び３０４はメモリアレイ３００に含まれるダミーメモリセルであるダミーロウを、それぞれ示している。また、３０５はダミー制御手段を、３０６はダミーカラムセレクタを、３１０はロウデコーダを、それぞれ示しており、ダミー制御手段３０５に接続されているダミーワードラインＤＷＬ１及びＤＷＬ２は、ロウデコーダ３１０へと接続されている。さらに、ダミーカラム３０２の出力側であるダミービットラインＤＢＬはダミーカラムセレクタ３０６に接続されている。
【００７２】
他の構成は実施の形態２と同様であることから、図７と同一の符号を付することで詳細な説明を省略する。
【００７３】
図１１は、図１０に示すメモリアレイ２００の構成図である。図１１において、３１５はダミーロウ３０３及び３０４上に位置するワードラインＳＷＬ１及びＳＷＬ２をそれぞれ駆動するドライバを示しており、ダミーワードラインＤＷＬ１及びＤＷＬ２にそれぞれ接続されている。
【００７４】
また１１６は、ダミーカラムに配置された複数のダミーセル１１４のうち、ダミーワードラインＤＷＬ１及びＤＷＬ２によってそれぞれ選択されたダミーセル、すなわちダミービットラインＤＢＬを駆動する複数のダミーセルを示している。
【００７５】
図１２は、図１０に示すダミーカラムセレクタ３０６の構成図であり、３２１はトランスファゲートを示し、ダミーカラム３０２の出力側であるダミービットラインＤＢＬに接続されている。
【００７６】
なお、トランスファゲート３２１を構成するトランジスタのソースとドレインは短絡されている。すなわち、ダミービットラインＤＢＬに接続されるダミーカラムセレクタ３０６のトランスファゲート３２１を構成するトランジスタのソースとドレインが短絡されることによって、低電圧時に、ダミービットラインＤＢＬが電源電圧の中間レベル付近まで遷移した際に、トランスファゲート３２１のトランジスタ電流能力が低下することによって、アンプ制御手段への出力が著しく遅延することを防止することができる。
【００７７】
また、３２２は複数のトランスファゲートを示しており、トランスファゲート３２１と３２２の合計数は、カラムセレクタにおいて複数のビットラインＢＬ及びＮＢＬから一組のＢＬ及びＮＢＬを選択するトランスファゲート数と同数となる。
【００７８】
ダミービットラインＤＢＬに接続されるトランスファゲートの総数をビットラインＢＬに接続されているトランスファゲートの総数と同数にすることにより、さらに精度の良いダミー回路を構成することが可能となる。
【００７９】
以上のように本実施の形態４によれば、ダミービットラインＤＢＬを駆動する複数のダミーセル１１４を、同一ダミーカラム３０２上に配置することで、ダミーカラム自体の数を減らすことができ、メモリアレイの面積を減らすことが可能となる。
【００８０】
（実施の形態５）
以下、本発明の実施の形態５にかかる半導体記憶装置について、図面を参照しながら説明する。図１３は、本発明の実施の形態５にかかる半導体記憶装置の全体構成図を示している。
【００８１】
図１３において、４００はメモリアレイを、４０１及び４０２はメモリアレイ４００に含まれるダミーカラムを、４１０はロウデコーダを、それぞれ示している。
【００８２】
他の構成は実施の形態４と同様であることから、図１０と同一の符号を付することで詳細な説明を省略する。
【００８３】
本実施の形態５は、ダミー制御手段の出力側であるダミーワードラインＤＷＬ１は、メモリアレイ４００に対して、アンプ１０９が配置されている方向と反対方向からダミーカラム４０１に入力され、ダミーワードラインＤＷＬ２はアンプ１０９が配置されている方向と同方向からダミーカラム４０１に入力される点に特徴を有している。
【００８４】
図１４はメモリアレイ４００の構成図である。図１４においては、ダミーワードラインＤＷＬ１及びＤＷＬ２が、ダミーカラム４０１に対して、それぞれ別方向から、異なるダミーセル１１２に接続されている。
【００８５】
このように接続することによって、本実施の形態５によれば、ダミーロウを必要とせず、ダミービットラインＤＢＬを駆動する複数のダミーセルを、同一ダミーカラム上に配置することで、ダミーカラムの数を減らすことができることから、メモリアレイ自体の面積を減らすことが可能となる。
【００８６】
【発明の効果】
以上のように本発明にかかる半導体記憶装置によれば、カラムセレクタをダミービットラインに接続するように配置し、ダミービットラインを駆動するダミーセルが、メモリアレイ上においてアンプが配置される側からカラム方向に最も遠い位置に配置されることによって、同じくアンプから最も遠い位置に配置されるメモリセルがビットラインを駆動するタイミングを精度良く擬似することができ、アンプ起動信号の生成を遅延することなく行うことが可能となる。
【００８７】
また、複数のダミーカラムを配置することにより、ダミーセルに欠陥がある場合には容易に欠陥の生じたダミーセルを含むダミーカラムを正常なダミーカラムへと切り替えることができることから、半導体記憶装置の生産歩留りの向上を図ることも可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体記憶装置の全体構成図
【図２】 本発明の実施の形態１にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図３】 本発明の実施の形態１にかかる半導体記憶装置における通常メモリセルの内部構成図
【図４】 本発明の実施の形態１にかかる半導体記憶装置におけるダミーセルの内部構成図
【図５】 本発明の実施の形態１にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図６】 本発明の実施の形態１にかかる半導体記憶装置におけるダミー制御手段の内部構成図
【図７】 本発明の実施の形態２にかかる半導体記憶装置の全体構成図
【図８】 本発明の実施の形態３にかかる半導体記憶装置の全体構成図
【図９】 本発明の実施の形態３にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図１０】 本発明の実施の形態４にかかる半導体記憶装置の全体構成図
【図１１】 本発明の実施の形態４にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図１２】 本発明の実施の形態４にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図１３】 本発明の実施の形態５にかかる半導体記憶装置の全体構成図
【図１４】 本発明の実施の形態５にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図１５】 従来の半導体記憶装置の全体構成図
【図１６】 従来の半導体記憶装置におけるメモリアレイの内部構成図
【図１７】 従来の半導体記憶装置における通常メモリセルの内部構成図
【図１８】 従来の半導体記憶装置におけるダミーセルの内部構成図
【符号の説明】
１００、２００、３００、４００、５００ メモリアレイ
１０１、１０２、１０３、２０１、２０２、２０３、３０１、３０２、４０１、４０２、５０１、５０２ ダミーカラム
１０４、５０４ 通常カラム
１０５、３０５、５０５ ダミー制御手段
１０６、３０６ ダミーカラムセレクタ
１０７、５０７ アンプ制御手段
１０８、５０８ カラムセレクタ
１０９、５０９ アンプ
１１１、５１１ メモリセル
１１２、１１３、１１４、５１２、５１３ ダミーセル
１２０ ビットラインプリチャージ回路
１２１、３２１、３２２ トランスファーゲート
１３０、１３１ テスト手段
１４０ ダミーワードラインドライバ
１４１ 検査結果記憶手段
１４２ 不揮発記憶手段
２１０、３１０、４１０、５１０ ロウデコーダ
３０３、３０４ ダミーロウ
３１５ ドライバ
Claims (10)
- 各々が複数のメモリセルで構成される複数の通常カラムと、
各々が複数のダミーセルで構成される複数のダミーカラムと、
前記複数の通常カラムと前記複数のダミーカラムとで構成されるメモリアレイと、
各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、
前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、
前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、
前記複数のダミーカラムのうち対応するダミーカラムに接続される複数のダミーワードラインと、
前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、
前記複数のダミーカラムの各々と、ダミーカラムセレクタとを接続する複数のダミービットラインと、
前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、
前記ダミーカラムセレクタは、前記複数のダミーカラムに接続された前記複数のダミービットラインのうちのいずれかを選択するものであって、前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、
前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、
前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかと、前記複数のダミービットラインのうちのいずれかとを選択することを特徴とする半導体記憶装置。 - 前記複数のダミーワードラインが、前記メモリアレイに対して前記アンプ回路が配置される方向と反対の方向から前記複数のダミーカラムに接続される請求項１に記載の半導体記憶装置。
- 前記テスト手段は、前記ダミーカラムセレクタに接続され、前記ダミー制御手段により選択された前記複数のダミービットラインのうちのいずれかの電流を測定して前記複数のダミーセルの欠陥を検知する請求項１に記載の半導体記憶装置。
- 前記テスト手段は、前記アンプ制御回路に接続され、前記起動信号の生成タイミングを測定して前記複数のダミーセルの欠陥を検知する請求項１に記載の半導体記憶装置。
- 前記ダミー制御手段内の不揮発記憶手段の値に基づいて前記複数のダミーワードラインのうちのいずれか、および、前記複数のダミービットラインのうちのいずれかが選択される請求項１から４のいずれか１項に記載の半導体記憶装置。
- 各々が複数のメモリセル及び複数のダミーセルとで構成される複数の通常カラムと、
複数のダミーセルで構成されるダミーカラムと、
各々が前記複数の通常カラムを構成する複数のダミーセルの一部と前記ダミーカラムを構成する複数のダミーセルの一部とで構成される複数のダミーロウと、
前記複数の通常カラムと前記ダミーカラムと前記複数のダミーロウとで構成されるメモリアレイと、
各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、
前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、
前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、
各々が前記複数のダミーロウのうち対応するダミーロウに接続される複数のダミーワードラインと、
前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、
前記ダミーカラムと、ダミーカラムセレクタとを接続するダミービットラインと、
前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、
前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、
前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、
前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかを選択することを特徴とする半導体記憶装置。 - 各々が複数のメモリセルで構成される複数の通常カラムと、
各々が複数のダミーセルで構成されるダミーカラムと、
前記複数の通常カラムと前記ダミーカラムとで構成されるメモリアレイと、
各々が前記複数の通常カラムのいずれかに接続される複数のビットラインと、
前記複数の通常カラムに前記複数のビットラインを介して接続され、前記複数のビットラインを選択することによって、前記複数の通常カラムのうちのいずれかを選択するカラムセレクタと、
前記カラムセレクタに接続され、前記カラムセレクタからの出力を増幅するアンプ回路と、
同一のダミーカラムにおいて、各々が異なる前記複数のダミーセルに接続される複数のダミーワードラインと、
前記複数のダミーワードラインを選択的に活性化するダミー制御手段と、
前記ダミーカラムと、ダミーカラムセレクタとを接続するダミービットラインと、
前記ダミーカラムセレクタに接続されるアンプ制御回路とを備えた半導体記憶装置であって、
前記アンプ制御回路は、前記ダミーカラムセレクタからの出力を基に前記アンプ回路の起動信号を生成し、
前記複数のダミーセルの欠陥を検知するテスト手段をさらに備え、
前記ダミー制御手段は、前記テスト手段の検知結果に基き、前記複数のダミーワードラインのうちのいずれかを選択することを特徴とする半導体記憶装置。 - 前記ダミー制御手段内の不揮発記憶手段の値に基づいて、前記複数のダミーワードラインのうちのいずれかを選択する請求項６または７に記載の半導体記憶装置。
- 前記ダミーカラムセレクタに含まれているトランスファゲートを構成するトランジスタの、ソースとドレインとが短絡されている請求項１から８のいずれか１項に記載の半導体記憶装置。
- 前記複数のメモリセル、および、前記複数のダミーセルがＳＲＡＭメモリセルである請求項１から９のいずれか１項に記載の半導体記憶装置。
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