JP2010102790A

JP2010102790A - 半導体装置

Info

Publication number: JP2010102790A
Application number: JP2008274424A
Authority: JP
Inventors: Daiya Ogawa; 大也小川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-10-24
Filing date: 2008-10-24
Publication date: 2010-05-06

Abstract

【課題】読出動作を正確かつ迅速に行なうことが可能な半導体装置を提供する。
【解決手段】このフラッシュメモリ１では、プリチャージ回路３０はそれぞれプリチャージ信号ＰＲ１，ＰＲ２によって制御されるトランジスタ１９，２０を含み、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅は別々に調整可能になっている。したがって、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅を変えて読出動作を行なうことにより、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅を最適値に設定できる。
【選択図】図３

Description

この発明は半導体装置に関し、特に、メモリセルからデータ信号を読み出す読出回路を備えた半導体装置に関する。

従来より、半導体記憶装置には、データ信号を記憶するメモリセルと、メモリセルからデータ信号を読み出す読出回路とが設けられている。読出回路は、メモリセルに記憶されたデータ信号の論理に応じた極性の電圧を受ける第１および第２のデータ線と、第１および第２のノードを電源電圧にプリチャージするプリチャージ回路と、プリチャージの終了後に第１および第２のデータ線と第１および第２のノードとをそれぞれ接続するゲート回路と、第１および第２のノード間の電圧を増幅するセンスアンプと、第１および第２のノード間の電圧に応じた論理の読出データ信号を出力する出力回路とを含む（たとえば、特許文献１参照）。
特開平７−２３５１８７号公報

このような半導体記憶装置では、プリチャージ時間は、製造プロセス、電源電圧、温度のバラツキを考慮して、十分に長く設定される。これは、プリチャージ時間が短いと、第１および第２のノードの電圧が低下し過ぎ（図８参照）、センスアンプが正常に動作しなくなるからである。しかし、マージンを持たせてプリチャージ時間を長く設定すると、読出速度が低下する。

それゆえに、この発明の主たる目的は、読出動作を正確かつ迅速に行なうことが可能な半導体装置を提供することである。

この発明に係る半導体装置は、メモリセル、読出回路、および制御回路を備えたものである。メモリセルは、記憶したデータ信号の論理に応じて第１および第２の電流のうちのいずれかの電流を流す。読出回路は、メモリセルからデータ信号を読み出す。制御回路は、読出回路を制御する。読出回路は、第１のトランジスタ、第２のトランジスタ、定電流源、切換回路、センスアンプ、および論理回路を含む。第１のトランジスタは、電源電圧のラインと第１のノードとの間に接続され、第１のプリチャージ信号が活性化レベルにされる第１の期間に導通する。第２のトランジスタは、電源電圧のラインと第２のノードとの間に接続され、第２のプリチャージ信号が活性化レベルにされる第２の期間に導通する。定電流源は、第１および第２の電流の間の値の第３の電流を流す。切換回路は、第１および第２の期間の終了後の第３の期間に、第１のノードと基準電圧のラインとの間にメモリセルを接続するとともに、第２のノードと基準電圧のラインとの間に定電流源を接続する。センスアンプは、第３の期間の終了後に、第１および第２のノード間の電圧を増幅する。論理回路は、第１および第２のノード間の電圧に応じた論理の読出データ信号を出力する。制御回路は、第１および第２の期間が異なる第１および第２のプリチャージ信号を発生する信号発生回路を含む。

この発明に係る半導体装置では、第１のプリチャージ信号が活性化レベルにされる第１の期間に導通する第１のトランジスタと、第２のプリチャージ信号が活性化レベルにされる第２の期間に導通する第２のトランジスタと、第１および第２の期間が異なる第１および第２のプリチャージ信号を発生する信号発生回路とが設けられる。したがって、第１および第２の期間の長さを別々に調整することができ、最適なプリチャージ期間を設定することができる。よって、読出動作を正確かつ迅速に行なうことが可能となる。

図１は、この発明の一実施の形態によるフラッシュメモリ１の構成を示すブロック図である。図１において、このフラッシュメモリ１は、メモリアレイ２、入出力回路３、行デコーダ４、列デコーダ５、電源回路６、読出回路７、および制御回路８を備える。

メモリアレイ２は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、全メモリセルＭＣに共通に設けられたソース線ＳＬとを含む。メモリセルＭＣは、たとえばＮＯＲ型やＳＯＮＯＳ型メモリセルであり、１ビットのデータ信号を記憶する。各メモリセルＭＣのゲートは対応のワード線ＷＬに接続され、そのドレインは対応のビット線ＢＬに接続され、そのソースはソース線ＳＬに接続される。

書込動作時は、複数のメモリセルＭＣのうちの選択メモリセルＭＣに対応するワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬにそれぞれ５Ｖ、０Ｖ、および１０Ｖを印加し、選択メモリセルＭＣのしきい値電圧を比較的高い値（たとえば、４Ｖ）にする。これにより、データ“１”（「Ｈ」レベル）を記憶する。

消去動作時は、複数のメモリセルＭＣのうちの選択メモリセルＭＣに対応するワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬにそれぞれ１０Ｖ、０Ｖ、および０Ｖを印加し、選択メモリセルＭＣのしきい値電圧を比較的低い値（たとえば、１Ｖ）にする。これにより、データ“０”(「Ｌ」レベル）を記憶する。

読出動作時は、複数のメモリセルＭＣのうちの選択メモリセルＭＣに対応するワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬにそれぞれ１．５Ｖ、１Ｖ、および０Ｖを印加する。選択メモリセルＭＣのしきい値電圧が高い場合（４Ｖ）はソースおよびドレイン間に電流が流れず、選択メモリセルＭＣのしきい値電圧が低い場合（０Ｖ）はソースおよびドレイン間に電流が流れる。したがって、選択メモリセルＭＣに電流が流れるか否かを検出することにより、選択メモリセルＭＣの記憶データを読み出すことができる。

図１に戻って、入出力回路３は、外部クロック信号ＣＬＫおよび外部コマンド信号ＣＭＤを制御回路８に与え、外部アドレス信号ＡＤＤに従って行アドレス信号および列アドレス信号を生成し、行アドレス信号および列アドレス信号をそれぞれ行デコーダ４および列デコーダ５に与える。また、入出力回路３は、書込動作時は、外部から与えられた書込データ信号ＤＩを行デコーダ４および列デコーダ５に与え、読出動作時は、読出回路７からのデータ信号Ｑに従って読出データ信号ＤＯを外部に出力する。

行デコーダ４は、入出力回路３からの行アドレス信号に従って、複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、そのワード線ＷＬに書込、消去、または読出動作に応じた電圧を印加する。列デコーダ５は、入出力回路３からの列アドレス信号に従って、複数のビット線ＢＬのうちのいずれかのビット線ＢＬを選択し、そのビット線ＢＬに書込、消去、または読出動作に応じた電圧を印加する。また、列デコーダ５は、ソース線ＳＬに書込、消去、または読出動作に応じた電圧を印加する。

電源回路６は、書込、消去、および読出動作の各々において、行デコーダ４および列デコーダ５で使用される種々の電圧を発生する。読出回路７は、列デコーダ５によって選択されたビット線ＢＬと行デコーダ４によって選択されたワード線ＷＬとの交差部のメモリセルＭＣからデータ信号を読出し、読出データ信号Ｑを入出力回路３に与える。

図３は、読出回路７の構成を示す回路図である。図３において、読出回路７は、ＮチャネルＭＯＳトランジスタ１１，１２，１７，１８，２３〜２５、定電流源１３，１４、セレクタ１５，１６、ＰチャネルＭＯＳトランジスタ１９〜２２、インバータ２６、ＯＲゲート２７，２８、および論理回路２９を備える。トランジスタ１９，２０はプリチャージ回路３０を構成し、トランジスタ２１〜２５はセンスアンプ３１を構成する。

図２で示した複数のビット線ＢＬは２本ずつグループ化されており、図３のＮチャネルＭＯＳトランジスタ１１，１２は各ビット線グループに対応して設けられている。ＮチャネルＭＯＳトランジスタ１１は、対応のビット線グループのうちの一方のビット線ＢＬ１とセレクタ１５の切換端子１５ｂとの間に接続されている。ＮチャネルＭＯＳトランジスタ１２は、対応のビット線グループのうちの他方のビット線ＢＬ２とセレクタ１６の切換端子１６ｂとの間に接続されている。ＮチャネルＭＯＳトランジスタ１１，１２のゲートは、列選択線ＣＳＬに接続されている。なお、図３では、図面の簡単化のため、１行２列のメモリセルＭＣ１，ＭＣ２が代表的に示されている。

列デコーダ５によって複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬが選択され、その列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされると、その列選択線ＣＳＬに対応するＮチャネルＭＯＳトランジスタ１１，１２が導通する。これにより、２本のビット線ＢＬ１、ＢＬ２がＮチャネルＭＯＳトランジスタ１１，１２を介してセレクタ１５，１６の切換端子１５ｂ，１６ｂに接続される。

定電流源１３，１４の各々は、予め定められた値の一定の電流を流す。読出動作時に、しきい値電圧が低いメモリセルＭＣに流れる電流を第１の電流とし、しきい値電圧が高いメモリセルＭＣに流れる微小な電流を第２の電流とすると、定電流源１３，１４の各々に流れる電流の値は第１および第２の電流の値の略中間値に設定されている。定電流源１３は、セレクタ１５の切換端子１５ａと接地電圧ＶＳＳのラインとの間に接続される。定電流源１４は、セレクタ１６の切換端子１６ａと接地電圧ＶＳＳのラインとの間に接続される。セレクタ１５，１６は、それぞれ信号φ１，φ２によって制御される。

メモリセルＭＣ１の記憶データを読み出す場合は、信号φ１，φ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、セレクタ１５の端子１５ｂ，１５ｃ間が導通するとともに、セレクタ１６の端子１６ａ，１６ｃ間が導通する。メモリセルＭＣ２の記憶データを読み出す場合は、信号φ１，φ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、セレクタ１５の端子１５ａ，１５ｃ間が導通するとともに、セレクタ１６の端子１６ｂ，１６ｃ間が導通する。テストモード時は、信号φ１，φ２がともに「Ｈ」レベルにされ、セレクタ１５の端子１５ａ，１５ｃ間が導通するとともに、セレクタ１６の端子１６ａ，１６ｃ間が導通する。

ＮチャネルＭＯＳトランジスタ１７は、セレクタ１５の共通端子１５ｃとノードＮ１との間に接続される。ＮチャネルＭＯＳトランジスタ１８は、セレクタ１６の共通端子１６ｃとノードＮ２との間に接続される。ＮチャネルＭＯＳトランジスタ１７，１８のゲートは、信号φ３を受ける。信号φ３が活性化レベルの「Ｈ」レベルに立ち上げられると、ＮチャネルＭＯＳトランジスタ１７，１８が導通し、端子１５ｃおよびノードＮ１間が接続されるとともに、端子１６ｃおよびノードＮ２間が接続される。

ＰチャネルＭＯＳトランジスタ１９は、電源電圧ＶＤＤのラインとノードＮ１との間に接続され、そのゲートはプリチャージ信号ＰＲ１を受ける。ＰチャネルＭＯＳトランジスタ２０は、電源電圧ＶＤＤのラインとノードＮ２との間に接続され、そのゲートはプリチャージ信号ＰＲ２を受ける。ノードＮ１，Ｎ２がハイ・インピーダンス状態にされている場合にプリチャージ信号ＰＲ１，ＰＲ２が活性化レベルの「Ｈ」レベルにされると、それぞれＰチャネルＭＯＳトランジスタ１９，２０が導通し、ノードＮ１，Ｎ２が電源電圧ＶＤＤに充電される。

ＰチャネルＭＯＳトランジスタ２１，２２のソースはともに電源電圧ＶＤＤのラインに接続され、それらのゲートはそれぞれノードＮ１，Ｎ２に接続され、それらのドレインはそれぞれノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ２３，２４のドレインはそれぞれノードＮ２，Ｎ１に接続され、それらのゲートはそれぞれノードＮ１，Ｎ２に接続され、それらのソースはともにノードＮ３に接続される。ＮチャネルＭＯＳトランジスタ２５はノードＮ３と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはセンスアンプ活性化信号ＳＥを受ける。

センスアンプ活性化信号ＳＥが活性化レベルの「Ｈ」レベルに立ち上げられると、ＮチャネルＭＯＳトランジスタ２５が導通し、センスアンプ３１が活性化される。ノードＮ１の電圧がノードＮ２の電圧よりも高い場合は、トランジスタ２２，２３の導通抵抗値がトランジスタ２１，２４の導通抵抗値よりも低くなり、ノードＮ１が電源電圧ＶＤＤに充電されるとともにノードＮ２が接地電圧ＶＳＳに放電され、ノードＮ１，Ｎ２間の電圧が電源電圧ＶＤＤに増幅される。

逆に、ノードＮ２の電圧がノードＮ１の電圧よりも高い場合は、トランジスタ２１，２４の導通抵抗値がトランジスタ２２，２３の導通抵抗値よりも低くなり、ノードＮ２が電源電圧ＶＤＤに充電されるとともにノードＮ１が接地電圧ＶＳＳに放電され、ノードＮ２，Ｎ１間の電圧が電源電圧ＶＤＤに増幅される。

センスアンプ活性化信号ＳＥは、インバータ２６を介してＯＲゲート２７，２８の一方入力ノードに入力される。ＯＲゲート２７，２８の他方入力ノードはそれぞれノードＮ１，Ｎ２に接続される。センスアンプ活性化信号ＳＥが非活性化レベルの「Ｌ」レベルの場合は、ノードＮ１，Ｎ２に現れる信号に関係なく、ＯＲゲート２７，２８の出力信号φＡ，φＢはともに「Ｈ」レベルにされる。センスアンプ活性化信号ＳＥが活性化レベルの「Ｈ」レベルの場合は、ノードＮ１，Ｎ２に現れる信号がＯＲゲート２７，２８を通過して信号φＡ，φＢとなる。

論理回路２９は、信号φＡ，φＢ，φ４に基づいてデータ信号Ｑを出力する。メモリセルＭＣ１の記憶データを読み出す場合は、信号φ４が「Ｈ」レベルにされる。この場合は、信号φＡ，φＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルであるときは読出データ信号Ｑが「Ｈ」レベルにされ、信号φＡ，φＢがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルであるときは読出データ信号Ｑが「Ｌ」レベルにされる。

メモリセルＭＣ２の記憶データを読み出す場合は、信号φ４が「Ｌ」レベルにされる。この場合は、信号φＡ，φＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルであるときは読出データ信号Ｑが「Ｌ」レベルにされ、信号φＡ，φＢがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルであるときは読出データ信号Ｑが「Ｈ」レベルにされる。テストモード時は、信号φ４は「Ｈ」レベルに固定される。

図４は、制御回路８のうちのプリチャージ信号ＰＲ１，ＰＲ２に関連する部分を示すブロック図である。図４において、制御回路８は、パルス発生回路４０、記憶回路４１，４２、セレクタ４３，４４、可変遅延回路４５，４６、および信号発生回路４７，４８を備える。パルス発生回路４０は、ノードＮ１，Ｎ２のプリチャージの開始を示すパルス信号ＰＲ０を発生する。パルス信号ＰＲ０は、可変遅延回路４５，４６および信号発生回路４７，４８の各々に与えられる。

記憶回路４１には、ノードＮ１をプリチャージする期間の長さ、すなわちプリチャージ信号ＰＲ１が活性化レベルの「Ｌ」レベルにされる期間の長さを示す信号ＣＮＴ１が書き込まれる。記憶回路４２には、ノードＮ２をプリチャージする期間の長さ、すなわちプリチャージ信号ＰＲ２が活性化レベルの「Ｌ」レベルにされる期間の長さを示す信号ＣＮＴ２が書き込まれる。記憶回路４１，４２の各々は、データの書換が可能な記憶回路である。

セレクタ４３は、記憶回路４１に記憶された信号ＣＮＴ１に従って、可変遅延回路４５の遅延時間を設定する。セレクタ４４は、記憶回路４２に記憶された信号ＣＮＴ２に従って、可変遅延回路４６の遅延時間を設定する。可変遅延回路４５は、パルス信号ＰＲ０を設定された時間だけ遅延させてパルス信号ＰＲＤ１を生成する。可変遅延回路４６は、パルス信号ＰＲ０を設定された時間だけ遅延させてパルス信号ＰＲＤ２を生成する。

信号発生回路４７は、パルス発生回路４０からのパルス信号ＰＲ０に応答してプリチャージ信号ＰＲ１を活性化レベルの「Ｌ」レベルに立ち下げ、可変遅延回路４５からのパルス信号ＰＲＤ１に応答してプリチャージ信号ＰＲ１を非活性化レベルの「Ｈ」レベルに立ち上げる。信号発生回路４８は、パルス発生回路４０からのパルス信号ＰＲ０に応答してプリチャージ信号ＰＲ２を活性化レベルの「Ｌ」レベルに立ち下げ、可変遅延回路４６からのパルス信号ＰＲＤ２に応答してプリチャージ信号ＰＲ２を非活性化レベルの「Ｈ」レベルに立ち上げる。

図５は、可変遅延回路４５の構成を示す回路ブロック図である。図５において、可変遅延回路４５は、直列接続されたｎ段（ただし、ｎは２以上の整数である）の遅延回路５０．１〜５０．ｎと、ｎ＋１個のトライステートインバータ５２．０〜５２．ｎとを備える。遅延回路５０．１〜５０．ｎの各々は、直列接続された複数段のインバータ５１を含む。初段の遅延回路５０．１の入力ノードは、可変遅延回路４５の入力ノードＮ５１となる。トライステートインバータ５２．０は、入力ノードＮ５１と出力ノードＮ５２の間に接続される。トライステートインバータ５２．１〜５２．ｎは、それぞれ遅延回路５０．１〜５０．ｎの出力ノードと可変遅延回路４５の出力ノードＮ５２との間に接続される。

セレクタ４３は、記憶回路４１に記憶された信号ＣＮＴに従って、ｎ＋１個のトライステートインバータ５２．０〜５２．ｎのうちのいずれか１個のトライステートインバータ（たとえば、５２．ｎ）を活性化させ、残りのトライステートインバータ（この場合、５２．０〜５０．ｎ−１）を非活性化させる。活性化されたトライステートインバータ５２．ｎは通常のインバータと同様に動作し、非活性化されたトライステートインバータ５２．０〜５２．ｎ−１の各々の出力ノードはハイ・インピーダンス状態になる。したがって、パルス信号ＰＲ０は、遅延回路５０．１〜５０．ｎおよびトライステートインバータ５２．ｎで遅延されてパルス信号ＰＲＤ１となる。可変遅延回路４６も、可変遅延回路４５と同じ構成である。

図６は、フラッシュメモリ１の読出動作を示すタイムチャートである。図６において、フラッシュメモリ１は、クロック信号ＣＬＫに同期して動作する。クロック信号ＣＬＫの立ち上がりエッジ（たとえば時刻ｔ０）に応答して外部アドレス信号ＡＤＤが取り込まれる。この外部アドレス信号ＡＤＤによって図３のメモリセルＭＣ１が選択されたものとする。メモリセルＭＣ１は、トランジスタ１１およびセレクタ１５を介してトランジスタ１７のソースに接続される。また、メモリセルＭＣ１に対応する定電流源１４がセレクタ１６を介してトランジスタ１８のソースに接続される。

次に、図６中の期間Ｔ１においてプリチャージ信号ＰＲ１，ＰＲ２が活性化レベルの「Ｌ」レベルにされ、ノードＮ１，Ｎ２が充電される。次いで、プリチャージ信号ＰＲ１，ＰＲ２が非活性化レベルの「Ｈ」レベルに立ち上げられるとともに、図６中の期間Ｔ２において図３中の信号φ３が活性化レベルの「Ｈ」レベルにされ、ノードＮ１，Ｎ２がメモリセルＭＣ１および定電流源１４を介して放電される。

次に、時刻ｔ１において、センスアンプ活性化信号ＳＥが所定時間だけ活性化レベルの「Ｈ」レベルにされ、ノードＮ２，Ｎ１間の電圧が電源電圧ＶＤＤに増幅される。これにより、論理回路２９の出力データ信号Ｑがたとえば「Ｌ」レベルに立ち下げられ、読出データ信号ＤＩが「Ｌ」レベルに立ち下げられる。次いで、ノードＮ１，Ｎ２の電圧が接地電圧ＶＳＳにリセットされ、データ信号Ｑが「Ｈ」レベルにリセットされる。読出データ信号ＤＯは、クロック信号ＣＬＫの次の立ち上がりエッジに応答して「Ｈ」レベルにリセットされる。

なお、ノードＮ１，Ｎ２のリセットは、列デコーダ５により、ビット線ＢＬ１，ＢＬ２、トランジスタ１１，１２、セレクタ１５，１６、およびトランジスタ１７，１８を介して行なわれる。また、図６中の時刻ｔ３〜ｔ４では、ノードＮ１，Ｎ２間の電圧が電源電圧ＶＤＤに増幅され、データ信号Ｑ，ＤＯが「Ｈ」レベルに維持された状態が示されている。

次に、ノードＮ１，Ｎ２のプリチャージの時間幅の設定方法について説明する。図７は、従来のフラッシュメモリのデータ読出方法を示す図である。従来のフラッシュメモリでは、図３で示した２つのプリチャージ用トランジスタ１９，２０のゲートは共通接続されており、トランジスタ１９，２０のゲートには１つのプリチャージ信号が入力される。図７の時刻ｔ０において、ノードＮ１，Ｎ２に接続された２つのプリチャージ用トランジスタ１９，２０を導通させる。これにより、ノードＮ１，Ｎ２の電圧が上昇し、電源電圧ＶＤＤになる。

次いで時刻ｔ１において２つのプリチャージ用トランジスタ１９，２０を非導通にし、プリチャージを停止する。また、ノードＮ１にメモリセルＭＣ１を接続するとともにノードＮ２に定電流源１４を接続する。これにより、ノードＮ１，Ｎ２の電荷がメモリセルＭＣ１および定電流源１４を介して放電され、ノードＮ１，Ｎ２の電圧が徐々に低下する。センスアンプ３１によってノードＮ１，Ｎ２間の電圧を電源電圧ＶＤＤに増幅し、メモリセルＭＣ１の記憶データを読み出す。

ここで、プリチャージの時間幅（ｔ０〜ｔ１）は、製造プロセス、電源電圧ＶＤＤ、温度などのバラツキを考慮し、ノードＮ１，Ｎ２が電源電圧ＶＤＤに充電されるように、十分に長い時間に設定される。これは、図８に示すように、プリチャージの時間幅が短く、ノードＮ１，Ｎ２が十分に充電されない場合は、放電後にノードＮ１，Ｎ２の電圧が低下し過ぎ、センスアンプ３１が正常に動作しないからである。逆にマージンを持って、プリチャージ期間を長くすると、アクセス時間が長くなる。

通常は、プリチャージ期間の最適時間は、シミュレーションにより求められる。しかし、実機評価にて、その値が問題ないかどうかを確認することは困難である。なぜなら、ノードＮ１，Ｎ２は、高速動作を行なうために負荷容量を最小限にし、かつノードＮ１，Ｎ２の容量のバランスを取っているので、ノードＮ１，Ｎ２の各々にプローブを当ててオシロスコープで波形観測することは困難であるからである。他の方法として、ノードＮ１，Ｎ２の電圧をモニタするための電圧ディテクタ回路をフラッシュメモリに搭載する方法もあるが、チップ面積が増大する。また、製造バラツキなどにより、トランジスタ２１〜２４に電流駆動能力に差が生じ、センスアンプ３１にオフセット電圧が生じる。

そこで、本願発明では、２つのプリチャージ用トランジスタ１９，２０を別々に制御できるようにし、後述の方法でノードＮ１，Ｎ２の電圧を検出し、プリチャージ期間を最適時間に設定する。

プリチャージ期間を設定する場合は、図１に示したように、フラッシュメモリ１はテスタ９に接続される。テスタ９は、クロック信号ＣＬＫ，コマンド信号ＣＭＤ、アドレス信号ＡＤＤをフラッシュメモリ１に与えるとともに、フラッシュメモリ１とデータ信号ＤＩ，ＤＯの授受を行なう。テスタ９は、コマンド信号ＣＭＤを与えてフラッシュメモリ１をテストモードに設定する。

テストモード時には、図３のセレクタ１５の端子１５ａ，１５ｃ間が導通するとともに、セレクタ１６の端子１６ａ，１６ｃ間が導通し、トランジスタ１７，１８のソースにそれぞれ定電流源１３，１４が接続される。また、論理回路２９に入力される信号φ４が「Ｈ」レベルにされ、信号φＡ，φＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は読出データ信号Ｑが「Ｈ」レベルにされ、信号φＡ，φＢがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルであるときは読出データ信号Ｑが「Ｌ」レベルにされる。また、テスタ９は、図４の記憶回路４１，４２にそれぞれ信号ＣＮＴ１，ＣＮＴ２を書き込むことにより、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅を設定する。

テストモード時には、テスタ９は、図９に示すように、ノードＮ１のプリチャージ期間を通常の期間（ｔ０〜ｔ１）に設定し、ノードＮ２のプリチャージ期間を十分に長い期間（ｔ０〜ｔ２）に設定し、フラッシュメモリ１に読出動作を複数回行なわせる。

もし、ノードＮ１が通常の時間内で十分に充電されている場合、ノードＮ１，Ｎ２はともに電源電圧ＶＤＤになり、ノードＮ１，Ｎ２間の電圧差は無い。また、ノードＮ１，Ｎ２の電圧は同じ速さで低下する。したがって、センスアンプ３１のオフセット電圧が０Ｖである場合は、読出データ信号ＤＯがたとえば“１”（「Ｈ」レベル）になる確率は５０％となる。実際には、センスアンプ３１にオフセット電圧があるので、その確率は５０％からずれる。

もし、ノードＮ１が通常の時間内で十分に充電されていない場合、ノードＮ１の電圧はノードＮ２の電圧ＶＤＤよりも低くなる。したがって、読出データ信号ＤＯが“１”（「Ｌ」レベル）になる確率は５０％よりも低くなる。

ノードＮ１のプリチャージ期間を十分に短い期間から十分に長い期間まで順次変えながら、以上の動作を繰り返す。具体的には、図５で示したトライステートインバータ５２．０〜５２．ｎを１つずつ順次選択することにより、（ｎ＋１）種類のプリチャージ期間についてテストモードのデータ読出を行なう。次に、ノードＮ１とＮ２を入れ替えて同様にテストモードのデータ読出を行なう。

図１０は、テストモードのデータ読出の結果を示す図である。横軸は設定したプリチャージ時間であり、縦軸は読出データ信号ＤＯが“１”（「Ｈ」レベル）になった確率（％）である。四角印（□）は、プリチャージ信号ＰＲ１のパルス幅（ノードＮ１のプリチャージ時間）を十分に長い時間に固定し、プリチャージ信号ＰＲ２のパルス幅（ノードＮ２のプリチャージ時間）を変えた場合の結果を示している。丸印（○）は、プリチャージ信号ＰＲ２のパルス幅を十分に長い時間に固定し、プリチャージ信号ＰＲ１のパルス幅を変えた場合の結果を示している。

プリチャージ信号ＰＲ１のパルス幅が十分に長い時間に固定され、プリチャージ信号ＰＲ２のパルス幅が十分に短い場合は、ノードＮ１の電圧はノードＮ２の電圧よりも高くなり、データ信号ＤＯは“１”となるので、確率は１００（％）となる。プリチャージ信号ＰＲ２のパルス幅を徐々に延ばして行くと、データ信号ＤＯが“１”となる確率が徐々に低下する。プリチャージ信号ＰＲ２のパルス幅をさらに延ばして行くと、ノードＮ１，Ｎ２の電圧がともに電源電圧ＶＤＤになり、データ信号ＤＯが“１”となる確率は略５０（％）に収束する。なお、センスアンプ３１にオフセット電圧があるので、データ信号ＤＯが“１”となる確率は５０（％）からΔoff（％）だけずれる。図１０では、ノードＮ１，Ｎ２の電圧が同じである場合は、データ信号ＤＯは若干“０”になり易い場合が示されている。

逆に、プリチャージ信号ＰＲ２のパルス幅が十分に長い時間に固定され、プリチャージ信号ＰＲ１のパルス幅が十分に短い場合は、ノードＮ２の電圧はノードＮ１の電圧よりも高くなり、データ信号ＤＯは必ず“０”となるので、データ信号ＤＯが“１”となる確率は０（％）となる。プリチャージ信号ＰＲ１のパルス幅を徐々に延ばして行くと、データ信号ＤＯが“１”となる確率が徐々に上昇する。プリチャージ信号ＰＲ１のパルス幅をさらに延ばして行くと、ノードＮ１，Ｎ２の電圧がともに電源電圧ＶＤＤになり、データ信号ＤＯが“１”となる確率は略５０（％）に収束する。

図１０の場合、データ信号ＤＯが“１”となる確率が一定値に収束し始めた時間（ｔｐｒ）がプリチャージ時間として設定可能な最低限の時間である。したがって、アクセス時間を最短時間に設定したい場合は、プリチャージ時間をｔｐｒに設定すればよい。

また、センスアンプ３１のオフセット電圧を補償し、データ信号ＤＯが“１”となる確率をちょうど５０（％）にしたいときは、ノードＮ１，Ｎ２のプリチャージ時間を異なる時間に設定すればよい。すなわち図１１では、ノードＮ１，Ｎ２の電圧が同じである場合は、データ信号ＤＯは若干“０”になり易いので、ノードＮ１の電圧よりもノードＮ２の電圧を若干低くすればよい。具体的には、ノードＮ１のプリチャージ時間は、データ信号ＤＯが“１”となる確率が一定値に収束し始める時間ｔｐｒ１に設定し、ノードＮ２のプリチャージ時間は、データ信号ＤＯが“１”となる確率が５０（％）になる時間ｔｐｒ２に設定するとよい。同様に、ノードＮ１，Ｎ２の電圧が同じである場合は、データ信号ＤＯは若干“１”になり易いので、ノードＮ１の電圧がノードＮ２の電圧よりも若干低くなるようにプリチャージ時間を設定すればよい。

また、図１２は、この実施の形態の変更例を示す回路ブロック図であって、図３と対比される図である。図１２において、この変更例では、定電流源１４が除去され、定電流源１３がセレクタ１５，１６の切換端子１５ａ，１６ａに接続される。したがって、テストモード時は、定電流源１３がセレクタ１５，１６を介してトランジスタ１７，１８のソースに接続され、ノードＮ１，Ｎ２の電荷は定電流源１３を介して放電される。この変更例では、定電流源１４の分だけレイアウト面積が小さくて済む。

また、図１３は、この実施の形態の他の変更例を示すブロック図であって、図１と対比される図である。図１３において、この変更例では、入出力回路３内にテスト回路５３が設けられる。テスタ９は、フラッシュメモリ１をテストモードに設定する。テスト回路５３は、上述のテストモードを実行し、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅を最適値に設定する。この変更例でも、実施の形態と同じ効果が得られる。

なお、この実施の形態では、本願発明がフラッシュメモリに適用された場合について説明したが、本願発明はフラッシュメモリ内蔵のＩＣにも適用可能であることは言うまでもない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態によるフラッシュメモリの構成を示すブロック図である。図１に示したメモリアレイの構成を示す回路図である。図１に示した読出回路の構成を示す回路ブロック図である。図１に示した制御回路の要部を示すブロック図である。図４に示した可変遅延回路の構成を示す回路ブロック図である。図１に示したフラッシュメモリの読出動作を示すタイムチャートである。従来のプリチャージ方法の問題点を説明するための図である。従来のプリチャージ方法の問題点を説明するための他の図である。図１に示したフラッシュメモリのテストモードを説明するための図である。図１に示したフラッシュメモリのテストモードを説明するための他の図である。図１に示したフラッシュメモリのテストモードを説明するためのさらに他の図である。実施の形態の変更例を示す回路ブロック図である。実施の形態の他の変更例を示すブロック図である。

符号の説明

１フラッシュメモリ、２メモリアレイ、３入出力回路、４行デコーダ、５列デコーダ、６電源回路、７読出回路、８制御回路、９テスタ、１１，１２，１７，１８，２３〜２５ＮチャネルＭＯＳトランジスタ、１３，１４定電流源、１５，１６，４３，４４セレクタ、１９〜２２ＰチャネルＭＯＳトランジスタ、２６，５１インバータ、２７，２８ＯＲゲート、２９論理回路、３０プリチャージ回路、３１センスアンプ、４０パルス発生回路、４１，４２記憶回路、４５，４６可変遅延回路、４７，４８信号発生回路、５０遅延回路、５２トライステートインバータ、５３テスト回路、ＢＬビット線、ＣＳＬ列選択線、ＭＣメモリセル、ＳＬソース線、ＷＬワード線。

Claims

半導体装置であって、
記憶したデータ信号の論理に応じて第１および第２の電流のうちのいずれかの電流を流すメモリセルと、
前記メモリセルから前記データ信号を読み出す読出回路と、
前記読出回路を制御する制御回路とを備え、
前記読出回路は、
電源電圧のラインと第１のノードとの間に接続され、第１のプリチャージ信号が活性化レベルにされる第１の期間に導通する第１のトランジスタと、
前記電源電圧のラインと第２のノードとの間に接続され、第２のプリチャージ信号が活性化レベルにされる第２の期間に導通する第２のトランジスタと、
前記第１および第２の電流の間の値の第３の電流を流す定電流源と、
前記第１および第２の期間の終了後の第３の期間に、前記第１のノードと基準電圧のラインとの間に前記メモリセルを接続するとともに、前記第２のノードと前記基準電圧のラインとの間に前記定電流源を接続する切換回路と、
前記第３の期間の終了後に、前記第１および第２のノード間の電圧を増幅するセンスアンプと、
前記第１および第２のノード間の電圧に応じた論理の読出データ信号を出力する論理回路とを含み、
前記制御回路は、前記第１および第２の期間が異なる前記第１および第２のプリチャージ信号を発生する信号発生回路を含む、半導体装置。
半導体装置であって、
記憶したデータ信号の論理に応じて第１および第２の電流のうちのいずれかの電流を流すメモリセルと、
前記メモリセルから前記データ信号を読み出す読出回路と、
前記読出回路を制御する制御回路とを備え、
前記読出回路は、
電源電圧のラインと第１のノードとの間に接続され、第１のプリチャージ信号が活性化レベルにされる第１の期間に導通する第１のトランジスタと、
前記電源電圧のラインと第２のノードとの間に接続され、第２のプリチャージ信号が活性化レベルにされる第２の期間に導通する第２のトランジスタと、
前記第１および第２の電流の間の値の第３の電流を流す定電流源と、
前記第１および第２の期間の終了後の第３の期間に、前記第１のノードと基準電圧のラインとの間に前記メモリセルを接続するとともに、前記第２のノードと前記基準電圧のラインとの間に前記定電流源を接続する切換回路と、
前記第３の期間の終了後に、前記第１および第２のノード間の電圧を増幅するセンスアンプと、
前記第１および第２のノード間の電圧に応じた論理の読出データ信号を出力する論理回路とを含み、
前記制御回路は、前記第１および第２のプリチャージ信号を発生する信号発生回路を含み、
さらに、前記第１および第２の期間を変化させたときの前記読出データ信号が第１および第２の論理のうちの一方の論理になる確率に基づいて前記第１および第２のプリチャージ信号に対応する前記第１および第２の期間を求めるテスト回路を備える、半導体装置。
前記制御回路は、さらに、前記第１および第２の期間を示す情報を記憶する情報の書換が可能な記憶回路を含み、
前記信号発生回路は、前記記憶回路に記憶された情報に基づいて前記第１および第２のプリチャージ信号を発生する、請求項２に記載の半導体装置。
前記切換回路は、テストモード時には、前記第３の期間に前記第１および第２のノードと前記基準電圧のラインとの間に前記定電流源を接続し、
さらに、前記テストモード時に、前記第１および第２の期間のうちの一方の期間を予め定められた長さに設定するとともに他方の期間の長さを前記予め定められた長さ以下の範囲内で複数段階で変化させた後、前記他方の期間を前記予め定められた長さに設定するとともに前記一方の期間の長さを前記予め定められた長さ以下の範囲内で複数段階で変化させ、各段階毎に前記読出回路に複数回の読出動作を実行させて前記読出データ信号が第１および第２の論理のうちの一方の論理になる確率を求め、求めた複数の確率に基づいて、前記第１および第２のノードを前記電源電圧に充電することが可能な最短の前記第１および第２の期間を求め、求めた前記第１および第２の期間を示す情報を前記記憶回路に書込むテスト回路を備える、請求項３に記載の半導体装置。
前記切換回路は、テストモード時には、前記第３の期間に前記第１および第２のノードと前記基準電圧のラインとの間に前記定電流源を接続し、
さらに、前記テストモード時に、前記第１および第２の期間のうちの一方の期間を予め定められた長さに設定するとともに他方の期間の長さを前記予め定められた長さ以下の範囲内で複数段階で変化させた後、前記他方の期間を前記予め定められた長さに設定するとともに前記一方の期間の長さを前記予め定められた長さ以下の範囲内で複数段階で変化させ、各段階毎に前記読出回路に複数回の読出動作を実行させて前記読出データ信号が第１および第２の論理のうちの一方の論理になる確率を求め、求めた複数の確率に基づいて、前記センスアンプのオフセット電圧を補償することが可能な前記第１および第２の期間を求め、求めた前記第１および第２の期間を示す情報を前記記憶回路に書込むテスト回路を備える、請求項３に記載の半導体装置。