近年半導体装置では、実装面積の削減及び性能の向上を実現するために、CPU等が利用するメモリをCPU等と同じ半導体基板上形成することが行われている。また、CPU等の高機能化及びソフトウェアの高機能化に伴い、メモリ容量が増大している。そのため、メモリが混載される半導体装置では、メモリの品質が半導体装置の品質を決めるまでに至っている。そのため、メモリの品質を確保するために、メモリに対するテストが強化されている。
メモリ混載ICでは、メモリとしてSRAMが用いられる。このSRAMは、2つのインバータの入力端子及び出力端子が互いに接続された構成を有する。また、SRAMでは、インバータにおいて電源端子側に配置されるPMOSトランジスタを負荷素子として用いる。つまり、SRAMにおけるPMOSトランジスタは、メモリセル内のセル内部ノードを高電位(例えば電源電圧)に保持するために用いられる。そのため、SRAMのメモリセルを構成するPMOSトランジスタは、NMOSトランジスタよりも駆動能力が低く、すなわち素子感度が低く設定される。このようなことから、SRAMではPMOSトランジスタの駆動能力が適切なものであるか否かをテストすることが困難である問題があった。
そこで、特許文献1にSRAMのPMOSトランジスタの駆動能力をテストする半導体記憶装置の一例が開示されている。特許文献1に記載の半導体記憶装置100のブロック図を図12に示す。半導体記憶装置100は、ビット線BL0Tとビット線BL0Bとにより構成される第1のビット線対と、ビット線BL1Tとビット線BL1Bとにより構成される第2のビット線対とを有する。そして、第1のビット線対には、ソフトライト回路101、102、プリチャージ回路103及びメモリセル120、121が接続される。第2のビット線対には、ソフトライト回路111、112、プリチャージ回路113及びメモリセル130、131が接続される。第1のビット線対は、ビット線BL0Tに設けられる列選択スイッチYS0Tと、ビット線BL0Bに設けられる列選択スイッチYS0Bと、を介して共通ビット線対に接続される。第2のビット線対は、ビット線BL1Tに設けられる列選択スイッチYS1Tと、ビット線BL1Bに設けられる列選択スイッチYS1Bと、を介して共通ビット線対に接続される。共通ビット線対には、ライトアンプ141及びセンスアンプ142が接続される。
また、メモリセル120、121、130、131として用いられるSRAMセルの回路図を図13に示す。ここで、メモリセル120、121、130、131は、同一の回路構成を有するため、図13では、メモリセル120をメモリセルの一例として示した。図13に示すように、メモリセル120は、PMOSトランジスタCP0、CP1、NMOSトランジスタCN0〜CN3を有する。PMOSトランジスタCP0、CP1は、負荷トランジスタとして機能する。NMOSトランジスタCN0、CN2は、駆動トランジスタとして機能する。NMOSトランジスタCN1、CN3は、転送トランジスタとして機能する。
PMOSトランジスタCP0のソースは電源端子VDDに接続され、ドレインはNMOSトランジスタCN0のドレインに接続される。NMOSトランジスタCN0のソースは接地端子に接続される。また、PMOSトランジスタCP0のゲートとNMOSトランジスタCN0のゲートとは共通に接続される。PMOSトランジスタCP1のソースは電源端子VDDに接続され、ドレインはNMOSトランジスタCN2のドレインに接続される。NMOSトランジスタCN2のソースは接地端子に接続される。また、PMOSトランジスタCP1のゲートとNMOSトランジスタCN2のゲートとは共通に接続される。つまり、PMOSトランジスタCP0及びNMOSトランジスタCN0は第1のインバータを構成し、PMOSトランジスタCP1及びNMOSトランジスタCN2は第2のインバータを構成する。
そして、第1のインバータの入力と第2のインバータの出力とが接続され、この接続ノードがセル内部ノードCNDBを構成する。また、第2のインバータの入力と第21のインバータの出力とが接続され、この接続ノードがセル内部ノードCNDTを構成する。セル内部ノードCNDTは、NMOSトランジスタCN1を介してビット線BL0Tに接続される。NMOSトランジスタCN1のゲートはワード選択信号WL0に接続される。セル内部ノードCNDBは、NMOSトランジスタCN3を介してビット線BL0Bに接続される。NMOSトランジスタCN3のゲートはワード選択信号WL0に接続される。
メモリセル120は、ワード選択信号WL0がハイレベル(例えば、電源電圧)となるとNMOSトランジスタCN1、CN3(転送トランジスタ)が導通状態となり、活性状態となる。そして、読み出し期間において活性状態になるとセル内部ノードCNDT、CNDBに保持している電圧をビット線対に出力する。また、書き込み期間において活性状態になると、ビット線対の電荷に応じてセル内部ノードCNDT、CNDBの電圧を遷移させる。
また、メモリセル120は、ワード選択信号WL0がロウレベル(例えば、接地電圧)となるとNMOSトランジスタCN1、CN3(転送トランジスタ)が非導通状態となり、非活性状態となる。つまり、非活性状態ではメモリセル120は、セル内部ノードCNDT、CNDBの電圧をビット線対の電位にかかわらず保持する。
ここで、半導体記憶装置100の動作について説明する。ここでは、テスト対象のメモリセルとしてメモリセル120が選択された例について説明する。まず、メモリセル120が正常な場合のテスト動作を示すタイミングチャートを図14に示す。図14に示すように、半導体記憶装置100では、タイミングt21〜t22(テスト書き込み期間)において、テストデータとして0を書き込む。これにより、ビット線BL0Tはロウレベルになり、ビット線BL0Bはハイレベルとなる。そして、メモリセル120内においてビット線BL0Tに接続されるセル内部ノードCNDTはビット線BL0Tの電位に応じてロウレベルになる。また、メモリセル120内においてビット線BL0Bに接続されるセル内部ノードCNDBはビット線BL0Bの電位に応じてハイレベルになる。
そして、タイミングt23〜t24(負荷印加期間)において、メモリセル120のPMOSトランジスタ(例えば、負荷トランジスタ)に対する負荷テストが行われる。負荷テストでは、テスト制御信号TESTがハイレベルになる。このとき、メモリセル120が仕様の範囲内の性能を有している場合、メモリセル120のPMOSトランジスタはソフトライト回路102による引き抜き電流にかかわらずセル内部ノードCNDBの電圧を維持する。従って、セル内部ノードCNDT、CNDBの論理レベルは変化しない。そして、タイミングt25〜t26(テスト読み出し期間)に、書き込まれたテストデータと同じデータが読み出される。なお、タイミングt23〜t24の負荷印加期間は、書き込み制御信号WRITEをロウレベルとしてライトアンプ141を不活性状態とする。
一方、不良を有するメモリセル120をテストする場合のテスト動作を示すタイミングチャートを図15に示す。図15に示すように、この場合、タイミングt23〜t24の負荷印加期間中にメモリセル120のPMOSトランジスタはソフトライト回路102による引き抜き電流よりセル内部ノードCNDBの電圧を維持することができず、セル内部ノードCNDT、CNDBの論理レベルが反転する。これは、メモリセル120のPMOSトランジスタの駆動能力が仕様よりも低いため、PMOSトランジスタがセル内部ノードの電圧を維持できないためである。そのため、タイミングt25〜t26の読み出し期間に、書き込んだテストデータとは異なる論理レベルのデータが読み出される。
つまり、特許文献1に記載の半導体記憶装置100では、ソフトライト回路101、102、111、112によりメモリセルの負荷トランジスタ(例えば、PMOSトランジスタ)に意図的に負荷を与えることで、低感度なPMOSトランジスタの駆動能力テストを実施している。
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。まず、実施の形態1にかかる半導体記憶装置1のブロック図を図1に示す。なお、半導体記憶装置1は、メモリ機能のみを有する構成とするが、半導体記憶装置1は、CPU等の他の回路と共に1つの半導体基板上に搭載されるものであってもよい。また、以下において説明する半導体記憶装置1は、4つのメモリセルを有するものを例に説明するが、実際の半導体装置ではメモリは、256kbyte程度又はそれ以上の容量を有するものとする。また、以下の説明においては、符号VDDを電源電位又は電源端子に対して用い、符号GNDを接地電位又は接地端子に対して用い、符号VthをNMOSトランジスタの閾値電圧に対して用いる。また、ハイレベルは、電源電位VDDであり、ロウレベルは接地電位GNDであるものとする。
図1に示すように、半導体記憶装置1は、プリチャージ回路10、11、テストプリチャージ回路20、21、メモリセル30、31、40、41、ソフトライト回路50、51、60、61、ライトアンプ70、センスアンプ71、列選択スイッチYS0T、YS0B、YS1T、YS1Bを有する。また、半導体記憶装置1では、ビット線BL0T、BL0Bにより第1のビット線対を構成し、ビット線BL1T、BL1Bにより第2のビット線対を構成する。さらに、半導体記憶装置1は、共通ビット線BLCT、BLCBにより構成される。共通ビット線対を有する。共通ビット線対は、一端にライトアンプ70の出力端子及びセンスアンプ71の入力端子が接続され、他端に第1、第2のビット線対が列選択スイッチを介して接続されるものである。また、ソフトライト回路50、51、60、61は、テスト時において、テスト制御信号TESTがイネーブル状態(例えば、ハイレベル)となったことに応じて活性化される。
列選択スイッチYS0T、YS0Bは、第1のビット線対と共通ビット線対との間に接続され、列選択信号Y0に応じて導通状態となる。列選択スイッチYS1T、YS1Bは、第2のビット線対と共通ビット線対との間に接続され、列選択信号Y1に応じて導通状態となる。
プリチャージ回路10、11は、プリチャージ制御信号PRBとテストプリチャージ制御信号TESTPRとの論理和値に応じて接続先のビット線の電位をプリチャージ電圧(例えば、電源電位VDD)にプリチャージする。より具体的には、プリチャージ回路10、11は、プリチャージ制御信号PRBとテストプリチャージ制御信号TESTPRとの論理和値がハイレベルの場合は非活性化され、プリチャージ制御信号PRBとテストプリチャージ制御信号TESTPRとの論理和値がロウレベルの場合にビット線対をプリチャージ電圧(例えば、電源電圧)でプリチャージする。プリチャージ回路は、ビット線対毎に設けられる。本実施の形態では、プリチャージ回路10が第1のビット線対に設けられ、プリチャージ回路11が第2のビット線対に設けられる。なお、プリチャージ制御信号PRB及びテストプリチャージ制御信号TESTPRは、半導体記憶装置1内に設けられるプリチャージ制御回路(不図示)が出力するものである。また、半導体記憶装置1では、プリチャージ回路10、11を読み出し動作及び書き込み動作の前の期間において活性化させる。
プリチャージ回路10は、PMOSトランジスタP01、P02を有する。PMOSトランジスタP01、P02のソースは、電源端子VDDに接続される。PMOSトランジスタP01のドレインはビット線BL0Tに接続される。PMOSトランジスタP02のドレインはビット線BL0Bに接続される。また、PMOSトランジスタP01、P02のゲートにはプリチャージ制御信号PRBとテストプリチャージ制御信号TESTPRとの論理和値が与えられる。
プリチャージ回路11は、PMOSトランジスタP11、P12を有する。PMOSトランジスタP11、P12のソースは、電源端子VDDに接続される。PMOSトランジスタP11のドレインはビット線BL1Tに接続される。PMOSトランジスタP12のドレインはビット線BL1Bに接続される。また、PMOSトランジスタP11、P12のゲートにはプリチャージ制御信号PRBとテストプリチャージ制御信号TESTPRとの論理和値が与えられる。
テストプリチャージ回路20、21は、メモリセルとして用いられるSRAMセルの転送トランジスタと同一導電型のトランジスタを介して対応するビット線対にテストプリチャージ電圧を与える。本実施の形態では、プリチャージ電圧として電源電位VDDが与えられる。一方、本実施の形態におけるSRAMセルの転送トランジスタとしてNMOSトランジスタが用いられる。つまり、テストプリチャージ回路20、21は、NMOSトランジスタを介してプリチャージ電圧をビット線対に与える。つまり、テストプリチャージ電圧は、プリチャージ電圧よりもNMOSトランジスタの閾値電圧Vthだけ低い電圧となる。
より具体的には、テストプリチャージ回路20、21は、テストプリチャージ制御信号TESTPRの論理レベルがロウレベル(ディスイネーブル)の場合は非活性化され、テストプリチャージ制御信号TESTPRの論理レベルがハイレベル(イネーブル)の場合は活性化される。また、本実施の形態では、テストプリチャージ回路は、ビット線対毎に設けられる。テストプリチャージ回路20は第1のビット線対に設けられ、テストプリチャージ回路21は第2のビット線対に設けられる。また、半導体記憶装置1では、テストプリチャージ回路20、21を負荷印加期間の前の期間において活性化させる。
テストプリチャージ回路20は、NMOSトランジスタN01、N02を有する。NMOSトランジスタN01、N02のソースは、電源端子VDDに接続される。NMOSトランジスタN01のドレインはビット線BL0Tに接続される。NMOSトランジスタN02のドレインはビット線BL0Bに接続される。また、NMOSトランジスタN01、N02のゲートにはテストプリチャージ制御信号TESTPRが与えられる。
テストプリチャージ回路21は、NMOSトランジスタN11、N12を有する。NMOSトランジスタN11、N12のソースは、電源端子VDDに接続される。NMOSトランジスタN11のドレインはビット線BL1Tに接続される。NMOSトランジスタN12のドレインはビット線BL1Bに接続される。また、NMOSトランジスタN11、N12のゲートにはテストプリチャージ制御信号TESTPRが与えられる。
ソフトライト回路50、60は、第1のビット線対に設けられる。また、ソフトライト回路51、61は、第2のビット線対に設けられる。ソフトライト回路50、60、51、61は、テスト制御信号TESTに応じて所定の電流を接続先のビット線対から引き抜く。より具体的には、ソフトライト回路50は、ビット線BL0Tと接地端子との間に設けられ、ビット線BL0Tから電流を引き抜く。ソフトライト回路60は、ビット線BL0Bと接地端子との間に設けられ、ビット線BL0Bから電流を引き抜く。ソフトライト回路51は、ビット線BL1Tと接地端子との間に設けられ、ビット線BL1Tから電流を引き抜く。ソフトライト回路61は、ビット線BL1Bと接地端子との間に設けられ、ビット線BL1Bから電流を引き抜く。
また、ソフトライト回路50、51、60、61の電流引き抜き能力は、ライトアンプ70よりも低く、かつ、メモリセルの負荷トランジスタの仕様上の電流駆動能力よりも高く設定される。本実施の形態では、ソフトライト回路の電流駆動能力は、ソフトライト回路を構成するNMOSトランジスタのゲート長を調節することで設定するものとする。
ソフトライト回路50、51、60、61は、メモリセルの負荷トランジスタとは逆の導電型を有するトランジスタにより構成される。つまり、本実施の形態では、ソフトライト回路50、51、60、61は、それぞれNMOSトランジスタ(例えば、NMOSトランジスタN03、N04、N13、N14)により構成される。NMOSトランジスタは、ドレインがビット線に接続され、ソースが接地端子に接続され、ゲートにテスト制御信号TESTが入力される。
メモリセル30、31、40、41は、半導体記憶装置1においてデータを保持する記憶部である。メモリセル30、31にはワード選択信号WL0が接続され、メモリセル40、41にはワード選択信号WL1が接続される。メモリセル30、31、40、41は、ワード選択信号の論理レベルに応じて活性状態と非活性状態とが切り替わる。また、メモリセル30、40は、ビット線BL0T、BL0Bを介してデータの入出力が行われ、メモリセル31、41は、ビット線BL1T、BL1Bを介してデータの入出力が行われる。本実施の形態ではメモリセル30、31、40、41としてSRAM(Static Random Access Memory)を用いる。このメモリセルの詳細な構成については、図13において説明したものと同一であるため、ここでは説明を省略する。なお、ワード選択信号WL1、WL0は、半導体記憶装置1内に設けられるワード制御回路(不図示)により出力される。
ライトアンプ70は、入力データDinを受信して、入力データに対応した差動信号により共通ビット線対を駆動する。つまり、ライトアンプ70は、共通ビット線対に接続され、共通ビット線対に接続されるビット線対のうち導通状態となっている列選択スイッチに対応したビット線対に接続されるSRAMセルに対してデータの書き込みを行う。なお、実施の形態1ではライトアンプ70には書き込み制御信号WRITEが入力されている。そして、ライトアンプ70は、書き込み制御信号WRITEの論理レベルに応じて活性状態と非活性状態を切り替える。ライトアンプ70は、活性状態において共通ビット線対を駆動し、非活性状態において出力端子をハイインピーダンスとする。
ここで、ライトアンプ70の詳細な回路について説明する。ライトアンプ70の回路図を図2に示す。図2に示すように、ライトアンプ70は、PMOSトランジスタP21、P22、NMOSトランジスタN21、N22、NAND回路72、75、NOR回路73、76、インバータ74を有する。
NAND回路72は、一方の入力端子に入力データDinが入力され、他方の入力端子に書き込み制御信号WRITEが入力される。そして、NAND回路72は、2つの入力信号の反転論理積値を出力する。つまり、NAND回路72は、書き込み制御信号WRITEがイネーブル状態(例えば、1)であった場合に入力データDinの反転値を出力する。一方、NAND回路72は、書き込み制御信号WRITEがディスイネーブル状態(例えば、0)であった場合には出力をハイレベルで固定する。
NOR回路73は、一方の入力端子に入力データDinが入力され、他方の入力端子に書き込み制御信号WRITEの反転値WRITEbが入力される。そして、NOR回路73は、2つの入力信号の反転論理和値を出力する。つまり、NOR回路73は、書き込み制御信号WRITEがイネーブル状態(例えば、1)であったときは、他方の入力信号がロウレベル(例えば、0)となるため、入力データDinの値を出力する。一方、NOR回路73は、書き込み制御信号WRITEがディスイネーブル状態(例えば、0)であったときは、他方の入力信号がハイレベル(例えば、1)となるため、出力をロウレベル(例えば、0)で固定する。
インバータ74は、入力データDinの反転値DinbをNAND回路75の一方の入力端子及びNOR回路76の一方の入力端子に与える。
NAND回路75は、一方の入力端子に入力データDinの反転値Dinbが入力され、他方の入力端子に書き込み制御信号WRITEが入力される。そして、NAND回路75は、2つの入力信号の反転論理積値を出力する。つまり、NAND回路75は、書き込み制御信号WRITEがイネーブル状態(例えば、1)であった場合に入力データDinを出力する。一方、NAND回路75は、書き込み制御信号WRITEがディスイネーブル状態(例えば、0)であった場合には出力をハイレベルで固定する。
NOR回路76は、一方の入力端子に入力データDinの反転値Dinbが入力され、他方の入力端子に書き込み制御信号WRITEの反転値WRITEbが入力される。そして、NOR回路76は、2つの入力信号の反転論理和値を出力する。つまり、NOR回路76は、書き込み制御信号WRITEがイネーブル状態(例えば、1)であったときは、他方の入力信号がロウレベル(例えば、0)となるため、入力データDinの反転値Dinbを出力する。一方、NOR回路76は、書き込み制御信号WRITEがディスイネーブル状態(例えば、0)であったときは、他方の入力信号がハイレベル(例えば、1)となるため、出力をロウレベル(例えば、0)で固定する。
PMOSトランジスタP21及びNMOSトランジスタN21は、共通ビット線BLCTを駆動するライトアンプ70の出力段を構成する。PMOSトランジスタP21は、ソースが電源端子VDDに接続され、ドレインがNMOSトランジスタN21のドレイン及び共通ビット線BLCTに接続され、ゲートがNAND回路72の出力に接続される。NMOSトランジスタN21は、ソースが接地端子GNDに接続され、ドレインがPMOSトランジスタP21のドレイン及び共通ビット線BLCTに接続され、ゲートがNOR回路73の出力に接続される。
なお、上記説明における書き込み制御信号WRITEの反転値WRITEbは、図1においては示していないが、書き込み制御信号WRITEをインバータにより反転させることで容易に生成することができる。
PMOSトランジスタP22及びNMOSトランジスタN22は、共通ビット線BLCBを駆動するライトアンプ70の出力段を構成する。PMOSトランジスタP22は、ソースが電源端子VDDに接続され、ドレインがNMOSトランジスタN22のドレイン及び共通ビット線BLCTに接続され、ゲートがNAND回路75の出力に接続される。NMOSトランジスタN22は、ソースが接地端子GNDに接続され、ドレインがPMOSトランジスタP22のドレイン及び共通ビット線BLCTに接続され、ゲートがNOR回路76の出力に接続される。
上記のことから、ライトアンプ70は、書き込み制御信号WRITEがイネーブル状態(例えば、1)であれば活性状態となり、書き込み制御信号WRITEがディスイネーブル状態(例えば、0)であれば非活性状態となる。そして、ライトアンプ70は、活性状態において、入力データDinが1のときは共通ビット線BLCTをハイレベル(例えば、1)とし、共通ビット線BLCBをロウレベル(例えば、0)とする。一方、ライトアンプ70は、活性状態において、入力データDinが0のときは共通ビット線BLCTをロウレベル(例えば、0)とし、共通ビット線BLCBをハイレベル(例えば、1)とする。また、ライトアンプ70は、非活性状態においては、出力をハイインピーダンスとして、共通ビット線対への影響をなくす。
センスアンプ71は、入力が共通ビット線対に接続され、共通ビット線対の電位レベルに応じて出力データDoutを出力する。
続いて、実施の形態1にかかる半導体記憶装置1における負荷テストの動作について説明する。半導体記憶装置1では、上記構成により負荷テストを実施することが可能である。この負荷テストは、メモリセルの負荷トランジスタの電流駆動能力をテストするものである。負荷テストは、全てのメモリセルに対して行われるものであるが、メモリセルに対する負荷テストは実質的に同じ動作となるため、ここではメモリセル30に対する負荷テストを一例として説明する。そのため、以下では、説明しないが、列選択信号Y1は常にロウレベルであって、第2のビット線対は共通ビット線対とは切り離された状態となっている。また、ワード選択信号WL1はロウレベルであって、メモリセル31は非活性状態に維持されているものとする。
本実施の形態にかかる負荷テストは、第1のプリチャージ期間、テスト書き込み期間、テストプリチャージ期間、負荷印加期間、第2のプリチャージ期間、テスト読み出し期間を経て実行される。そこで、メモリセル30に対する負荷テスト時の半導体記憶装置1の動作を示すタイミングチャートを図3に示す。図3は、メモリセル30が不良品であった場合の負荷テストの動作を示すものである。メモリセル30が良品であった場合、負荷印加期間においてメモリセルに保持されているデータが反転するか否かが図3に示す例とは異なるが、実質的な動作はメモリセル30が不良品である場合と同じである。そこで、以下の説明では、メモリセル30が良品であった場合の半導体記憶装置1の動作については説明を省略する。
図3に示す例では、タイミングt1から負荷テストが行われる。タイミングt1より前の期間(この期間を第1のプリチャージ期間と称す)では、書き込み制御信号WIRTEがロウレベルであることからライトアンプ70が非活性状態となる。また、プリチャージ制御信号PRBがロウレベル、かつ、テストプリチャージ制御信号TESTPRがロウレベルであることからプリチャージ回路10が活性化され、第1のビット線対をプリチャージする。このプリチャージにより、ビット線BL0T、BL0Bはハイレベルとなる。このとき、テストプリチャージ制御信号TESTPRがロウレベルであるため、テストプリチャージ回路20は非活性化されて状態である。また、列選択信号Y0がロウレベルであることから、第1のビット線対は共通ビット線対と切り離された状態となる。また、ワード選択信号WL0がロウレベルであることから、メモリセル30は非活性状態となり、セル内部ノードCNDT、CNDBはビット線BL0T、BL0Bと切り離された状態となる。つまり、セル内部ノードCNDT、CNDBは、プリチャージ動作にかかわらず電圧レベルが維持される。
そして、タイミングt1からt2の期間がテスト書き込み期間となる。タイミングt1において書き込み制御信号WIRTEがハイレベルになると、ライトアンプ70が活性状態となる。また、プリチャージ制御信号PRBがハイレベルになり、プリチャージ回路10が非活性状態に移行する。また、列選択信号Y0がハイレベルになり、第1のビット線対と共通ビット線対とが接続される。また、ワード選択信号WL0がハイレベルとなることによりメモリセル30は活性状態となり、セル内部ノードCNDT、CNDBはビット線BL0T、BL0Bと接続された状態となる。つまり、タイミングt1では、ライトアンプ70がテストデータ(例えば、入力データDin)に基づき、例えばデータ0に基づき共通ビット線対を駆動することでビット線BL0Tをロウレベル、ビット線BL0Bをハイレベルとし、当該ビット線対の値に応じてセル内部ノードCNDTがロウレベルに遷移し、セル内部ノードCNDBがハイレベルに遷移する。このタイミングt1では、テスト制御信号TESTは、ロウレベルであり、ソフトライト回路50、60は、非活性状態とされる。そして、タイミングt2において書き込み処理が終了する。
続いて、タイミングt2からt3の期間がテストプリチャージ期間となる。テストプリチャージ期間では、書き込み制御信号WRITE、プリチャージ制御信号PRB、列選択信号Y0、ワード選択信号WL0はロウレベルに遷移する。一方、テストプリチャージ制御信号TESTPRはハイレベルに遷移する。これにより、ライトアンプ70が非活性状態に遷移し、第1のビット線対と共通ビット線対が切り離される。また、プリチャージ制御信号PRBがロウレベルであっても、テストプリチャージ制御信号TESTPRがハイレベルであることから、プリチャージ回路10は、非活性化される。一方、テストプリチャージ制御信号TESTPRがハイレベルに遷移にすることでテストプリチャージ回路20は活性状態になる。そして、テストプリチャージ回路20により、ビット線BL0T、BL0Bが共にテストプリチャージ電圧にプリチャージされる。テストプリチャージ電圧は、テストプリチャージ回路20を構成するNMOSトランジスタのドレインに電源電位VDDが与えられていることから、電源電位VDDよりもNMOSトランジスタの閾値電圧Vth分低い電位となる。一方、セル内部ノードCNDT、CNDBは、ビット線対とは切り離されるため、セル内部ノードCNDTはロウレベルに維持され、セル内部ノードCNDBはハイレベルに維持される。
続いて、タイミングt3からt4の期間が負荷印加期間となる。負荷印加期間では、書き込み制御信号WIRTEがロウレベルに維持される。これにより、ライトアンプ70は非活性状態が維持される。また、プリチャージ制御信号PRBがハイレベルになり、プリチャージ回路10が非活性状態に移行する。また、テストプリチャージ制御信号TESTPRは、ロウレベルに移行し、テストプリチャージ回路20が非活性化される。また、列選択信号Y0がハイレベルになり、第1のビット線対と共通ビット線対とが接続される。また、ワード選択信号WL0がハイレベルとなることによりメモリセル30は活性状態となり、セル内部ノードCNDT、CNDBはビット線BL0T、BL0Bと接続された状態となる。また、テスト制御信号TESTがハイレベルになり、ソフトライト回路50、60のNMOSトランジスタN03、N04が導通状態になる(活性化)する。つまり、タイミングt3〜t4の期間では、NMOSトランジスタN03、N04がビット線対BL0T、BL0Bを介してメモリセル30の負荷トランジスタ(この例では、PMOSトランジスタCP1)から電流を引き抜く。このとき、図3に示す例では、メモリセル30が不良品であるため、セル内部ノードCNDT、CNDBの電位レベルが反転する。そして、タイミングt4において負荷印加期間が終了する。
続いて、タイミングt4からt5の期間が第2のプリチャージ期間となる。第2のプリチャージ期間では、プリチャージ制御信号PRB、列選択信号Y0、ワード選択信号WL0はロウレベルに遷移する。これにより、第1のビット線対と共通ビット線対が切り離される。また、プリチャージ回路10によりビット線BL0T、BL0Bが共にハイレベルにプリチャージされる。一方、セル内部ノードCNDT、CNDBは、ビット線対とは切り離されるため、セル内部ノードCNDTはハイレベルに維持され、セル内部ノードCNDBはロウレベルに維持される。
続いて、タイミングt5〜t6の期間がテスト読み出し期間となる。テスト読み出し期間では、書き込み制御信号WIRTEがロウレベルに維持される。これにより、ライトアンプ70は非活性状態が維持される。また、プリチャージ制御信号PRBがハイレベルになり、プリチャージ回路10が非活性状態に移行する。また、列選択信号Y0がハイレベルになり、第1のビット線対と共通ビット線対とが接続される。また、ワード選択信号WL0がハイレベルとなることによりメモリセル30は活性状態となり、セル内部ノードCNDT、CNDBはビット線BL0T、BL0Bと接続された状態となる。また、テスト制御信号TESTがロウレベルになり、ソフトライト回路60が非活性状態とされる。つまり、テスト読み出し期間では、共通ビット線対にセル内部ノードCNDT、CNDBで保持された電位が伝搬する。そして、センスアンプ71は、共通ビット線対の電位に基づき出力データを出力する。このとき、図3に示す例では、メモリセル30が不良品であるため、書き込んだテストデータの値とは異なる値が出力データDoutとして読み出される。半導体記憶装置1をテストする試験装置は、テストデータと書き込みデータとが異なる値であることに基づきメモリセル30が不良品であることを判断する。
ここで、負荷印加期間中の半導体記憶装置1の動作についてさらに詳細に説明する。図4に負荷印加期間中の半導体記憶装置1の動作を示すタイミングチャートを示す。図4に示すように、半導体記憶装置1では、負荷印加期間が開始されるタイミングt3において、ビット線BL0T、BL0Bの電位レベルがVDD−Vthとなっている。そのため、タイミングt3の負荷印加期間の開始と同時に、転送トランジスタ(NMOSトランジスタCN3)が導通した状態となり、セル内部ノードCNDBとビット線BL0Bとが接続される。これにより、セル内部ノードCNDBの電位は、タイミングt3において即座にVDD−Vthまで低下する。そして、タイミングt3から遅延を生じることなく負荷トランジスタ(PMOSトランジスタCP1)にソフトライト回路60からの負荷電流が印加される。そして、図4に示す例では、PMOSトランジスタCP1の駆動能力が仕様を満たしていないため、負荷電流によって、セル内部ノードCNDBの電位が徐々に低下する。そして、セル内部ノードCNDBの電位がセル内部ノードCNDBに入力が接続されるインバータ(NMOSトランジスタCN0、PMOSトランジスタCP0により構成されるインバータ)の閾値電圧を下回ると、セル内部ノードCNDT、CNDBの電位レベルが逆転する。また、ビット線BL0T、BL0Bの電位は、ソフトライト回路50、60の動作に従ってセル内部ノードCNDBと同様に低下する。そして、また、ビット線BL0T、BL0Bの電位は、セル内部ノードCNDT、CNDBの電位が逆転した段階で、それぞれハイレベル(例えば、VDD−Vth)とロウレベル(例えば、接地電位GND)となる。
上記説明より、実施の形態1にかかる半導体記憶装置1では、テストプリチャージ回路20、21により、負荷印加期間の前のテストプリチャージ期間にビット線を活性化後のSRAMセルの転送トランジスタが導通可能なテストプリチャージ電圧にプリチャージする。これにより、半導体記憶装置1では、従来(例えば、図16に示す例)のように、負荷印加期間に転送トランジスタが導通するまでの時間が必要無くなる。ソフトライト回路の電流駆動能力は、負荷トランジスタの正常の電流駆動能力よりもさらに小さい。また、近年の微細化されたプロセスで形成されたPMOSトランジスタに対して負荷テストを行うソフトライト回路によるビット線の電位引き下げには書き込み動作又は読み出し動作と比較して長い時間が必要になる。そのため、実施の形態1にかかる半導体記憶装置1のように、負荷印加期間においてビット線電位の引き下げ動作を削減することができることの時間短縮効果は非常に大きい。
実施の形態2
実施の形態2にかかる半導体記憶装置2のブロック図を図5に示す。図5に示すように、実施の形態2にかかる半導体記憶装置2は、テストプリチャージ回路20、21の別の形態であるテストプリチャージ回路80、81を有する。なお、半導体記憶装置2は、テストプリチャージ回路を除くその他の部分は、半導体記憶装置1と同一の構成である。そのため、半導体記憶装置2において半導体記憶装置1と同一の構成要素については、半導体記憶装置1と同一の符号を付して説明を省略する。また、テストプリチャージ回路80、81は、接続されるビット線対が異なるのみであるため、以下の説明では、テストプリチャージ回路80を主に説明する。
テストプリチャージ回路80は、テストプリチャージ回路20にディスチャージ回路80aを追加したものである。また、テストプリチャージ回路80では、NMOSトランジスタN01、N02のゲートにディスチャージ回路に与えられるディスチャージ信号DISの反転信号DISbとテストプリチャージ制御信号TESTPRの論理積値が与えられる。なお、図5では、ディスチャージ回路80aに対応するものとしてディスチャージ回路81aを示した。
ディスチャージ回路80aは、テストプリチャージ期間の初期の期間にビット線対の電荷を引き抜く。また、ディスチャージ回路80aは、ディスチャージ信号DISに応じてこの電荷引き抜き動作を行う。ディスチャージ回路80aは、NMOSトランジスタN05、N06を有する。NMOSトランジスタN05、N06のソースは、接地端子GNDに接続される。NMOSトランジスタN05のドレインはビット線BL0Tに接続される。NMOSトランジスタN06のドレインはビット線BL0Bに接続される。また、NMOSトランジスタN05、N06のゲートにはディスチャージ信号DISが与えられる。
続いて、実施の形態2にかかる半導体記憶装置2の動作について説明する。図6に半導体記憶装置2の動作を示すタイミングチャートを示す。図6に示すように、半導体記憶装置2は、タイミングt2〜t3のテストプリチャージ期間の動作以外は、図3に示した半導体記憶装置1の動作と同じ動作となる。そこで、以下の説明では、半導体記憶装置2のテストプリチャージ動作についてのみ説明する。
半導体記憶装置2では、タイミングt2においてテストプリチャージ期間が開始されると、まずディスチャージ信号DISをハイレベルとする。これにより、ディスチャージ回路80aが活性状態となり、ビット線BL0T、BL0Bの電荷が引き抜かれる。そのため、ビット線BL0T、BL0Bは、ロウレベルとなる。
また、テストプリチャージ期間では、テストプリチャージ制御信号TESTPRは、ディスチャージ信号DISがハイレベルになる期間にロウレベルが維持される。また、プリチャージ制御信号PRBについてもディスチャージ信号DISがハイレベルになる期間にハイレベルが維持される。これにより、ディスチャージ回路80aがビット線に蓄積された電荷のディスチャージを行っている期間は、プリチャージ回路10及びテストプリチャージ回路80(NMOSトランジスタN01、N02のみ)は非活性状態となる。
そして、ディスチャージ信号DISは、ハイレベルからロウレベルに遷移する。そして、このディスチャージ信号DISの切り替わりに応じて、プリチャージ制御信号PRBはロウレベルとなり、テストプリチャージ制御信号TESTPRはハイレベルとなる。これにより、ディスチャージ回路80aが非活性状態となり、プリチャージ回路10は非活性状態が維持され、テストプリチャージ回路80(NMOSトランジスタN01、N02のみ)は活性状態となる。そして、ビット線BL0T、BL0Bは、テストプリチャージ回路80により、テストプリチャージ電圧にプリチャージされる。つまり、実施の形態2では、テストプリチャージ期間において、ビット線を一端接地電位GNDにディスチャージした後にテストプリチャージ電圧とする。
テストプリチャージ電圧は、プリチャージ電圧(例えば、電源電位VDD)よりも低い電圧である。そのため、ビット線に蓄積された電荷の引き抜きを行わない場合、電源電位VDDとなっているビット線に残っている電荷により、ビット線を正確にテストプリチャージ電圧とすることができない可能性がある。しかし、実施の形態2にかかる半導体記憶装置2では、テストプリチャージ電圧をビット線に印加する前に一端ディスチャージ動作を行うことで、前のプリチャージ動作の影響をなくすことができる。これにより、実施の形態2にかかる半導体記憶装置2では、テストプリチャージ電圧の精度を高めることができる。
実施の形態3
実施の形態3にかかる半導体記憶装置3のブロック図を図7に示す。図7に示すように、半導体記憶装置3では、共通ビット線BLCT、BLCBに共通プリチャージ回路90が追加される。半導体記憶装置3では、共通プリチャージ回路と列選択スイッチとによりテストプリチャージ回路を構成する。また、半導体記憶装置3では、列選択スイッチは、列選択信号Y0、Y1とテストプリチャージ制御信号TESTPRにより制御される。なお、半導体記憶装置3において半導体記憶装置1と同一の構成要素については、実施の形態1で示した符号と同一の符号を用い説明を省略する。
共通プリチャージ回路90は、共通ビット線BLCT、BLCBにより構成される共通ビット線対に設けられ、プリチャージ制御信号PRBに応じて共通ビット線対を通常プリチャージ電圧(例えば、プリチャージ電圧)にプリチャージする。共通プリチャージ回路90は、PMOSトランジスタP1、P2を有する。PMOSトランジスタP1、P2のソースは、接地端子GNDに接続される。PMOSトランジスタP1のドレインは共通ビット線BLCTに接続される。PMOSトランジスタP2のドレインはビット線BLCBに接続される。また、PMOSトランジスタP1、P2のゲートにはプリチャージ制御信号PRBが与えられる。
また、本実施の形態にかかる半導体記憶装置3では、列選択スイッチの構成に特徴の1つを有する。そこで、比較例として一般的な列選択スイッチの回路図を図8に示し、半導体記憶装置3で用いられる列選択スイッチの回路図を図9に示す。なお、図8、図9に示す列選択スイッチは、列選択スイッチYS0Tであるが、他の列選択スイッチも同じ構成である。
図8に示すように、一般的な列選択スイッチは、NMOSトランジスタYN0TとPMOSトランジスタYP0TとインバータINVとによりトランスファスイッチを構成する。そして、列選択信号Y0が、イネーブル状態(例えば、ハイレベル)である場合、2つのトランジスタを共に導通状態とする。このとき、2つのトランジスタがオンすることで、共通ビット線BLCTとビット線BL0Tとをトランジスタの閾値電圧の影響を受けることなく導通状態とする。
一方、図9に示すように、半導体記憶装置3で用いる列選択スイッチYS0Tは、NMOSトランジスタYN0TとPMOSトランジスタYP0TとNAND回路とによりトランスファスイッチを構成する。NAND回路には、列選択信号Y0とテストプリチャージ制御信号TESTPRの反転信号TESTPRbとが入力される。つまり、NAND回路の出力は、列選択信号Y0と反転信号TESTPRbとが共にハイレベルである場合にはロウレベルとなり、その他の場合はハイレベルとなる。これにより、例えば、列選択信号Y0がイネーブル状態のときにテストプリチャージ制御信号TESTPRがイネーブル状態(反転信号TESTPRbがロウレベル)となると、NAND回路の出力がハイレベルとなり、PMOSトランジスタYP0Tがオフされ、NMOSトランジスタYN0Tのみがオンする状態となる。半導体記憶装置3では、列選択スイッチYS0TのNMOSトランジスタYN0Tを介して共通ビット線対側からプリチャージ電圧を与えることで、ビット線対(例えば、ビット線BL0T、BL0B)にテストプリチャージ電圧を与える。これにより、テストプリチャージ電圧は、上記実施の形態と同様にVDD−Vthとなる。
続いて、半導体記憶装置3の負荷テスト時の動作について説明する。図10に半導体記憶装置3の負荷テスト時の動作を示すタイミングチャートを示す。なお、図10に示すタイミングチャートは、図3に示した実施の形態1にかかる半導体記憶装置1のタイミングチャートに対応するものであり、半導体記憶装置1とは列選択信号Y0、Y1の制御方法が異なる。そこで、以下の説明では、半導体記憶装置1と半導体記憶装置3の違いに着目して説明を行う。
図10に示すように、半導体記憶装置3では、テスト書き込み期間からテスト読み出し期間に至までの期間中(タイミングt1からt6の期間)列選択信号Y0をイネーブル状態(例えば、ハイレベル)で維持する。一方、テストプリチャージ制御信号TESTPRは、テストプリチャージ期間(タイミングt2からt3の期間)にイネーブル状態(例えば、ハイレベル)とする。このような制御を行うことで、列選択スイッチYS0T、YS0Bは、テスト書き込み期間(タイミングt1からt2)、負荷印加期間(タイミングt3からt4)、テスト読み出し期間(タイミングt5からt6)にNMOSトランジスタとPMOSトランジスタが共に導通状態となり、トランスファスイッチとして機能する。また、列選択スイッチYS0T、YS0Bは、テストプリチャージ期間(タイミングt2からt3)はNMOSトランジスタのみがオンする状態となる。また、テストプリチャージ期間においては、テストプリチャージ制御信号TESTPRがハイレベルであり、プリチャージ制御信号PRBがロウレベルである。このことから、共通プリチャージ回路90は活性状態となり、プリチャージ回路10は非活性状態となる。従って、半導体記憶装置3においても、第1のビット線対は、プリチャージ電圧(例えば、電源電位VDD)からNMOSトランジスタの閾値電圧Vthを減じたテストプリチャージ電圧でプリチャージされる。
また、図11に、半導体記憶装置3における別の列選択信号の制御方法を示す。図11に示すように、別の制御方法では、テストプリチャージ期間(タイミング)に列選択信号Y0、Y1を共にハイレベルにする。このように制御を行うことで、テストプリチャージ期間において、列選択スイッチYS0T、YS0B、YS1T、YS1Bでは、NMOSトランジスタがオンし、PMOSトランジスタがオフする状態となる。そのため、テストプリチャージ期間に、第1のビット線対と第2のビット線対とを共にテストプリチャージ電圧にプリチャージすることができる。例えば、テスト書き込み期間(タイミングt1からt2)の以前に第2のビット線対に接続されるメモリセルにテストデータを書き込んでいた場合、図11に示す制御方法では、複数のビット線対に接続された複数のメモリセルを同時にテストすることができる。
上記説明より、半導体記憶装置3では、共通プリチャージ回路で生成したプリチャージ電圧(例えば、電源電位VDD)を列選択スイッチのNMOSトランジスタのみを介して第1、第2のビット線対に与える。そして、列選択信号Y0(又はY1)は、ハイレベル(電源電位VDD)に保持される。これにより、テストプリチャージ期間に第1、第2のビット線対は、電源電位VDDからNMOSトランジスタの閾値電圧Vthを減じたテストプリチャージ電圧にプリチャージされる。つまり、半導体記憶装置3では、別途テストプリチャージ回路を設けることなく、半導体記憶装置3の通常動作で用いられる回路(共通プリチャージ回路と列選択スイッチ)を用いてテストプリチャージ回路を構成することができる。これにより、半導体記憶装置3では、半導体記憶装置1よりも回路規模を小さくすることができる。なお、半導体記憶装置3に用いられる列選択スイッチでは、インバータINVをNAND回路に置き換える必要があるが、この置き換えによって生じる素子の増加はトランジスタ2つであり、かつ、増加したトランジスタには電流駆動能力が必要とされないため、回路面積に与える影響は実質的に無視することができる。
また、半導体記憶装置3では、複数の列選択スイッチをテストプリチャージ期間にイネーブル状態とすることで、複数のビット線対を同時にテストプリチャージ電圧にプリチャージすることができる。これにより、半導体記憶装置3は、負荷テストの並列化を実現しテスト時間をさらに短縮することができる。
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態2において説明したディスチャージ回路を実施の形態3にかかる半導体記憶装置3に設けてもよい。また、テストデータの論理レベルに応じて1つのビット線対に接続される2つのソフト回路を選択的に活性化させることも可能である。