JP2011204295A - 半導体記憶装置及びその負荷テスト方法 - Google Patents

Abstract

【課題】従来の半導体記憶装置では、負荷トランジスタの負荷テストに多くの時間が必要になる問題がある。
【解決手段】本発明の半導体記憶装置は、格格子状に配置され、データを保持する複数のＳＲＡＭセル３０、４０、３１、４１と、複数のＳＲＡＭセル３０、４０、３１、４１のうち列方向に設けられたＳＲＡＭセル３０、４０を接続するビット線対ＢＬ０Ｔ、ＢＬ０Ｂと、ビット線対ＢＬ０Ｔ、ＢＬ０Ｂに接続され、接続されたビット線対からテスト制御信号ＴＥＳＴに応じて所定の電流を引き抜くソフトライト回路５０、６０と、テスト制御信号ＴＥＳＴに応じて、ＳＲＡＭセル３０、４０の転送トランジスタと同一導電型のトランジスタを介してビット線対ＢＬ０Ｔ、ＢＬ０Ｂにテストプリチャージ電圧を与えるテストプリチャージ回路２０と、を有する。
【選択図】図１

Description

本発明は半導体記憶装置及びその負荷テスト方法に関し、特にＳＲＡＭ（Static Random Access Memory）をメモリセルとする半導体記憶装置及びその負荷テスト方法に関する。

近年半導体装置では、実装面積の削減及び性能の向上を実現するために、ＣＰＵ等が利用するメモリをＣＰＵ等と同じ半導体基板上形成することが行われている。また、ＣＰＵ等の高機能化及びソフトウェアの高機能化に伴い、メモリ容量が増大している。そのため、メモリが混載される半導体装置では、メモリの品質が半導体装置の品質を決めるまでに至っている。そのため、メモリの品質を確保するために、メモリに対するテストが強化されている。

メモリ混載ＩＣでは、メモリとしてＳＲＡＭが用いられる。このＳＲＡＭは、２つのインバータの入力端子及び出力端子が互いに接続された構成を有する。また、ＳＲＡＭでは、インバータにおいて電源端子側に配置されるＰＭＯＳトランジスタを負荷素子として用いる。つまり、ＳＲＡＭにおけるＰＭＯＳトランジスタは、メモリセル内のセル内部ノードを高電位（例えば電源電圧）に保持するために用いられる。そのため、ＳＲＡＭのメモリセルを構成するＰＭＯＳトランジスタは、ＮＭＯＳトランジスタよりも駆動能力が低く、すなわち素子感度が低く設定される。このようなことから、ＳＲＡＭではＰＭＯＳトランジスタの駆動能力が適切なものであるか否かをテストすることが困難である問題があった。

そこで、特許文献１にＳＲＡＭのＰＭＯＳトランジスタの駆動能力をテストする半導体記憶装置の一例が開示されている。特許文献１に記載の半導体記憶装置１００のブロック図を図１２に示す。半導体記憶装置１００は、ビット線ＢＬ０Ｔとビット線ＢＬ０Ｂとにより構成される第１のビット線対と、ビット線ＢＬ１Ｔとビット線ＢＬ１Ｂとにより構成される第２のビット線対とを有する。そして、第１のビット線対には、ソフトライト回路１０１、１０２、プリチャージ回路１０３及びメモリセル１２０、１２１が接続される。第２のビット線対には、ソフトライト回路１１１、１１２、プリチャージ回路１１３及びメモリセル１３０、１３１が接続される。第１のビット線対は、ビット線ＢＬ０Ｔに設けられる列選択スイッチＹＳ０Ｔと、ビット線ＢＬ０Ｂに設けられる列選択スイッチＹＳ０Ｂと、を介して共通ビット線対に接続される。第２のビット線対は、ビット線ＢＬ１Ｔに設けられる列選択スイッチＹＳ１Ｔと、ビット線ＢＬ１Ｂに設けられる列選択スイッチＹＳ１Ｂと、を介して共通ビット線対に接続される。共通ビット線対には、ライトアンプ１４１及びセンスアンプ１４２が接続される。

また、メモリセル１２０、１２１、１３０、１３１として用いられるＳＲＡＭセルの回路図を図１３に示す。ここで、メモリセル１２０、１２１、１３０、１３１は、同一の回路構成を有するため、図１３では、メモリセル１２０をメモリセルの一例として示した。図１３に示すように、メモリセル１２０は、ＰＭＯＳトランジスタＣＰ０、ＣＰ１、ＮＭＯＳトランジスタＣＮ０〜ＣＮ３を有する。ＰＭＯＳトランジスタＣＰ０、ＣＰ１は、負荷トランジスタとして機能する。ＮＭＯＳトランジスタＣＮ０、ＣＮ２は、駆動トランジスタとして機能する。ＮＭＯＳトランジスタＣＮ１、ＣＮ３は、転送トランジスタとして機能する。

ＰＭＯＳトランジスタＣＰ０のソースは電源端子ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＣＮ０のドレインに接続される。ＮＭＯＳトランジスタＣＮ０のソースは接地端子に接続される。また、ＰＭＯＳトランジスタＣＰ０のゲートとＮＭＯＳトランジスタＣＮ０のゲートとは共通に接続される。ＰＭＯＳトランジスタＣＰ１のソースは電源端子ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＣＮ２のドレインに接続される。ＮＭＯＳトランジスタＣＮ２のソースは接地端子に接続される。また、ＰＭＯＳトランジスタＣＰ１のゲートとＮＭＯＳトランジスタＣＮ２のゲートとは共通に接続される。つまり、ＰＭＯＳトランジスタＣＰ０及びＮＭＯＳトランジスタＣＮ０は第１のインバータを構成し、ＰＭＯＳトランジスタＣＰ１及びＮＭＯＳトランジスタＣＮ２は第２のインバータを構成する。

そして、第１のインバータの入力と第２のインバータの出力とが接続され、この接続ノードがセル内部ノードＣＮＤＴを構成する。また、第２のインバータの入力と第２のインバータの出力とが接続され、この接続ノードがセル内部ノードＣＮＤＢを構成する。セル内部ノードＣＮＤＴは、ＮＭＯＳトランジスタＣＮ１を介してビット線ＢＬ０Ｔに接続される。ＮＭＯＳトランジスタＣＮ１のゲートはワード選択信号ＷＬ０に接続される。セル内部ノードＣＮＤＢは、ＮＭＯＳトランジスタＣＮ３を介してビット線ＢＬ０Ｂに接続される。ＮＭＯＳトランジスタＣＮ３のゲートはワード選択信号ＷＬ０に接続される。

メモリセル１２０は、ワード選択信号ＷＬ０がハイレベル（例えば、電源電圧）となるとＮＭＯＳトランジスタＣＮ１、ＣＮ３（転送トランジスタ）が導通状態となり、活性状態となる。そして、読み出し期間において活性状態になるとセル内部ノードＣＮＤＴ、ＣＮＤＢに保持している電圧をビット線対に出力する。また、書き込み期間において活性状態になると、ビット線対の電荷に応じてセル内部ノードＣＮＤＴ、ＣＮＤＢの電圧を遷移させる。

また、メモリセル１２０は、ワード選択信号ＷＬ０がロウレベル（例えば、接地電圧）となるとＮＭＯＳトランジスタＣＮ１、ＣＮ３（転送トランジスタ）が非導通状態となり、非活性状態となる。つまり、非活性状態ではメモリセル１２０は、セル内部ノードＣＮＤＴ、ＣＮＤＢの電圧をビット線対の電位にかかわらず保持する。

ここで、半導体記憶装置１００の動作について説明する。ここでは、テスト対象のメモリセルとしてメモリセル１２０が選択された例について説明する。まず、メモリセル１２０が正常な場合のテスト動作を示すタイミングチャートを図１４に示す。図１４に示すように、半導体記憶装置１００では、タイミングｔ２１〜ｔ２２（テスト書き込み期間）において、テストデータとして０を書き込む。これにより、ビット線ＢＬ０Ｔはロウレベルになり、ビット線ＢＬ０Ｂはハイレベルとなる。そして、メモリセル１２０内においてビット線ＢＬ０Ｔに接続されるセル内部ノードＣＮＤＴはビット線ＢＬ０Ｔの電位に応じてロウレベルになる。また、メモリセル１２０内においてビット線ＢＬ０Ｂに接続されるセル内部ノードＣＮＤＢはビット線ＢＬ０Ｂの電位に応じてハイレベルになる。

そして、タイミングｔ２３〜ｔ２４（負荷印加期間）において、メモリセル１２０のＰＭＯＳトランジスタ（例えば、負荷トランジスタ）に対する負荷テストが行われる。負荷テストでは、テスト制御信号ＴＥＳＴがハイレベルになる。このとき、メモリセル１２０が仕様の範囲内の性能を有している場合、メモリセル１２０のＰＭＯＳトランジスタはソフトライト回路１０２による引き抜き電流にかかわらずセル内部ノードＣＮＤＢの電圧を維持する。従って、セル内部ノードＣＮＤＴ、ＣＮＤＢの論理レベルは変化しない。そして、タイミングｔ２５〜ｔ２６（テスト読み出し期間）に、書き込まれたテストデータと同じデータが読み出される。なお、タイミングｔ２３〜ｔ２４の負荷印加期間は、書き込み制御信号ＷＲＩＴＥをロウレベルとしてライトアンプ１４１を不活性状態とする。

一方、不良を有するメモリセル１２０をテストする場合のテスト動作を示すタイミングチャートを図１５に示す。図１５に示すように、この場合、タイミングｔ２３〜ｔ２４の負荷印加期間中にメモリセル１２０のＰＭＯＳトランジスタはソフトライト回路１０２による引き抜き電流よりセル内部ノードＣＮＤＢの電圧を維持することができず、セル内部ノードＣＮＤＴ、ＣＮＤＢの論理レベルが反転する。これは、メモリセル１２０のＰＭＯＳトランジスタの駆動能力が仕様よりも低いため、ＰＭＯＳトランジスタがセル内部ノードの電圧を維持できないためである。そのため、タイミングｔ２５〜ｔ２６の読み出し期間に、書き込んだテストデータとは異なる論理レベルのデータが読み出される。

つまり、特許文献１に記載の半導体記憶装置１００では、ソフトライト回路１０１、１０２、１１１、１１２によりメモリセルの負荷トランジスタ（例えば、ＰＭＯＳトランジスタ）に意図的に負荷を与えることで、低感度なＰＭＯＳトランジスタの駆動能力テストを実施している。

特開平８−２６３９９９号公報

しかしながら、特許文献１に記載の半導体記憶装置１００では、セル内部ノードＣＮＤＢに高電位が保持されている場合、負荷印加期間にソフトライト回路１０２によりＰＭＯＳトランジスタＣＰ１に印加される電流は、ビット線ＢＬ０Ｂとワード線との電位差がＮＭＯＳトランジスタＣＮ３の閾値以上にならなければ印加されない。そのため、半導体記憶装置１００では、ビット線ＢＬ０Ｂの電位を下げるまでの期間ＰＭＯＳトランジスタＣＰ１のテストが実質的に行われず、テスト時間が長くなる問題がある。

この問題を説明するためのタイミングチャートを図１６に示す。図１６に示すタイミングチャートは、図１５におけるタイミングｔ２３〜ｔ２４の負荷印加期間について示すものである。図１６に示すように、タイミングｔ２３で負荷印加期間が開始される。タイミングｔ２３では、その前の期間で行われるプリチャージ動作によって、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電位が共に電源電位となっている。また、セル内部ノードＣＮＤＴは、ロウレベル（例えば、接地電位）に保持され、セル内部ノードＣＮＤＢは、ハイレベル（例えば、電源電位）に保持されている。

そして、タイミングｔ２３でソフトライト回路１０２が負荷電流の印加を開始すると、まず、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電位が徐々に低下する。しかし、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電位が電源電位ＶＤＤ−ＮＭＯＳトランジスタＣＮ３の閾値電圧Ｖｔｈ以下になるまで、ＮＭＯＳトランジスタＣＮ３が遮断状態を維持するため、セル内部ノードＣＮＤＢの電位はハイレベルに維持される。そして、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電位がＶＤＤ−Ｖｔｈを下回ると、セル内部ノードＣＮＤＢとビット線ＢＬ０Ｂが導通した状態となり、ＰＭＯＳトランジスタＣＰ１への負荷電流の印加が開始される。このとき、ＰＭＯＳトランジスタＣＰ１の駆動能力が低い場合にはセル内部ノードＣＮＤＴ、ＣＮＴＢの電位に逆転が生じる。

このように、半導体記憶装置１００では、ビット線の電位を下げるまでの期間、負荷トランジスタのテストが実質的に行われず、遅延時間（又はテスト時間）が長くなる問題がある。

本発明にかかる半導体記憶装置の一態様は、格格子状に配置され、データを保持する複数のＳＲＡＭセルと、前記複数のＳＲＡＭセルのうち列方向に設けられたＳＲＡＭセルを接続するビット線対と、前記ビット線対に接続され、接続されたビット線対からテスト制御信号に応じて所定の電流を引き抜くソフトライト回路と、前記テスト制御信号に応じて、前記ＳＲＡＭセルの転送トランジスタと同一導電型のトランジスタを介して前記ビット線対にテストプリチャージ電圧を与えるテストプリチャージ回路と、を有する。

本発明にかかる負荷テスト方法の一態様は、ＳＲＡＭセルを記憶セルとする半導体記憶装置における前記ＳＲＡＭセルの負荷テスト方法であって、第１のプリチャージ期間において前記ＳＲＡＭセルが接続されるビット線対を通常プリチャージ電圧にプリチャージし、前記プリチャージ期間の後のテスト書き込み期間において前記ＳＲＡＭセルにテストデータを書き込み、前記テスト書き込み期間の後のテストプリチャージ期間において、前記プリチャージ電圧よりも低いテストプリチャージ電圧で前記ビット線対をプリチャージし、前記テストプリチャージ期間の後の負荷印加期間において前記ビット線対を介して前記ＳＲＡＭセルに負荷電流を前記ＳＲＡＭセルに印加し、前記負荷印加期間の後の第２のプリチャージ期間においてビット線対を通常プリチャージ電圧にプリチャージし、前記第２のプリチャージ期間の後のテスト読み出し期間において前記ＳＲＡＭセルから記憶データを読み出し、前記テスト読み出し期間において読み出した記憶データと前テストデータとを比較する。

本発明にかかる半導体記憶装置及びその負荷テスト方法では、ビット線対を転送トランジスタと同一導電型のトランジスタを介してテストプリチャージ電圧にすることが可能である。このことから、転送トランジスタは、テストプリチャージ電圧に基づき動作を開始した場合、動作開始時から導通した状態となる。従って、本発明にかかる半導体記憶装置は、負荷印加期間の開始時点から即座に負荷トランジスタへの負荷電流の印加を行うことができる。

本発明にかかる半導体記憶装置及びその負荷テスト方法によれば、負荷トランジスタに対する負荷印加テストのテスト時間を短縮することができる。

実施の形態１にかかる半導体記憶装置のブロック図である。 実施の形態１にかかるライトアンプの回路図である。 実施の形態１にかかる半導体記憶装置における負荷テストの動作を示すタイミングチャートである。 実施の形態１にかかる半導体記憶装置における負荷テストの負荷印加期間中の動作を示すタイミングチャートである。 実施の形態２にかかる半導体記憶装置のブロック図である。 実施の形態２にかかる半導体記憶装置における負荷テストの動作を示すタイミングチャートである。 実施の形態３にかかる半導体記憶装置のブロック図である。 半導体記憶装置において用いられるスイッチ回路の一般的な回路図である。 実施の形態３にかかる半導体記憶装置にいて用いられるスイッチ回路の回路図である。 実施の形態３にかかる半導体記憶装置における負荷テストの動作を示すタイミングチャートである。 実施の形態３にかかる半導体記憶装置における負荷テストの別の動作例を示すタイミングチャートである。 特許文献１に記載の半導体記憶装置のブロック図である。 ＳＲＡＭセルの回路図である。 特許文献１に記載の半導体記憶装置における負荷テストの動作を示すタイミングチャートである。 特許文献１に記載の半導体記憶装置における負荷テストの動作を示すタイミングチャートである。 特許文献１に記載の半導体記憶装置における負荷テストの負荷印加期間中の動作を示すタイミングチャートである。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、実施の形態１にかかる半導体記憶装置１のブロック図を図１に示す。なお、半導体記憶装置１は、メモリ機能のみを有する構成とするが、半導体記憶装置１は、ＣＰＵ等の他の回路と共に１つの半導体基板上に搭載されるものであってもよい。また、以下において説明する半導体記憶装置１は、４つのメモリセルを有するものを例に説明するが、実際の半導体装置ではメモリは、２５６ｋｂｙｔｅ程度又はそれ以上の容量を有するものとする。また、以下の説明においては、符号ＶＤＤを電源電位又は電源端子に対して用い、符号ＧＮＤを接地電位又は接地端子に対して用い、符号ＶｔｈをＮＭＯＳトランジスタの閾値電圧に対して用いる。また、ハイレベルは、電源電位ＶＤＤであり、ロウレベルは接地電位ＧＮＤであるものとする。

図１に示すように、半導体記憶装置１は、プリチャージ回路１０、１１、テストプリチャージ回路２０、２１、メモリセル３０、３１、４０、４１、ソフトライト回路５０、５１、６０、６１、ライトアンプ７０、センスアンプ７１、列選択スイッチＹＳ０Ｔ、ＹＳ０Ｂ、ＹＳ１Ｔ、ＹＳ１Ｂを有する。また、半導体記憶装置１では、ビット線ＢＬ０Ｔ、ＢＬ１Ｔにより第１のビット線対を構成し、ビット線ＢＬ１Ｔ、ＢＬ１Ｂにより第２のビット線対を構成する。さらに、半導体記憶装置１は、共通ビット線ＢＬＣＴ、ＢＬＣＢにより構成される。共通ビット線対を有する。共通ビット線対は、一端にライトアンプ７０の出力端子及びセンスアンプ７１の入力端子が接続され、他端に第１、第２のビット線対が列選択スイッチを介して接続されるものである。また、ソフトライト回路５０、５１、６０、６１は、テスト時において、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、ハイレベル）となったことに応じて活性化される。

列選択スイッチＹＳ０Ｔ、ＹＳ０Ｂは、第１のビット線対と共通ビット線対との間に接続され、列選択信号Ｙ０に応じて導通状態となる。列選択スイッチＹＳ１Ｔ、ＹＳ１Ｂは、第２のビット線対と共通ビット線対との間に接続され、列選択信号Ｙ１に応じて導通状態となる。

プリチャージ回路１０、１１は、プリチャージ制御信号ＰＲＢとテストプリチャージ制御信号ＴＥＳＴＰＲとの論理和値に応じて接続先のビット線の電位をプリチャージ電圧（例えば、電源電位ＶＤＤ）にプリチャージする。より具体的には、プリチャージ回路１０、１１は、プリチャージ制御信号ＰＲＢとテストプリチャージ制御信号ＴＥＳＴＰＲとの論理和値がハイレベルの場合は非活性化され、プリチャージ制御信号ＰＲＢとテストプリチャージ制御信号ＴＥＳＴＰＲとの論理和値がロウレベルの場合にビット線対をプリチャージ電圧（例えば、電源電圧）でプリチャージする。プリチャージ回路は、ビット線対毎に設けられる。本実施の形態では、プリチャージ回路１０が第１のビット線対に設けられ、プリチャージ回路１１が第２のビット線対に設けられる。なお、プリチャージ制御信号ＰＲＢ及びテストプリチャージ制御信号ＴＥＳＴＰＲは、半導体記憶装置１内に設けられるプリチャージ制御回路（不図示）が出力するものである。また、半導体記憶装置１では、プリチャージ回路１０、１１を読み出し動作及び書き込み動作の前の期間において活性化させる。

プリチャージ回路１０は、ＰＭＯＳトランジスタＰ０１、Ｐ０２を有する。ＰＭＯＳトランジスタＰ０１、Ｐ０２のソースは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ０１のドレインはビット線ＢＬ０Ｔに接続される。ＰＭＯＳトランジスタＰ０２のドレインはビット線ＢＬ０Ｂに接続される。また、ＰＭＯＳトランジスタＰ０１、Ｐ０２のゲートにはプリチャージ制御信号ＰＲＢとテストプリチャージ制御信号ＴＥＳＴＰＲとの論理和値が与えられる。

プリチャージ回路１１は、ＰＭＯＳトランジスタＰ１１、Ｐ１２を有する。ＰＭＯＳトランジスタＰ１１、Ｐ１２のソースは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１１のドレインはビット線ＢＬ１Ｔに接続される。ＰＭＯＳトランジスタＰ１２のドレインはビット線ＢＬ１Ｂに接続される。また、ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲートにはプリチャージ制御信号ＰＲＢとテストプリチャージ制御信号ＴＥＳＴＰＲとの論理和値が与えられる。

テストプリチャージ回路２０、２１は、メモリセルとして用いられるＳＲＡＭセルの転送トランジスタと同一導電型のトランジスタを介して対応するビット線対にテストプリチャージ電圧を与える。本実施の形態では、プリチャージ電圧として電源電位ＶＤＤが与えられる。一方、本実施の形態におけるＳＲＡＭセルの転送トランジスタとしてＮＭＯＳトランジスタが用いられる。つまり、テストプリチャージ回路２０、２１は、ＮＭＯＳトランジスタを介してプリチャージ電圧をビット線対に与える。つまり、テストプリチャージ電圧は、プリチャージ電圧よりもＮＭＯＳトランジスタの閾値電圧Ｖｔｈだけ低い電圧となる。

より具体的には、テストプリチャージ回路２０、２１は、テストプリチャージ制御信号ＴＥＳＴＰＲの論理レベルがロウレベル（ディスイネーブル）の場合は非活性化され、テストプリチャージ制御信号ＴＥＳＴＰＲの論理レベルがハイレベル（イネーブル）の場合は活性化される。また、本実施の形態では、テストプリチャージ回路は、ビット線対毎に設けられる。テストプリチャージ回路２０は第１のビット線対に設けられ、テストプリチャージ回路２１は第２のビット線対に設けられる。また、半導体記憶装置１では、テストプリチャージ回路２０、２１を負荷印加期間の前の期間において活性化させる。

テストプリチャージ回路２０は、ＮＭＯＳトランジスタＮ０１、Ｎ０２を有する。ＮＭＯＳトランジスタＮ０１、Ｎ０２のソースは、電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタＮ０１のドレインはビット線ＢＬ０Ｔに接続される。ＮＭＯＳトランジスタＮ０２のドレインはビット線ＢＬ０Ｂに接続される。また、ＮＭＯＳトランジスタＮ０１、Ｎ０２のゲートにはテストプリチャージ制御信号ＴＥＳＴＰＲが与えられる。

テストプリチャージ回路２１は、ＮＭＯＳトランジスタＮ１１、Ｎ１２を有する。ＮＭＯＳトランジスタＮ１１、Ｎ１２のソースは、電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタＮ１１のドレインはビット線ＢＬ１Ｔに接続される。ＮＭＯＳトランジスタＮ１２のドレインはビット線ＢＬ１Ｂに接続される。また、ＮＭＯＳトランジスタＮ１１、Ｎ１２のゲートにはテストプリチャージ制御信号ＴＥＳＴＰＲが与えられる。

ソフトライト回路５０、６０は、第１のビット線対に設けられる。また、ソフトライト回路５１、６１は、第１のビット線対に設けられる。ソフトライト回路５０、６０、５１、６１は、テスト制御信号ＴＥＳＴに応じて所定の電流を接続先のビット線対から引き抜く。より具体的には、ソフトライト回路５０は、ビット線ＢＬ０Ｔと接地端子との間に設けられ、ビット線ＢＬ０Ｔから電流を引き抜く。ソフトライト回路６０は、ビット線ＢＬ０Ｂと接地端子との間に設けられ、ビット線ＢＬ０Ｂから電流を引き抜く。ソフトライト回路５１は、ビット線ＢＬ１Ｔと接地端子との間に設けられ、ビット線ＢＬ１Ｔから電流を引き抜く。ソフトライト回路６１は、ビット線ＢＬ１Ｂと接地端子との間に設けられ、ビット線ＢＬ１Ｂから電流を引き抜く。

また、ソフトライト回路５０、５１、６０、６１の電流引き抜き能力は、ライトアンプ７０よりも低く、かつ、メモリセルの負荷トランジスタの仕様上の電流駆動能力よりも高く設定される。本実施の形態では、ソフトライト回路の電流駆動能力は、ソフトライト回路を構成するＮＭＯＳトランジスタのゲート長を調節することで設定するものとする。

ソフトライト回路５０、５１、６０、６１は、メモリセルの負荷トランジスタとは逆の導電型を有するトランジスタにより構成される。つまり、本実施の形態では、ソフトライト回路５０、５１、６０、６１は、それぞれＮＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタＮ０３、Ｎ０４、Ｎ１３、Ｎ１４）により構成される。ＮＭＯＳトランジスタは、ドレインがビット線に接続され、ソースが接地端子に接続され、ゲートにテスト制御信号ＴＥＳＴが入力される。

メモリセル３０、３１、４０、４１は、半導体記憶装置１においてデータを保持する記憶部である。メモリセル３０、４０にはワード選択信号ＷＬ０が接続され、メモリセル３１、４１にはワード選択信号ＷＬ１が接続される。メモリセル３０、３１、４０、４１は、ワード選択信号の論理レベルに応じて活性状態と非活性状態とが切り替わる。また、メモリセル３０、３１は、ビット線ＢＬ０Ｔ、ＢＬ０Ｂを介してデータの入出力が行われ、メモリセル４０、４１は、ビット線ＢＬ１Ｔ、ＢＬ１Ｂを介してデータの入出力が行われる。本実施の形態ではメモリセル３０、３１、４０、４１としてＳＲＡＭ（Static Random Access Memory）を用いる。このメモリセルの詳細な構成については、図１３において説明したものと同一であるため、ここでは説明を省略する。なお、ワード選択信号ＷＬ１、ＷＬ０は、半導体記憶装置１内に設けられるワード制御回路（不図示）により出力される。

ライトアンプ７０は、入力データＤｉｎを受信して、入力データに対応した差動信号により共通ビット線対を駆動する。つまり、ライトアンプ７０は、共通ビット線対に接続され、共通ビット線対に接続されるビット線対のうち導通状態となっている列選択スイッチに対応したビット線対に接続されるＳＲＡＭセルに対してデータの書き込みを行う。なお、実施の形態１ではライトアンプ７０には書き込み制御信号ＷＲＩＴＥが入力されている。そして、ライトアンプ７０は、書き込み制御信号ＷＲＩＴＥの論理レベルに応じて活性状態と非活性状態を切り替える。ライトアンプ７０は、活性状態において共通ビット線対を駆動し、非活性状態において出力端子をハイインピーダンスとする。

ここで、ライトアンプ７０の詳細な回路について説明する。ライトアンプ７０の回路図を図２に示す。図２に示すように、ライトアンプ７０は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、ＮＭＯＳトランジスタＮ２１、Ｎ２２、ＮＡＮＤ回路７２、７５、ＮＯＲ回路７３、７６、インバータ７４を有する。

ＮＡＮＤ回路７２は、一方の入力端子に入力データＤｉｎが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥが入力される。そして、ＮＡＮＤ回路７２は、２つの入力信号の反転論理積値を出力する。つまり、ＮＡＮＤ回路７２は、書き込み制御信号ＷＲＩＴＥがイネーブル状態（例えば、１）であった場合に入力データＤｉｎの反転値を出力する。一方、ＮＡＮＤ回路７２は、書き込み制御信号ＷＲＩＴＥがディスイネーブル状態（例えば、０）であった場合には出力をハイレベルで固定する。

ＮＯＲ回路７３は、一方の入力端子に入力データＤｉｎが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂが入力される。そして、ＮＯＲ回路７３は、２つの入力信号の反転論理和値を出力する。つまり、ＮＯＲ回路７３は、書き込み制御信号ＷＲＩＴＥがイネーブル状態（例えば、１）であったときは、他方の入力信号がロウレベル（例えば、０）となるため、入力データＤｉｎの値を出力する。一方、ＮＯＲ回路７３は、書き込み制御信号ＷＲＩＴＥがディスイネーブル状態（例えば、０）であったときは、他方の入力信号がハイレベル（例えば、１）となるため、出力をロウレベル（例えば、０）で固定する。

インバータ７４は、入力データＤｉｎの反転値ＤｉｎｂをＮＡＮＤ回路７５の一方の入力端子及びＮＯＲ回路７６の一方の入力端子に与える。

ＮＡＮＤ回路７５は、一方の入力端子に入力データＤｉｎの反転値Ｄｉｎｂが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥが入力される。そして、ＮＡＮＤ回路７５は、２つの入力信号の反転論理積値を出力する。つまり、ＮＡＮＤ回路７５は、書き込み制御信号ＷＲＩＴＥがイネーブル状態（例えば、１）であった場合に入力データＤｉｎを出力する。一方、ＮＡＮＤ回路７５は、書き込み制御信号ＷＲＩＴＥがディスイネーブル状態（例えば、０）であった場合には出力をハイレベルで固定する。

ＮＯＲ回路７６は、一方の入力端子に入力データＤｉｎの反転値Ｄｉｎｂが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂが入力される。そして、ＮＯＲ回路７６は、２つの入力信号の反転論理和値を出力する。つまり、ＮＯＲ回路７６は、書き込み制御信号ＷＲＩＴＥがイネーブル状態（例えば、１）であったときは、他方の入力信号がロウレベル（例えば、０）となるため、入力データＤｉｎの反転値Ｄｉｎｂを出力する。一方、ＮＯＲ回路７６は、書き込み制御信号ＷＲＩＴＥがディスイネーブル状態（例えば、０）であったときは、他方の入力信号がハイレベル（例えば、１）となるため、出力をロウレベル（例えば、０）で固定する。

ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１は、共通ビット線ＢＬＣＴを駆動するライトアンプ７０の出力段を構成する。ＰＭＯＳトランジスタＰ２１は、ソースが電源端子ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮ２１のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＡＮＤ回路７２の出力に接続される。ＮＭＯＳトランジスタＮ２１は、ソースが接地端子ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ２１のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＯＲ回路７３の出力に接続される。

なお、上記説明における書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂは、図１においては示していないが、書き込み制御信号ＷＲＩＴＥをインバータにより反転させることで容易に生成することができる。

ＰＭＯＳトランジスタＰ２２及びＮＭＯＳトランジスタＮ２２は、共通ビット線ＢＬＣＢを駆動するライトアンプ７０の出力段を構成する。ＰＭＯＳトランジスタＰ２２は、ソースが電源端子ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮ２２のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＡＮＤ回路７５の出力に接続される。ＮＭＯＳトランジスタＮ２２は、ソースが接地端子ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ２２のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＯＲ回路７６の出力に接続される。

上記のことから、ライトアンプ７０は、書き込み制御信号ＷＲＩＴＥがイネーブル状態（例えば、１）であれば活性状態となり、書き込み制御信号ＷＲＩＴＥがディスイネーブル状態（例えば、０）であれば非活性状態となる。そして、ライトアンプ７０は、活性状態において、入力データＤｉｎが１のときは共通ビット線ＢＬＣＴをハイレベル（例えば、１）とし、共通ビット線ＢＬＣＢをロウレベル（例えば、０）とする。一方、ライトアンプ７０は、活性状態において、入力データＤｉｎが０のときは共通ビット線ＢＬＣＴをロウレベル（例えば、０）とし、共通ビット線ＢＬＣＢをハイレベル（例えば、１）とする。また、ライトアンプ７０は、非活性状態においては、出力をハイインピーダンスとして、共通ビット線対への影響をなくす。

センスアンプ７１は、入力が共通ビット線対に接続され、共通ビット線対の電位レベルに応じて出力データＤｏｕｔを出力する。

続いて、実施の形態１にかかる半導体記憶装置１における負荷テストの動作について説明する。半導体記憶装置１では、上記構成により負荷テストを実施することが可能である。この負荷テストは、メモリセルの負荷トランジスタの電流駆動能力をテストするものである。負荷テストは、全てのメモリセルに対して行われるものであるが、メモリセルに対する負荷テストは実質的に同じ動作となるため、ここではメモリセル３０に対する負荷テストを一例として説明する。そのため、以下では、説明しないが、列選択信号Ｙ１は常にロウレベルであって、第２のビット線対は共通ビット線対とは切り離された状態となっている。また、ワード選択信号ＷＬ１はロウレベルであって、メモリセル３１は非活性状態に維持されているものとする。

本実施の形態にかかる負荷テストは、第１のプリチャージ期間、テスト書き込み期間、テストプリチャージ期間、負荷印加期間、第２のプリチャージ期間、テスト読み出し期間を経て実行される。そこで、メモリセル３０に対する負荷テスト時の半導体記憶装置１の動作を示すタイミングチャートを図３に示す。図３は、メモリセル３０が不良品であった場合の負荷テストの動作を示すものである。メモリセル３０が良品であった場合、負荷印加期間においてメモリセルに保持されているデータが反転するか否かが図３に示す例とは異なるが、実質的な動作はメモリセル３０が不良品である場合と同じである。そこで、以下の説明では、メモリセル３０が良品であった場合の半導体記憶装置１の動作については説明を省略する。

図３に示す例では、タイミングｔ１から負荷テストが行われる。タイミングｔ１より前の期間（この期間を第１のプリチャージ期間と称す）では、書き込み制御信号ＷＩＲＴＥがロウレベルであることからライトアンプ７０が非活性状態となる。また、プリチャージ制御信号ＰＲＢがロウレベル、かつ、テストプリチャージ制御信号ＴＥＳＴＰＲがロウレベルであることからプリチャージ回路１０が活性化され、第１のビット線対をプリチャージする。このプリチャージにより、ビット線ＢＬ０Ｔ、ＢＬ０Ｂはハイレベルとなる。このとき、テストプリチャージ制御信号ＴＥＳＴＰＲがロウレベルであるため、テストプリチャージ回路２０は非活性化されて状態である。また、列選択信号Ｙ０がロウレベルであることから、第１のビット線対は共通ビット線対と切り離された状態となる。また、ワード選択信号ＷＬ０がロウレベルであることから、メモリセル３０は非活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと切り離された状態となる。つまり、セル内部ノードＣＮＤＴ、ＣＮＤＢは、プリチャージ動作にかかわらず電圧レベルが維持される。

そして、タイミングｔ１からｔ２の期間がテスト書き込み期間となる。タイミングｔ１において書き込み制御信号ＷＩＲＴＥがハイレベルになると、ライトアンプ７０が活性状態となる。また、プリチャージ制御信号ＰＲＢがハイレベルになり、プリチャージ回路１０が非活性状態に移行する。また、列選択信号Ｙ０がハイレベルになり、第１のビット線対と共通ビット線対とが接続される。また、ワード選択信号ＷＬ０がハイレベルとなることによりメモリセル３０は活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと接続された状態となる。つまり、タイミングｔ１では、ライトアンプ７０がテストデータ（例えば、入力データＤｉｎ）に基づき、例えばデータ０に基づき共通ビット線対を駆動することでビット線ＢＬ０Ｔをロウレベル、ビット線ＢＬ０Ｂをハイレベルとし、当該ビット線対の値に応じてセル内部ノードＣＮＤＴがロウレベルに遷移し、セル内部ノードＣＮＤＢがハイレベルに遷移する。このタイミングｔ１では、テスト制御信号ＴＥＳＴは、ロウレベルであり、ソフトライト回路５０、６０は、非活性状態とされる。そして、タイミングｔ２において書き込み処理が終了する。

続いて、タイミングｔ２からｔ３の期間がテストプリチャージ期間となる。テストプリチャージ期間では、書き込み制御信号ＷＲＩＴＥ、プリチャージ制御信号ＰＲＢ、列選択信号Ｙ０、ワード選択信号ＷＬ０はロウレベルに遷移する。一方、テストプリチャージ制御信号ＴＥＳＴＰＲはハイレベルに遷移する。これにより、ライトアンプ７０が非活性状態に遷移し、第１のビット線対と共通ビット線対が切り離される。また、プリチャージ制御信号ＰＲＢがロウレベルであっても、テストプリチャージ制御信号ＴＥＳＴＰＲがハイレベルであることから、プリチャージ回路１０は、非活性化される。一方、テストプリチャージ制御信号ＴＥＳＴＰＲがハイレベルにセインにすることでテストプリチャージ回路２０は活性状態になる。そして、テストプリチャージ回路２０により、ビット線ＢＬ０Ｔ、ＢＬ０Ｂが共にテストプリチャージ電圧にプリチャージされる。テストプリチャージ電圧は、テストプリチャージ回路２０を構成するＮＭＯＳトランジスタのゲートに電源電位ＶＤＤが与えられていることから、電源電位ＶＤＤよりもＮＭＯＳトランジスタの閾値電圧Ｖｔｈ分低い電位となる。一方、セル内部ノードＣＮＤＴ、ＣＮＤＢは、ビット線対とは切り離されるため、セル内部ノードＣＮＤＴはロウレベルに維持され、セル内部ノードＣＮＤＢはハイレベルに維持される。

続いて、タイミングｔ３からｔ４の期間が負荷印加期間となる。負荷印加期間では、書き込み制御信号ＷＩＲＴＥがロウレベルに維持される。これにより、ライトアンプ７０は非活性状態が維持される。また、プリチャージ制御信号ＰＲＢがハイレベルになり、プリチャージ回路１０が非活性状態に移行する。また、テストプリチャージ制御信号ＴＥＳＴＰＲは、ロウレベルに移行し、テストプリチャージ回路２０が非活性化される。また、列選択信号Ｙ０がハイレベルになり、第１のビット線対と共通ビット線対とが接続される。また、ワード選択信号ＷＬ０がハイレベルとなることによりメモリセル３０は活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと接続された状態となる。また、テスト制御信号ＴＥＳＴがハイレベルになり、ソフトライト回路５０、６０のＮＭＯＳトランジスタＮ０３、Ｎ０４が導通状態になる（活性化）する。つまり、タイミングｔ３〜ｔ４の期間では、ＮＭＯＳトランジスタＮ０３、Ｎ０４がビット線対ＢＬ０Ｔ、ＢＬ０Ｂを介してメモリセル３０の負荷トランジスタ（この例では、ＰＭＯＳトランジスタＣＰ１）から電流を引き抜く。このとき、図３に示す例では、メモリセル３０が不良品であるため、セル内部ノードＣＮＤＴ、ＣＮＤＢの電位レベルが反転する。そして、タイミングｔ４において負荷印加期間が終了する。

続いて、タイミングｔ４からｔ５の期間が第２のプリチャージ期間となる。第２のプリチャージ期間では、プリチャージ制御信号ＰＲＢ、列選択信号Ｙ０、ワード選択信号ＷＬ０はロウレベルに遷移する。これにより、第１のビット線対と共通ビット線対が切り離される。また、プリチャージ回路１０によりビット線ＢＬ０Ｔ、ＢＬ０Ｂが共にハイレベルにプリチャージされる。一方、セル内部ノードＣＮＤＴ、ＣＮＤＢは、ビット線対とは切り離されるため、セル内部ノードＣＮＤＴはハイレベルに維持され、セル内部ノードＣＮＤＢはロウレベルに維持される。

続いて、タイミングｔ５〜ｔ６の期間がテスト読み出し期間となる。テスト読み出し期間では、書き込み制御信号ＷＩＲＴＥがロウレベルに維持される。これにより、ライトアンプ７０は非活性状態が維持される。また、プリチャージ制御信号ＰＲＢがハイレベルになり、プリチャージ回路１０が非活性状態に移行する。また、列選択信号Ｙ０がハイレベルになり、第１のビット線対と共通ビット線対とが接続される。また、ワード選択信号ＷＬ０がハイレベルとなることによりメモリセル３０は活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと接続された状態となる。また、テスト制御信号ＴＥＳＴがロウレベルになり、ソフトライト回路６０が非活性状態とされる。つまり、テスト読み出し期間では、共通ビット線対にセル内部ノードＣＮＤＴ、ＣＮＤＢで保持された電位が伝搬する。そして、センスアンプ７１は、共通ビット線対の電位に基づき出力データを出力する。このとき、図３に示す例では、メモリセル３０が不良品であるため、書き込んだテストデータの値とは異なる値が出力データＤｏｕｔとして読み出される。半導体記憶装置１をテストする試験装置は、テストデータと書き込みデータとが異なる値であることに基づきメモリセル３０が不良品であることを判断する。

ここで、負荷印加期間中の半導体記憶装置１の動作についてさらに詳細に説明する。図４に負荷印加期間中の半導体記憶装置１の動作を示すタイミングチャートを示す。図４に示すように、半導体記憶装置１では、負荷印加期間が開始されるタイミングｔ３において、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電位レベルがＶＤＤ−Ｖｔｈとなっている。そのため、タイミングｔ３の負荷印加期間の開始と同時に、転送トランジスタ（ＮＭＯＳトランジスタＣＮ３）が導通した状態となり、セル内部ノードＣＮＤＢとビット線ＢＬ０Ｂとが接続される。これにより、セル内部ノードＣＮＤＢの電位は、タイミングｔ３において即座にＶＤＤ−Ｖｔｈまで低下する。そして、タイミングｔ３から遅延を生じることなく負荷トランジスタ（ＰＭＯＳトランジスタＣＰ１）にソフトライト回路６０からの負荷電流が印加される。そして、図４に示す例では、ＰＭＯＳトランジスタＣＰ１の駆動能力が仕様を満たしていないため、負荷電流によって、セル内部ノードＣＮＤＢの電位が徐々に低下する。そして、セル内部ノードＣＮＤＢの電位がセル内部ノードＣＮＤＢに入力が接続されるインバータ（ＮＭＯＳトランジスタＣＮ２、ＰＭＯＳトランジスタＣＰ２により構成されるインバータ）の閾値電圧を下回ると、セル内部ノードＣＮＤＴ、ＣＮＤＢの電位レベルが逆転する。また、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電位は、ソフトライト回路５０、６０の動作に従ってセル内部ノードＣＮＤＢと同様に低下する。そして、また、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電位は、セル内部ノードＣＮＤＴ、ＣＮＤＢの電位が逆転した段階で、それぞれハイレベル（例えば、ＶＤＤ−Ｖｔｈ）とロウレベル（例えば、接地電位ＧＮＤ）となる。

上記説明より、実施の形態１にかかる半導体記憶装置１では、テストプリチャージ回路２０、２１により、負荷印加期間の前のテストプリチャージ期間にビット線を活性化後のＳＲＡＭセルの転送トランジスタが導通可能なテストプリチャージ電圧にプリチャージする。これにより、半導体記憶装置１では、従来（例えば、図１６に示す例）のように、負荷印加期間に転送トランジスタが導通するまでの時間が必要無くなる。ソフトライト回路の電流駆動能力は、負荷トランジスタの正常の電流駆動能力よりもさらに小さい。また、近年の微細化されたプロセスで形成されたＰＭＯＳトランジスタに対して負荷テストを行うソフトライト回路によるビット線の電位引き下げには書き込み動作又は読み出し動作と比較して長い時間が必要になる。そのため、実施の形態１にかかる半導体記憶装置１のように、負荷印加期間においてビット線電位の引き下げ動作を削減することができることの時間短縮効果は非常に大きい。

実施の形態２
実施の形態２にかかる半導体記憶装置２のブロック図を図５に示す。図５に示すように、実施の形態２にかかる半導体記憶装置２は、テストプリチャージ回路２０、２１の別の形態であるテストプリチャージ回路８０、８１を有する。なお、半導体記憶装置２は、テストプリチャージ回路を除くその他の部分は、半導体記憶装置１と同一の構成である。そのため、半導体記憶装置２において半導体記憶装置１と同一の構成要素については、半導体記憶装置１と同一の符号を付して説明を省略する。また、テストプリチャージ回路８０、８１は、接続されるビット線対が異なるのみであるため、以下の説明では、テストプリチャージ回路８０を主に説明する。

テストプリチャージ回路８０は、テストプリチャージ回路２０にディスチャージ回路８０ａを追加したものである。また、テストプリチャージ回路８０では、ＮＭＯＳトランジスタＮ０１、Ｎ０２のゲートにディスチャージ回路に与えられるディスチャージ信号ＤＩＳの反転信号ＤＩＳｂとテストプリチャージ制御信号ＴＥＳＴＰＲの論理積値が与えられる。なお、図５では、ディスチャージ回路８０ａに対応するものとしてディスチャージ回路８１ａを示した。

ディスチャージ回路８０ａは、テストプリチャージ期間の初期の期間にビット線対の電荷を引き抜く。また、ディスチャージ回路８０ａは、ディスチャージ信号ＤＩＳに応じてこの電荷引き抜き動作を行う。ディスチャージ回路８０ａは、ＮＭＯＳトランジスタＮ０５、Ｎ０６を有する。ＮＭＯＳトランジスタＮ０５は、Ｎ０６のソースは、接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ０５のドレインはビット線ＢＬ０Ｔに接続される。ＮＭＯＳトランジスタＮ０６のドレインはビット線ＢＬ０Ｂに接続される。また、ＮＭＯＳトランジスタＮ０５、Ｎ０６のゲートにはディスチャージ信号ＤＩＳが与えられる。

続いて、実施の形態２にかかる半導体記憶装置２の動作について説明する。図６に半導体記憶装置２の動作を示すタイミングチャートを示す。図６に示すように、半導体記憶装置２は、タイミングｔ２〜ｔ３のテストプリチャージ期間の動作以外は、図３に示した半導体記憶装置１の動作と同じ動作となる。そこで、以下の説明では、半導体記憶装置２のテストプリチャージ動作についてのみ説明する。

半導体記憶装置２では、タイミングｔ２においてテストプリチャージ期間が開始されると、まずディスチャージ信号ＤＩＳをハイレベルとする。これにより、ディスチャージ回路８０ａが活性状態となり、ビット線ＢＬ０Ｔ、ＢＬ０Ｂの電荷が引き抜かれる。そのため、ビット線ＢＬ０Ｔ、ＢＬ０Ｂは、ロウレベルとなる。

また、テストプリチャージ期間では、テストプリチャージ制御信号ＴＥＳＴＰＲは、ディスチャージ信号ＤＩＳがハイレベルになる期間にロウレベルが維持される。また、プリチャージ制御信号ＰＲＢについてもディスチャージ信号ＤＩＳがハイレベルになる期間にハイレベルが維持される。これにより、ディスチャージ回路８０ａがビット線に蓄積された電荷のディスチャージを行っている期間は、プリチャージ回路１０及びテストプリチャージ回路８０（ＮＭＯＳトランジスタＮ０１、Ｎ０２のみ）は非活性状態となる。

そして、ディスチャージ信号ＤＩＳは、ハイレベルからロウレベルに遷移する。そして、このディスチャージ信号ＤＩＳの切り替わりに応じて、プリチャージ制御信号ＰＲＢはロウレベルとなり、テストプリチャージ制御信号ＴＥＳＴＰＲはハイレベルとなる。これにより、ディスチャージ回路８０ａが非活性状態となり、プリチャージ回路１０は非活性状態が維持され、テストプリチャージ回路８０（ＮＭＯＳトランジスタＮ０１、Ｎ０２のみ）は活性状態となる。そして、ビット線ＢＬ０Ｔ、ＢＬ０Ｂは、テストプリチャージ回路８０により、テストプリチャージ電圧にプリチャージされる。つまり、実施の形態２では、テストプリチャージ期間において、ビット線を一端接地電位ＧＮＤにディスチャージした後にテストプリチャージ電圧とする。

テストプリチャージ電圧は、プリチャージ電圧（例えば、電源電位ＶＤＤ）よりも低い電圧である。そのため、ビット線に蓄積された電荷の引き抜きを行わない場合、電源電位ＶＤＤとなっているビット線に残っている電荷により、ビット線を正確にテストプリチャージ電圧とすることができない可能性がある。しかし、実施の形態２にかかる半導体記憶装置２では、テストプリチャージ電圧をビット線に印加する前に一端ディスチャージ動作を行うことで、前のプリチャージ動作の影響をなくすことができる。これにより、実施の形態２にかかる半導体記憶装置２では、テストプリチャージ電圧の精度を高めることができる。

実施の形態３
実施の形態３にかかる半導体記憶装置３のブロック図を図７に示す。図７に示すように、半導体記憶装置３では、共通ビット線ＢＬＣＴ、ＢＬＣＢに共通プリチャージ回路９０が追加される。半導体記憶装置３では、共通プリチャージ回路と列選択スイッチとによりテストプリチャージ回路を構成する。また、半導体記憶装置３では、列選択スイッチは、列選択信号Ｙ０、Ｙ１とテストプリチャージ制御信号ＴＥＳＴＰＲにより制御される。なお、半導体記憶装置３において半導体記憶装置１と同一の構成要素については、実施の形態１で示した符号と同一の符号を用い説明を省略する。

共通プリチャージ回路９０は、共通ビット線ＢＬＣＴ、ＢＬＣＢにより構成される共通ビット線対に設けられ、プリチャージ制御信号ＰＲＢに応じて共通ビット線対を通常プリチャージ電圧（例えば、プリチャージ電圧）にプリチャージする。共通プリチャージ回路９０は、ＰＭＯＳトランジスタＰ１、Ｐ２を有する。ＰＭＯＳトランジスタＰ１、Ｐ２のソースは、接地端子ＧＮＤに接続される。ＰＭＯＳトランジスタＰ１のドレインは共通ビット線ＢＬＣＴに接続される。ＰＭＯＳトランジスタＰ２のドレインはビット線ＢＬＣＢに接続される。また、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートにはプリチャージ制御信号ＰＲＢが与えられる。

また、本実施の形態にかかる半導体記憶装置３では、列選択スイッチの構成に特徴の１つを有する。そこで、比較例として一般的な列選択スイッチの回路図を図８に示し、半導体記憶装置３で用いられる列選択スイッチの回路図を図９に示す。なお、図８、図９に示す列選択スイッチは、列選択スイッチＹＳ０Ｔであるが、他の列選択スイッチも同じ構成である。

図８に示すように、一般的な列選択スイッチは、ＮＭＯＳトランジスタＹＮ０ＴとＰＭＯＳトランジスタＹＰ０ＴとインバータＩＮＶとによりトランスファスイッチを構成する。そして、列選択信号Ｙ０が、イネーブル状態（例えば、ハイレベル）である場合、２つのトランジスタを共に導通状態とする。このとき、２つのトランジスタがオンすることで、共通ビット線ＢＬＣＴとビット線ＢＬ０Ｔとをトランジスタの閾値電圧の影響を受けることなく導通状態とする。

一方、図９に示すように、半導体記憶装置３で用いる列選択スイッチＹＳ０Ｔは、ＮＭＯＳトランジスタＹＮ０ＴとＰＭＯＳトランジスタＹＰ０ＴとＮＡＮＤ回路とによりトランスファスイッチを構成する。ＮＡＮＤ回路には、列選択信号Ｙ０とテストプリチャージ制御信号ＴＥＳＴＰＲの反転信号ＴＥＳＴＰＲｂとが入力される。つまり、ＮＡＮＤ回路の出力は、列選択信号Ｙ０と反転信号ＴＥＳＴＰＲｂとが共にハイレベルである場合にはロウレベルとなり、その他の場合はハイレベルとなる。これにより、例えば、列選択信号Ｙ０がイネーブル状態のときにテストプリチャージ制御信号ＴＥＳＴＰＲがイネーブル状態（反転信号ＴＥＳＴＰＲｂがロウレベル）となると、ＮＡＮＤ回路の出力がハイレベルとなり、ＰＭＯＳトランジスタＹＰ０Ｔがオフされ、ＮＭＯＳトランジスタＹＮ０Ｔのみがオンする状態となる。半導体記憶装置３では、列選択スイッチＹＳ０ＴのＮＭＯＳトランジスタＹＮ０Ｔを介して共通ビット線対側からプリチャージ電圧を与えることで、ビット線対（例えば、ビット線ＢＬ０Ｔ、ＢＬ０Ｂ）にテストプリチャージ電圧を与える。これにより、テストプリチャージ電圧は、上記実施の形態と同様にＶＤＤ−Ｖｔｈとなる。

続いて、半導体記憶装置３の負荷テスト時の動作について説明する。図１０に半導体記憶装置３の負荷テスト時の動作を示すタイミングチャートを示す。なお、図１０に示すタイミングチャートは、図３に示した実施の形態１にかかる半導体記憶装置１のタイミングチャートに対応するものであり、半導体記憶装置１とは列選択信号Ｙ０、Ｙ１の制御方法が異なる。そこで、以下の説明では、半導体記憶装置１と半導体記憶装置３の違いに着目して説明を行う。

図１０に示すように、半導体記憶装置３では、テスト書き込み期間からテスト読み出し期間に至までの期間中（タイミングｔ１からｔ６の期間）列選択信号Ｙ０をイネーブル状態（例えば、ハイレベル）で維持する。一方、テストプリチャージ制御信号ＴＥＳＴＰＲは、テストプリチャージ期間（タイミングｔ２からｔ３の期間）にイネーブル状態（例えば、ハイレベル）とする。このような制御を行うことで、列選択スイッチＹＳ０Ｔ、ＹＳ０Ｂは、テスト書き込み期間（タイミングｔ１からｔ２）、負荷印加期間（タイミングｔ３からｔ４）、テスト読み出し期間（タイミングｔ５からｔ６）にＮＭＯＳトランジスタとＰＭＯＳトランジスタが共に導通状態となり、トランスファスイッチとして機能する。また、列選択スイッチＹＳ０Ｔ、ＹＳ０Ｂは、テストプリチャージ期間（タイミングｔ２からｔ３）はＮＭＯＳトランジスタのみがオンする状態となる。また、テストプリチャージ期間においては、テストプリチャージ制御信号ＴＥＳＴＰＲがハイレベルであり、プリチャージ制御信号ＰＲＢがロウレベルである。このことから、共通プリチャージ回路９０は活性状態となり、プリチャージ回路１０は非活性状態となる。従って、半導体記憶装置３においても、第１のビット線対は、プリチャージ電圧（例えば、電源電位ＶＤＤ）からＮＭＯＳトランジスタの閾値電圧Ｖｔｈを減じたテストプリチャージ電圧でプリチャージされる。

また、図１１に、半導体記憶装置３における別の列選択信号の制御方法を示す。図１１に示すように、別の制御方法では、テストプリチャージ期間（タイミング）に列選択信号Ｙ０、Ｙ１を共にハイレベルにする。このように制御を行うことで、テストプリチャージ期間において、列選択スイッチＹＳ０Ｔ、ＹＳ０Ｂ、ＹＳ１Ｔ、ＹＳ１Ｂでは、ＮＭＯＳトランジスタがオンし、ＰＭＯＳトランジスタがオフする状態となる。そのため、テストプリチャージ期間に、第１のビット線対と第２のビット線対とを共にテストプリチャージ電圧にプリチャージすることができる。例えば、テスト書き込み期間（タイミングｔ１からｔ２）の以前に第２のビット線対に接続されるメモリセルにテストデータを書き込んでいた場合、図１１に示す制御方法では、複数のビット線対に接続された複数のメモリセルを同時にテストすることができる。

上記説明より、半導体記憶装置３では、共通プリチャージ回路で生成したプリチャージ電圧（例えば、電源電位ＶＤＤ）を列選択スイッチのＮＭＯＳトランジスタのみを介して第１、第２のビット線対に与える。そして、列選択信号Ｙ０（又はＹ１）は、ハイレベル（電源電位ＶＤＤ）に保持される。これにより、テストプリチャージ期間に第１、第２のビット線対は、電源電位ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈを減じたテストプリチャージ電圧にプリチャージされる。つまり、半導体記憶装置３では、別途テストプリチャージ回路を設けることなく、半導体記憶装置３の通常動作で用いられる回路（共通プリチャージ回路と列選択スイッチ）を用いてテストプリチャージ回路を構成することができる。これにより、半導体記憶装置３では、半導体記憶装置１よりも回路規模を小さくすることができる。なお、半導体記憶装置３に用いられる列選択スイッチでは、インバータＩＮＶをＮＡＮＤ回路に置き換える必要があるが、この置き換えによって生じる素子の増加はトランジスタ２つであり、かつ、増加したトランジスタには電流駆動能力が必要とされないため、回路面積に与える影響は実質的に無視することができる。

また、半導体記憶装置３では、複数の列選択スイッチをテストプリチャージ期間にイネーブル状態とすることで、複数のビット線対を同時にテストプリチャージ電圧にプリチャージすることができる。これにより、半導体記憶装置３は、負荷テストの並列かを実現しテスト時間をさらに短縮することができる。

本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２において説明したディスチャージ回路を実施の形態３にかかる半導体記憶装置３に設けてもよい。また、テストデータの論理レベルに応じて１つのビット線対に接続される２つのソフト回路を選択的に活性化させることも可能である。

１、２ 半導体記憶装置
１０、１１ プリチャージ回路
２０、２１、８０、８１ テストプリチャージ回路
３０、３１、４０、４１ メモリセル
５０、５１、６０、６１ ソフトライト回路
７０ ライトアンプ
７１ センスアンプ
７２、７５ ＮＡＮＤ回路
７３、７６ ＮＯＲ回路
７４、ＩＮＶ インバータ
８０ａ、８１ａ ディスチャージ回路
９０ 共通プリチャージ回路
ＢＬ０Ｔ、ＢＬ０Ｂ ビット線
ＢＬ１Ｔ、ＢＬ１Ｂ ビット線
ＢＬＣＴ、ＣＬＣＢ 共通ビット線
ＣＮＤＴ、ＣＮＤＢ セル内部ノード
ＰＲＢ プリチャージ制御信号
ＴＥＳＴ テスト制御信号
ＴＥＳＴＰＲ テストプリチャージ制御信号
ＷＩＲＴＥ 書き込み制御信号
ＷＬ０、ＷＬ１ ワード選択信号
Ｙ０、Ｙ１ 列選択信号
ＹＳ０Ｔ、ＹＳ０Ｂ 列選択スイッチ
ＹＳ１Ｔ、ＹＳ１Ｂ 列選択スイッチ
ＣＮ０〜ＣＮ３ ＮＭＯＳトランジスタ
ＣＰ０、ＣＰ１ ＰＭＯＳトランジスタ
Ｎ０１〜Ｎ０６ ＮＭＯＳトランジスタ
Ｎ１１〜Ｎ１６ ＮＭＯＳトランジスタ
Ｎ２１、Ｎ２２ ＮＭＯＳトランジスタ
ＹＮ０Ｔ ＮＭＯＳトランジスタ
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
Ｐ０１、Ｐ０２ ＰＭＯＳトランジスタ
Ｐ１１、Ｐ１２ ＰＭＯＳトランジスタ
Ｐ２１、Ｐ２２ ＰＭＯＳトランジスタ
ＹＰ０Ｔ ＰＭＯＳトランジスタ

Claims (11)

1. 格子状に配置され、データを保持する複数のＳＲＡＭセルと、
   前記複数のＳＲＡＭセルのうち列方向に設けられたＳＲＡＭセルを接続するビット線対と、
   前記ビット線対に接続され、接続されたビット線対からテスト制御信号に応じて所定の電流を引き抜くソフトライト回路と、
   前記テスト制御信号に応じて、前記ＳＲＡＭセルの転送トランジスタと同一導電型のトランジスタを介して前記ビット線対にテストプリチャージ電圧を与えるテストプリチャージ回路と、
   を有する半導体記憶装置。
2. 前記テストプリチャージ電圧は、前記半導体記憶装置において通常の書き込み動作又は読み出し動作時の通常プリチャージ電圧よりも低い電圧である請求項１に記載の半導体記憶装置。
3. 前記通常プリチャージ電圧を前記ビット線対に供給するプリチャージ回路を有し、
   前記テストプリチャージ回路は、前記ソフトライト回路が前記所定の電流を出力する負荷印加期間の直前のテストプリチャージ期間において前記プリチャージ回路とは排他的に制御される請求項２に記載の半導体記憶装置。
4. 前記テストプリチャージ期間の前半の期間に前記ビット線対の電荷を引き抜くディスチャージ回路を有する請求項３に記載の半導体記憶装置。
5. 前記ディスチャージ回路は、前記ソフトライト回路よりも電流駆動能力が高いトランジスタにより構成される請求項４に記載の半導体記憶装置。
6. 複数の前記ビット線対に対応して設けられる共通ビット線対と、
   前記共通ビット線対と複数の前記ビット線対との間にそれぞれ設けられる列選択スイッチと、を有し、
   前記テストプリチャージ回路は、
   前記共通ビット線対に設けられ、前記共通ビット線対を通常プリチャージ電圧にプリチャージする共通プリチャージ回路と、
   前記列選択スイッチをするトランジスタのうち前記ＳＲＡＭセルの転送トランジスタと同一導電型のトランジスタと、
   により構成される請求項１乃至５のいずれか１項に記載の半導体記憶装置。
7. 前記ＳＲＡＭセルに対してデータの書き込みを行うライトアンプを有し、
   前記ライトアンプは、前記ソフトライト回路が前記ビット線対から電荷を引き抜く負荷印加期間中に出力端子がハイインピーダンス状態とされる請求項１乃至６のいずれか１項に記載の半導体記憶装置。
8. ＳＲＡＭセルを記憶セルとする半導体記憶装置における前記ＳＲＡＭセルの負荷テスト方法であって、
   第１のプリチャージ期間において前記ＳＲＡＭセルが接続されるビット線対を通常プリチャージ電圧にプリチャージし、
   前記プリチャージ期間の後のテスト書き込み期間において前記ＳＲＡＭセルにテストデータを書き込み、
   前記テスト書き込み期間の後のテストプリチャージ期間において、前記プリチャージ電圧よりも低いテストプリチャージ電圧で前記ビット線対をプリチャージし、
   前記テストプリチャージ期間の後の負荷印加期間において前記ビット線対を介して前記ＳＲＡＭセルに負荷電流を前記ＳＲＡＭセルに印加し、
   前記負荷印加期間の後の第２のプリチャージ期間においてビット線対を通常プリチャージ電圧にプリチャージし、
   前記第２のプリチャージ期間の後のテスト読み出し期間において前記ＳＲＡＭセルから記憶データを読み出し、
   前記テスト読み出し期間において読み出した記憶データと前テストデータとを比較する負荷テスト方法。
9. 前記負荷電流は、前記ＳＲＡＭセルの負荷トランジスタに対して与えられる請求項８に記載の負荷テスト方法。
10. 前記テストプリチャージ期間の前半において前記ビット線対から電荷をディスチャージし、その後、前記ビット線対を前記テストプリチャージ電圧にプリチャージする請求項８又は９のいずれか１項に記載の負荷テスト方法。
11. 前記負荷印加期間中は、前記ＳＲＡＭセルにデータを書き込むライトアンプの出力端子がハイインピーダンス状態とされる請求項８乃至１０のいずれか１項に記載の負荷テスト方法。

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