JPS63106990A - スタテイツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、そのメモリア
レイが０ＭＯ３（相補型ＭＯＳ）スタティック型メモリ
セルにより構成されるスタティック型ＲＡＭに利用して
特に有効な技術に関するものである。

〔従来の技術〕

スタティック型ＲＡＭについては、例えば、特開閉５７
−１９８５９４号公報などにより、公知である。

〔発明が解決しようとする問題点〕

ＣＭＯＳスタティック型ＲＡＭのメモリセルは、例えば
第２図に示すように、ＰチャンネルＭＯＳＦＥＴＱＩと
ＮチャンネルＭＯＳＦＥＴＱ３及びＰチャンネルＭＯＳ
ＦＥＴＱ２とＮチャンネルＭＯＳＦＥＴＱ４からなる二
組のＣＭＯＳインバータ回路が交差接続されてなるフリ
ップフロップを含む。論理“１”又は論理“０”の記憶
情報は、例えば相補データ線Ｄｏ−ＤＯから伝送ゲー）
ＭＯＳＦＥＴＱ５及びＱ６を介して書き込まれ、上記二
組のＣＭ　ＯＳインバータ回路からなるフリップフロッ
プが記憶データに応じてラッチされることによって記憶
される。言い換えると、記憶情報は駆動用ＭＯＳＦＥＴ
Ｑ３及びＱ４のゲート容量に蓄えられる電荷によって保
持され、それぞれの駆動用ＭＯＳ　Ｆ　ＥＴのゲート容
量に蓄えられる電荷は相補的にオン状態とされる負荷用
ＭＯＳＦＥＴＱＩ又はＱ２によってリーク分が補充され
る。

したがって、これらの負荷用ＭＯＳＦＥＴは、対応する
駆動用ＭＯＳ　Ｆ　ＥＴのゲート容量に蓄えられる電荷
のリーク分を補充しうる程度の比較的小さなコンダクタ
ンスを持つようにされる。

一方、スタティック型ＲＡＭの機能試験の一つとして、
ロウアドレス及びカラムアドレスを順次指定しながら試
験データを選択されたメモリセルに書き込んだ後、再度
読み出して照合することで、全メモリセルの情報保持機
能をビットごとに確認する方法がある。この機能試験で
は、一つのメモリセルに着目した場合、書き込まれた試
験データは比較的短い時間間隔をもって読み出され、照
合される。

ところが、第２図のメモリセルにおいて、例えば負荷用
ＭＯＳＦＥＴＱＩ又はＱ２が断線などの理由によって機
能しない状態となった場合でも、前述のように、駆動用
ＭＯＳＦＥＴＱ３及びＱ４は、書き込み動作によりその
ゲート容量に蓄えられた電荷によってしばらくの間は試
験データを保持することができる。このため、メモリセ
ルに対する試験データの書き込みから読み出し照合まで
の時間がメモリセルのゲート容量によるダイナミックな
情報保持時間より短いと、負荷用ＭＯＳＦＥＴに障害が
あるにもかかわらずそのメモリセルは正常なものと見な
されてしまう、また、これを防止するために、メモリセ
ルのダイナミックな情報保持時間より長い時間間隔で全
メモリセルの書き込み・読み出し試験を行うと、相当長
い試験時間を必要とする。

この発明の目的は、比較的短い所要時間で全メモリセル
の情報保持特性を正確に試験しうるスタティック型ＲＡ
Ｍを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍｙの記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、相補データ線及び／又は相補共通データ線の
非反転信号線及び反転信号線と回路の接地電位との間に
、メモリセルの情報保持機能試験動作時にオン状態とさ
れるスイッチＭＯＳＦＥＴを設けるものである。

〔作　　用〕

上記した手段によれば、情報保持機能を試験するために
選択されるメモリセルの負荷用ＭＯＳＦＥＴに障害があ
る場合、これらのスイッチＭＯ５Ｆ　Ｅ　Ｔを介して、
試験データの書き込みにより駆動用ＭＯＳＦＥＴのゲー
ト容量に蓄えられた電荷が引き抜かれるため、その異常
を確実に検出することができ、全メモリセルの情報保持
機能を、比較的短い時間で確認することができる。

〔実施例〕

第１図には、この発明が適用されたＣＭＯ３（相補型Ｍ
Ｏ３）スタティック型ＲＡＭの回路ブロック図が示され
ている。同図の各回路素子は、公知のＣＭＯＳｌａ回路
の製造技術によって、特に制限されないが、単結晶Ｎ型
シリコンのような１個の半導体基板上において形成され
る。同図において、チャンネル（バンクゲート）部に矢
印が付加されたＭＯＳＦＥＴはＰチャンネル型であって
、矢印の付加されないＮチャンネルＭＯＳＦＥＴと区別
される。

ＰチャンネルＭＯＳＦＥＴは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース領域と
ドレイン領域との間の半導体基板表面に薄い厚さのゲー
ト絶縁膜を介して形成されたポリシリコン又はシリサイ
ドからなるようなゲート電極から構成される。Ｎチャン
ネルＭＯＳＦＥＴは、上記半導体基板上に形成されたＰ
型ウェル領域に形成される。

第１図において、メモリアレイＭ−ＡＲＹは、ｍ＋１本
のワード線ＷＯ〜Ｗｍと、ｎ＋１組の相補データ線Ｄｏ
−ＤＯ〜［）ｎ　−［）ｎ及びこれらのワード線と相補
データ線の交点に配置される（ｍ＋ｌ）Ｘ　（ｎ＋１）
ｆｉのメモリセフＬ／ＭＣから構成される。

それぞれのメモリセルＭＣは、第１図に例示的に示され
るように、直列形態のＰチャンネルＭＯＳＦＥＴＱＩと
ＮチャンネルＭＯＳＦＥＴＱ３及びＰチ中ンネルＭＯＳ
ＦＥＴＱ２とＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　’Ｉ’　
Ｑ　４からなる二組のＣＭＯＳインバータ回路が互いに
交差接続されてなるフリンブフロンプ回路を含んでいる
。このフリンプフロフブ回路の入出力ノードｂ及びａと
相補データ線ＤＯ・ｌ）０との間には一対のＮチャンネ
ル型の伝送ゲー）ＭＯＳＦＥＴＱ５．Ｑ６が投りられる
。メモリアレイＭ−ＡＲＹの同じ行に配置されるメモリ
セルの伝送ゲー）　Ｍ　ＯＳ　Ｆ　Ｅ　’Ｉ’　Ｑ　５
及びＱ６のゲートは、それぞれ対応するワード線ＷＯ〜
Ｗ　ｍに共通に接続され、メモリアレイＤｉ１−・Ａ　
ＲＹの同じ列に配置されるメモリセルの入出力ノードｂ
及び−は、それぞれ対応する＋ＵＮデーク線Ｄ　Ｏ−１
）　０〜Ｄｎ−Ｄｎに接続される。

各相補データ線ＤＯ・ＤＯ−Ｄｎ−［ＪＩｌと電源電圧
Ｖｃｃとの間には、特に制限されないが、そのゲートに
夕・１ミング信号φｃｅのインバータ回路Ｎｌによる反
転信号ψｃｅを受りることで、スタティック型ＲＡ　Ｍ
の非選択伏悠におい°ζ対応する相補データ線をプリチ
ャージするＮチャンネル型のプリチャージＭＯＳＦＥＴ
Ｑ７〜ＱＩＯがそれぞれ設けられる。

ワード線ＷＯ〜Ｗｍは、ＸアドレスデコーダＸＤＣＲに
よって選択される。このＸアドレスデコーダＸＤＣＲに
は、ＸアドレスバフファＸＡＤＢから相補内部アドレス
信号ａｘＱ〜ａｘｉ　　（ここで、例えば外部アドレス
信号ＡＸＯと同相の内部アドレス信号ａＸＯと逆相の内
部アドレス信号ｉｘＯをあわせて相補内部アドレス信号
ａｘＱと表す。以下同じ、）が供給される。Ｘアドレス
デコーダＸＤＣＲは、タイミング制御回路ＴＣから供給
されるタイミング信号φｃｅによって動作状態とされ、
相補内部アドレス信号ａｘＯ〜ａｘｉをデコードして一
本のワード線を選択・指定する。

ＸアドレスバッファＸＡＤＢは、外部端子ＡＸＯ〜ＡＸ
ｉを介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを
受け、上記相補内部アドレス信号ａｘＯ−ａｘｉを形成
して、ＸアドレスデコーダＸＤＣＲに供給する。

それぞれカラムスイッチＣ８Ｗの対応するスイッチＭＯ
３ＦＥ”ｒ対Ｑｌ　１　・Ｑｌ　２〜Ｑｌ　３−Ｑｌ４
を介して選択的に相補共通データ線ＣＤ　−ＣＤに接続
される。これらのスイッチＭＯＳ　Ｆ　ＥＴ対Ｑ１１・
Ｑ１２〜Ｑ１３・Ｑｌ４のゲートはそれぞれ共通接続さ
れ、ＹアドレスデコーダＹＤＣＲから対応するデータ線
選択信号ＹＯ〜Ｙｎが供給される。

ＹアドレスデコーダＹＤＣＲは、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φｃｅによって動作状
態とされ、ＹアドレスバッファＹＡＤＢから供給される
相補内部アドレス信号上ｙ。

〜ａｙｊをデコードして、−組の相補データ線を選択し
相補共通データ線ＣＤ−で百に接続するためのデータ線
選択信号ＹＯ〜Ｙｎを形成する。

相補共通データ線ＣＤ　−ＣＤには、データ出カバソフ
ァＤＯＢの入力端子と、データ入カバンファＤＩＢの出
力端子が接続される。また、特に制限されないが、相補
共通データ線ＣＤ　−ＣＤの非反転信号ＣＤ及び反転信
号線ＣＤと回路の接地電位との間には、それぞれＮチャ
ンネルＭＯＳＦＥＴＱ１５及びＱ１６が設けられる。こ
れらのＭＯＳＦＥＴＱ１５及びＱ１６のゲートには、タ
イミング制御回路ＴＣから、内部制御信号ｌｔｍが供給
される。

データ出力バッファＤＯＢは、相社共通データ線ＣＤ−
ＣＤによって伝達されるメモリセルの読み出し信号を増
幅するセンスアンプ回路と、センスアンプ回路の出力信
号を出力端子Ｄｏｕｔを介して外部の装置に送出する出
力回路を含む、また、データ出力バッファＤＯＢのセン
スアンプ回路は、相補共通データ線ＣＤ　−ＣＤの信号
振幅を制限するためのバイアス回路を含む。

メモリセルから相補共通データ線ＣＤ　−ＣＤを介して
出力される読み出し信号は、データ出力バッファＤＯＢ
のセンスアンプ回路によって増幅され、出力回路に伝達
される。データ出力バッファＤＯＢの出力回路は、タイ
ミング制御回路ＴＣから供給される出力タイミング信号
φｏｅに従って、センスアンプ回路から出力される訣み
出しデータを出力端子Ｄｏｕｔから外部の装置に送る。

前述のように、データ出力バッファＤＯＢのセンスアン
プ回路のバイアス回路によるレベル制限作用によって、
相補共通データ線ＣＤ　−ＣＤを伝達される読み出し信
号の振幅は、比較的小さい振幅に制限される。これによ
り、スタティック型ＲＡ　？、１の読み出し動作が高速
化される。

一方、データ入力バッファＤＩＢは、スタティック型Ｒ
ＡＭの書き込み動作モードにおいて、タイミング制１３
１１回路ＴＣから供給される書き込み用タイミング信号
φ−ｅによって動作状態とされ、入力端子Ｄｉｎを介し
て外部から供給される書き込みデータを相補書き込み信
号として、相補共通データ線ＣＤ　−ＣＤに伝達する。

データ入力バッファＤＩＢの出力は、スタティック型Ｒ
ＡＭの非選択状態及び読み出し動作モードにおいてハイ
インピーダンス状態とされる。

ＭＯＳ　Ｆ　Ｅ’ｌ’Ｑ　１５及びＱ１６は、スタティ
ック型ＲＡＭのメモリセルを構成するＣＭＯＳインバー
タ回路の負荷用ＭＯＳＦＥＴＱＩ又はＱ２が例えば断線
等によって機能できなくなるようなメモリセル障害が発
生し、メモリセルが長時間にわたって記憶情報を保持で
きなくなったことを検出するために用いられる。

すなわち、これらのＭＯＳＦＥＴＱ１５及びＱ１６のゲ
ートに供給される内部制御信号ｌ１１ｍは、特に制限さ
れないが、この実施例のスタティック型ＲＡＭに新しく
設けられた外部端子ＬＴＭを介し゛（制御信号として供
給されるロングサイクルテストモード信号Ｌ’ｌ’Ｍに
従って形成される。ロングサイクルテストモード信号Ｌ
ＴＭは、スタティック型ＲＡ　Ｍの通常のり１作モード
においてハイレベルとされ、スタティック型ＲＡＭの上
記メモリセル障害を検出するためのロングサイクルテス
トモードにおいてチップイネーブル信号ＣＥと同じ期間
ロウレベルとされる。内部制御信号ｊ！Ｌｍは、このロ
ングサイクルテストモードにおいてメモリアクセス期間
だけハイレベルとされ、ＭＯＳＦＥＴＱ１５及びＱ１６
をオン状態とする。

ここで、スタティック型ＲＡＭのロングサイクルテスト
は、Ｘアドレス（ロウアドレス）及びＹアドレス（カラ
ムアドレス）を順次指定して、選択されたメモリセルに
論理“１”又は論理″０″の試験データを書き込んだ後
、例えば通常のメモリサイクルよりやや長い時間間隔を
おいて、同じメモリセルから試験データを読み出し照合
することで、メモリセルの記憶情報保持特性の試験を行
うものである。これらの試Ｗｊｅ動作は、外部の試験装
置のプログラム処理に適合したタイミングで、無駄なく
実行することができる。

ＭＯＳＦＥＴＱＩ　５及びＱ１６は、メモリセルを構成
する正常な負荷用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１及びＱ
２に比較して、小さなコンダクタンスを持つように設計
される。ロングサイクルテストモードにおいてＭＯＳＦ
ＥＴＱ１５及びＱ１６がオン状態とされることで、相補
共通データ線ＣＤ　−ＣＤの非反転信号線ＣＤ及び反転
信号線で１は、ＭＯＳＦＥＴＱ１５及びＱ１６の比較的
小さなコンダクタンスを介して回路の接地電位に接続さ
れる。これにより、選択されたメモリセルの負荷用ＭＯ
ＳＦＥＴＱｌ又はＱ２が断線等により機能しない場合に
は、ロングサイクルテストの書き込み動作によってメモ
リセルの駆動用ＭＯＳＦＥＴＱ３又はＱ４のゲート容量
に蓄えられた電荷が、ロングサイクルテストの読み出し
動作においてＭＯＳＦＥＴＱＩ５又はＱ１６を介して比
較的短時間で接地電位に引き抜かれる。すなわち、例え
ばメモリセルの負荷用ＭＯＳＦＥＴＱ１に欠陥がある場
合、論理“ｌ”の試験データの書き込みによって駆動用
ＭＯＳＦＥＴＱ４のゲート容量に蓄えられた電荷は、Ｍ
Ｏ３Ｉ”ＥＴＱｌ５を介して接地電位に引き抜かれる。

このため、相補共通データ線ＣＤ−ＣＤの非反転信号線
ＣＤの電位は、前述のように中間レベルに制限される反
転信号線ＣＤのレベルよりも低くなり、読み出しデータ
は論理“０”に反転されてしまう。一方、例えばメモリ
セルの負荷用ＭＯＳＦＥＴＱ２に欠陥がある場合、論理
′０”の試験データの書き込みによって駆動用ＭＯＳＦ
ＥＴＱ３のゲート容量に蓄えられた電荷は、ＭＯＳＦＥ
ＴＱＩ６を介して接地電位に引き抜かれる。このため、
相補共通データ線ＣＤ　−ＣＤの反転信号線ＣＤの電位
は、中間レベルに制限される非反転信号線ＣＤのレベル
よりも低くなり、読み出しデータは論理“ｌ”に反転さ
れてしまう。

前述のように、ＭＯＳＦＥＴＱＩ　５及びＱ１６のコン
ダクタンスは負荷用ＭＯＳ　Ｆ　ＥＴに比較して小さく
なるように設計される。また、ロングサイクルテスト時
における（目補共通データ線ＣＤ・ＣＤの電位は、メモ
リセルの負荷用ＭＯＳ　Ｆ　ＥＴＱｌ又はＱ２とＭＯＳ
ＦＥＴＱＩ　５又はＱ１６のコンダクタンス比によって
決まる。したがって、メモリセルの負荷用ＭＯＳＦＥＴ
’ＱＩ及びＱ２が正常である場合、相補共通データ線Ｃ
Ｄ　−ＣＤの非反転信号線ＣＤ及び反転信号線で石の電
位は、ＭＯＳＦＥＴＱＩ　５及びＱ１６がオン状態とな
っζもそれほど低下しないため、読み出し信号の論理が
反転することはない。

ロングサイクルテストモード信号Ｌ１’Ｍがハイレベル
とされる通常の読み出し動作において、内部制御信号ｆ
ｔｍはロウレベルとされ、Ｍ　ＯＳ　ＦＥＴＱ１５及び
Ｑ１６はオフ状態のままとされる。

したがって、ＭＯＳＦＥＴＱＩ　５及びＱ１６が設けら
れることによって、スタティック型ＲＡＭの通常動作が
Ｙ響を受けることはない。

タイミング制御回路′ｒＣは、外部から供給されるチフ
ブイネーブル信号丁π、う・イトイネーブル信号ＷＥ、
出カイネーブル信号で下及びロングサイクルテストモー
ド信号Ｌ’ｌ’Ｍによって、上記各種のタイミング信号
や内部制御信号を形成し、各回路に供給する。

以上のように、この実施例のスタティック型ＲＡＭでは
、相補共通データ線ＣＤ−σ百の非反転信号線ＣＤ及び
反転信号線ＣＤと回路の接地電位との間に、ロングサイ
クルテストモードにおいてオフ状態とされるＭＯＳＦＥ
ＴＱＩ５及びＱ１６が設けられる。このため、メモリセ
ルの記憶情報保持特性を試験するためのロングサイクル
テストモードにおいて、メモリセルの負荷用ＭＯＳＦＥ
ＴＱＩ又はＱ２に欠陥があると、試験データの書き込み
動作によって駆動用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３又は
Ｑ４のゲート容量に蓄えられた電荷は、その後の読み出
７し動作においてＭＯＳＦＥＴＱＩ　５又はＱ１６を介
して回路の接地電位に引き抜かれる。したがって、試験
データを書き込んでから通常のメモリサイクルよりやや
長い程度の時間間隔をおいて試験データの読み出し・照
合を行うことによって、全メモリセルの記憶Ｔｎ報保４
．ｆ特性を比較的短時間で試験することができる。

以上の本実施例に示されるように、この発明をＣＭＯＳ
スタティック型メモリセルを用いたスタティック型ＲＡ
Ｍに適用した場合、次のような効果を得ることができる
。すなわち、 （１）相補共通データ線の両信号線と回路の接地電位と
の間に、メモリセルの情報保持機能を試験するロングサ
イクルテスト時においてオン状態とされるスイッチＭＯ
Ｓ　Ｆ　ＥＴを設けることで、選択されたメモリセルの
負荷用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔに障害がある場合、試験デ
ータの暑き込み動作によりメモリセルの駆動用Ｍ　ＯＳ
　Ｆ　Ｅ　’Ｉ”のゲート容量にＤえられた電荷を、そ
の後の読み出し動作において接地電位に引き抜くことが
でき、メモリセルの負荷用ＭＯＳＦＥＴの欠陥を確実に
検出することができるという効果が得られる。

（２）上記（１１項のロングサイクルテストを全メモリ
セルについて繰り返すことで、全メモリセルの情報保持
機能を比較的短い時間で確認することができるという効
果か得られる。

（３）上記（１）項及び（２）項により、イムね性の高
いスタティック型ＲＡＭを提供することができるという
効果か得られる。

以上本発明者によってなされた発Ｉ！０を実施例に基づ
き具体的に説明したが、この発明は上記実施例に限定さ
れるものではな（、その要旨を逸脱しない！Ｉｉｌ！囲
で種々変更可能であることはいうまでもない。例えば、
第１図の実施例において相机共通データ線ＣＤ　−ＣＤ
の非反ムｒｒＥ号線ＣＤ及び反転信号線ＣＤと回路の接
地電位との間に設けられたスイッチＭＯ５ＦＥ；ＴＱＩ
　５及びＱ１６は、メモリアレイＭ　−Ａ　ＲＹを構成
する相補データ線ＤＯ・ＤＯ〜Ｄｎ−１）ｎのそれぞれ
の非反転信号線及び反転信号線と回路の接地電位との間
に設けられるものであってもよい、この場合、スタティ
ック型Ｒ、Ａ、　Ｍを選択状態としたままでカラムアド
レスを順次切り換えることによって、一本のワード線に
結合されるｎｌ−１個のメモリセルのロングサイクルテ
ストを一回のメモリアクセスで行うことができ、全メモ
リセルの情報保持特性試験をさらに高速化することがで
きる。第１図の実施例では、ロングサイクルテストモー
ｔ′（、に号Ｌ　’Ｉ’　Ｍを供給するためのクト部端
子を別個に設けているが、ロングサイクルテストモード
においてスタティック型ＲＡＭが比較的長い時間選択状
態とされることから、例えばチップイネーブル信号ＧＥ
がロウレベルとされる時間を判定して内部制御信号ｉｔ
ｔｍを自動的に形成するようにしてもよい、また、試験
データが論理“１”／“０”のいずれであるかによって
選択的に形成される内部制御信号ｆｔｎｔａ及びｆｔｍ
ｂにより、ＭＯＳＦＥＴＱ１５又はＱ１６を試験データ
に応じて選択的にオン状態とするものであってもよい、
さらに、第１図のメモリアレイＭ−ＡＲＹは複数のメモ
リマントにより構成されるものであってもよいし、スタ
ティック型ＲＡＭのブロック構成や制御信号の組み合わ
せ等、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳスタティッ
ク型ＲＡＭに通用した場合について説明したが、それに
限定されるものではなく、例えば、メモリセルの負荷用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔがポリシリコン等の抵抗手段やグ
イオード形態とされるＮチャンネルに１０　Ｓ　Ｆ　Ｉ
Ｅ　Ｔにより構成される他の各４丘のスタティック型Ｒ
Ａ　Ｍにも通用できる。本発明は、少なくともそのメモ
リアレイが負荷手段を含むスタティック型メモリセルに
よって構成されるスタティック型ＲＡＭ及びそのような
スタティック型ＲＡＭを内蔵するマイクロコンピュータ
等の各種半導体装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、相稽データ線及び／又は相補共通データ
線の両信号線と回路の接地電位との間に、メモリセルの
情報保持機能を試験するためのロングサイクルテスト時
にオン状態とされるスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔをそ
れぞれ設けることで、スタティック型メモリセルの負両
用ＭＯＳＦＥＴの欠陥を確実に検出することができ、全
メモリセルの７８報保持機能を比較的短い時間で試験す
ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたスタティック型ＲＡＭ
の一実施例を示す回路ブロック図、第２図は、従来のス
タティック型ＲＡＭのメモリアレイ及びその周辺回路の
一例を示す回路ブロック図である。 ＭＣ・・・メモリセル、Ｍ−ＡＲＹ・・・メモリアレイ
、ＸＤＣＲ・・・Ｘアドレスデコーダ、ＹＤＣ）？・・
・Ｙアドレスデコーダ、ＸＡＤＢ・・・・Ｘアドレスバ
ッファ、ＹＡＤＢ・・・・Ｙアドレスバッファ、ＤＩＢ
・・・データ入カバンファ、ＤＯＢ・・・データ出カバ
ソファ、□・・タイミング制御回路。 Ｑ１〜Ｑ２・・・ＰチャンネルＭＯ３ＦＱ３〜Ｑ１６・
・・ＮチャンネルＭＯＳＦＮ１・・・インバータ回路。

Claims (1)

1. 【特許請求の範囲】 １、直列形態の負荷手段及び駆動用ＭＯＳＦＥＴからな
   る二組のインバータ回路が交差接続されてなるフリップ
   フロップ回路と上記フリップフロップ回路の一対の入出
   力ノードと対応する相補データ線との間に設けられる一
   対の伝送ゲートＭＯＳＦＥＴにより構成される複数のス
   タティック型メモリセルが格子状に配置されてなるメモ
   リアレイと、上記複数の相補データ線と相補共通データ
   線を選択的に接続するカラムスイッチと、上記相補デー
   タ線及び／又は上記相補共通データ線の非反転信号線及
   び反転信号線と回路の接地電位との間にそれぞれ設けら
   れ所定の制御信号に従って選択的にオン状態とされるス
   イッチ手段を具備することを特徴とするスタティック型
   ＲＡＭ。 ２、上記メモリセルは、負荷手段とされるＰチャンネル
   ＭＯＳＦＥＴ及び駆動用ＭＯＳＦＥＴとされるＮチャン
   ネルＭＯＳＦＥＴを含むＣＭＯＳスタティック型メモリ
   セルであることを特徴とする特許請求の範囲第１項記載
   のスタティック型ＲＡＭ。 ３、上記スイッチ手段は、ＮチャンネルＭＯＳＦＥＴで
   あり、上記制御信号は、上記メモリセルの記憶情報保持
   特性を試験するための試験動作においてハイレベルとさ
   れるものであることを特徴とする特許請求の範囲第１項
   又は第２項記載のスタティック型ＲＡＭ。