KR0179942B1

KR0179942B1 - 반도체 기억장치

Info

Publication number: KR0179942B1
Application number: KR1019940022102A
Authority: KR
Inventors: 준이치 미야모토
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-09-02
Filing date: 1994-09-02
Publication date: 1999-04-15
Anticipated expiration: 2014-09-02
Also published as: KR950010122A

Abstract

본 발명은 데이터를 카피하는 경우, 외부로 독출 데이터를 가지고 나가지 않고 반전 데이터 출력수단을 이용하여 데이터 보존유지수단의 데이터를 비트선으로 전달하기 위한 반도체 기억장치를 제공하기 위한 것이다.

이를 위한 본 발명은, 비트선(BL)에 접속되는 NAND형 메모리셀(2) 각각과, 기입 데이터를 일시적으로 보존유지하는 플립플롭회로(1), 비트선(BL)을 소정 전위로 프리차지하는 P채널 트랜지스터(Q1), 비트선(BL)과 플립플롭회로(1)를 접속시키는 N채널 트랜지스터(Q2), 플립플롭회로(1)의 비트선(BL)과 반대쪽의 노드(5)와 트랜지스터(Q2)의 비트선측의 일단간에 양단이 접속된 N채널 트랜지스터(Q3)로 이루어진다. 이 트랜지스터(Q3)가 독출 데이터를 보존유지한 후, 그 반전 데이터에 따른 전위를 비트선(BL)으로 출력하도록 설치되어 있다. 플립플롭회로(1)에서의 각 단자는 칼럼 게이트(3)를 매개하여 I/O선, BI/O선(I/O의 반전신호선)에 접속된다.

Description

반도체 기억장치

제1도는 본 발명의 제1실시예에 관한 불휘발성 반도체 기억장치의 요부 구성을 나타낸 회로도.

제2도는 제1도의 일부의 보다 구체적인 구성을 나타낸 회로도.

제3도는 제1도를 응용한 제2실시예의 구성을 나타낸 회로도.

제4도는 본 발명의 제3실시예의 구성을 나타낸 회로도.

제5도는 본 발명을 이용하여 메모리의 리프레쉬 동작을 설명하는 메모리 셀 어레이를 나타낸 패턴평면도.

제6도(a)는 NAND형 플래시 메모리의 셀 구조를 나타낸 회로도.

(b)는 (a)의 메모리셀의 문턱치의 개수분포를 나타낸 문턱치 분포도.

제7도는 제6도의 메모리셀에서의 독출, 소거 및 기입동작시에 메모리셀에 인가하는 전압을 표로 나타낸 도면.

제8도는 제6도의 메모리셀에서의 소거동작시와 기입동작시의 문턱치의 분포도.

제9도는 제6도의 메모리셀에 대한 독출, 기입동작을 설명하기 위한 종래의 회로도.

제10도는 독출시의 비트선의 변화를 나타낸 파형도.

제11도는 메모리셀 어레이와 센스계 회로의 레이아웃을 나타낸 평면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 플립플롭회로 2 : NAND형 메모리셀

Q1 : P채널 트랜지스터 Q2, Q3 : N채널 트랜지스터

[산업상의 이용분야]

본 발명은 불휘발성 반도체장치에 관한 것으로, 특히 기입동작 및 독출 동작에 이용하는 센스 앰프에 관한 것이다.

[종래의 기술 및 그 문제점]

불휘발성 반도체 기억장치는 전원을 끊어도 데이터가 지워지지 않는 등의 이점이 있기 때문에 근년에 대폭적으로 그 수요가 증대되고 있다. 전기적으로 일괄소거가 가능한 불휘발성 반도체 기억장치인 플래시 메모리는 2 트랜지스터형의 바이트형 불휘발성 반도체 기억장치와 달리 1트랜지스터로 메모리셀을 구성할 수 있다. 그 결과, 메모리셀을 작게 할 수 있어서 대용량의 자기디스크의 대체용도 등이 기대되고 있다.

이들 불휘발성 반도체 기억장치는 부유게이트를 갖춘 MOS트랜지스터로 이루어진 메모리셀을 매트릭스형상으로 배열하여 메모리셀 어레이를 구성하는바, 그 부유게이트에 전하를 축적함으로써 MOS트랜지스터의 문턱치를 변화시키고, 그 문턱치의 값에 따라 정보를 기억한다. 정보의 기입 및 소거는 절연막에 전류를 흘림으로써 행하기 때문에 프로세서나 사용조건 등의 변동에 따라 기입시간이 크게 변화한다. 이는 DRAM이나 SRAM과 크게 다른 점이다. 그 결과, 동일한 칩중에서도 기입이 빠른 셀과 기입이 느린 셀이 공존한다.

이하, 이들의 문제점을 설명하기 위해 NAND형 플래시 메모리를 예로 들어 종래의 불휘발성 반도체 기억장치를 설명한다.

제6도(a)는 NAND형 플래시 메모리의 셀 구조를 나타낸 회로도이다. 즉, 부유게이트를 갖춘 MOS트랜지스터로 이루어진 불휘발성의 메모리셀(M1∼M16)이 직렬로 접속되는 바, 일단이 선택트랜지스터(Q11)를 매개하여 비트선(BL)에, 타단이 선택트랜지스터(Q12)를 매개하여 공통소스선(S)에 접속되어 있다. 각각의 트랜지스터는 동일 웨이퍼기판(W)상에 형성되어 있다. 각각의 메모리셀(M1∼M16)의 제어전극은 워드선(WL1∼WL16)에 접속되어 있고, 선택트랜지스터(Q11)의 제어전극은 선택선(SL1)에, 선택트랜지스터(Q12)의 제어전극은 선택선(SL2)에 접속되어 있다.

각각의 메모리셀(M1∼M16)은 그것이 보존유지하는 데이터에 따른 문턱치를 갖고 있는 바, 그 문턱치는 0데이터를 보존유지하고 있는 때에는 OV이상 5V 이하로, 1데이터를 보존유지하고 있을 때에는 0V 이하로 설정되고 있다(보다 적절하게는 어느 정도의 마진을 가지게 하기 위해 이보다 작은 범위로 설정되고 있다).

제6도(b)는 상기한 메모리셀의 문턱치의 개수분포(個數分布)를 나타내는 문턱치 분포도이다. NAND형 플래시 메모리의 경우에는 통상 1데이터가 보존유지되고 있는 상태를 소거상태라 부르고, 0데이터가 보존유지되고 있는 상태를 기입상태라 부른다. 또한, 1데이터가 보존유지되고 있는 메모리셀의 문턱치(Vth)를 정방향으로 시프트시켜서 0데이터를 보존유지하도록 하는 것을 기입동작이라 부르고, 0데이터가 보존유지되고 있는 메모리셀의 문턱치를 부방향으로 시프트시켜서 1데이터를 보존유지하도록 하는 것을 소거동작이라 부른다. 이는 NOR형에서는 정의가 다른 경우가 있다.

제7도는 독출, 소거 및 기입동작시에 메모리셀에 인가하는 전압을 표로 나타낸 것이다. 독출동작시에는 비트선(BL)을 시작으로 5V로 프리챠지하여 부유상태로 해 놓고, 이에 잇따라 선택선(SL1)에 5V, 선택 메모리셀의 워드선(WL)에 0V, 비선택 메모리셀의 워드선(WL)에 5V, 선택선(SL2)에 5V, 웰(W; Well)에 0V, 공통소스선(S)에 0V를 인가한다. 그러면, 선택 메모리셀 이외의 모든 트랜지스터(비선택 메모리셀을 포함)가 온(ON)된다. 선택 메모리셀에 0이 보존유지되고 있는 때에는 그 메모리셀은 비도통으로 되어 비트선의 전위는 5V인 채로 변화가 없지만, 1이 보존유지되고 있는 때에는 도통되기 때문에 비트선은 방전되어 전위가 저하한다. 데이터의 감지는 독출시의 비트선 전위를 검출함으로써 행하여진다.

제8도는 각각 소거 및 기입동작시의 문턱치의 분포도이다. 우선, 소거동작시에는 비트선(BL)은 개방, 선택선(SL1)에 0V, 메모리셀의 워드선(WL)에 OV, 선택선(SL2)에 0V, 웰(W)에 18V, 그리고 공통소스선(S)에 18V를 인가한다. 그러면, 부유게이트와 웰간에 게이트절연막을 매개하여 터널전류가 흐르고, 문턱치는 0V로 된다. 이 문턱치의 분포의 시프트를 나타낸 것이 제8도(a)이다.

기입동작시에는 기입 데이터에 따라 다른 전압을 인가한다. 즉, 0기입(문턱치를 시프트시키는 경우)에서는 비트선(BL)에 0V를 인가하고, 1기입(문턱치를 시프트시키지 않는 경우)에는 비트선(BL)에 9V를 인가한다. 선택선(SL1)에는 11V, 선택 메모리셀의 워드선(WL)에는 18V, 비선택 메모리셀의 워드선(WL)에는 9V, 선택선(SL2)에는 0V, 웰(W)에는 0V, 공통소스선(S)에는 0V를 인가한다. 그 결과, 선택트랜지스터(Q11)로부터 메모리셀(M16)까지의 모든 트랜지스터는 도통되어 비트선과 동전위로 된다(트랜지스터의 문턱치 누락은 고려하지 않음).

따라서, 비트선(BL)에 0V가 인가된 메모리셀은 채널과 제어전극간에 18V의 고전압이 걸리고 터널전류가 흐르며 문턱치는 정방향으로 시프트한다.

또한, 비트선(BL)에 9V가 인가된 메모리셀은 채널과 제어전극간에 9V밖에 걸리지 않기 때문에 문턱치의 정방향 시프트는 억압된다. 이 9V를 기입금지 전압이라 부른다. 이들 문턱치 분포의 시프트를 나타낸 것이 제8도(b)(c)이다.

그러나, 앞에서도 설명한 것처럼, 불휘발성 반도체 기억장치에서는 터널전류라는 순물리적인 수단을 이용하여 기입을 행하기 때문에, 기입속도는 각 메모리셀에 따라 차이가 있다.

즉, 기입이 늦은 셀은 어떤 시각에 0으로 기입되었지만, 기입이 빠른 셀은 그 때 이미 0셀의 문턱치의 상한인 5V를 넘어버리는 경우가 있다. 이와 같이 되면, 그 NAND셀 전체의 데이터를 읽을수 없어 불량으로 된다. 즉, 셀의 문턱치 제어가 동작의 포인트로 된다.

상기 독출, 기입회로의 일례를 제9도에 나타냈다. 동 도면은 간략화하기 위해 비트선 1개분, 복수의 NAND형 메모리셀의 각 유니트분이 도시되어 있다. 실제로는 비트선이 수천개 병설되고, NAND형 메모리셀이 어레이형상으로 설치된다.

플립플롭회로(F.F)는 CK, BCK(CK의 반전)의 클록신호로 액티브제어되는 클록드 CMOS인버터회로(11, 12: Clocked CMOS Inverter 回路)로 구성되어, 기입 데이터를 일시적으로 보존유지한다. 비트선(BL)에는 제6도에서 설명한 것과 마찬가지인 NAND형 메모리셀(MC)이 접속되어 있다. 더욱이 비트선(BL)을 충전하는 P채널 트랜지스터(Q21)와 비트선(BL)과 F.F를 접속하는 트랜지스터(Q22)가 접속되어 있다. F.F의 양단자는 트랜스퍼 게이트를 매개하여 I/O선(13,14)에 접속된다.

기입은 다음과 같다. F.F를 액티브(CK를 H레벨)로 세트하고, I/O선(13,14)으로부터 데이터를 기입한다. 0을 기입하는 셀에 대응하는 비트선(BL)에 접속되어 있는 F.F에는 비트선에 접속되어 있는 단자(15)가 L 로 되도록 세트하고 트랜지스터(Q22)를 온시킨다. 비트선에는 0V가 인가되고 셀에는 0이 기입된다. 한편, 1인 채로 보존유지되어야 할 셀에 대응하는 비트선(BL)에는 단자(15)가 H로 되도록 설정한다. 이 시점에서 PMOS트랜지스터의 소스(16)의 전압치를 9V로 세트하고 트랜지스터(Q22)를 온시킨다. 비트선(BL)에 9V가 인가되어 상기 제7도의 기입의 바이어스 조건을 얻는다.

한편, 독출은 다음과 같다. 제10도의 파형도를 참조하면, 우선 F.F를 디스에이블(Disable: CK를 L레벨)로 하고, 비트선(BL)을 5V까지 프리챠지한다. 다음에 트랜지스터(Q22)를 온시켜서 선택 셀의 제어게이트를 0V, 비선택 셀의 제어게이트를 5V로 한다. 그러면 문턱치가 0V를 넘은 셀이 접속된 비트선 전위는 변화하지 않고, 문턱치가 0V 이하인 셀에 접속된 비트선에 대해서는 곡선(18)과 같이 셀의 전류에 따라 시간과 더불어 저하해간다. 여기에서 적당한 인터벌을 둔 후, 예컨대 시각 t1의 시점에서 F.F를 액티브로 함으로써 비트선(BL)의 전위정보는 F.F내로 거두어 들여진다. 즉, 단자(15)의 전압은 0이라면 H, 1이라면 L로 되도록 래치된다.

제11도는 상기 메모리셀 어레이와 센스계 회로의 레이아웃을 나타낸 평면도이다. 상기 F.F로 이루어진 센스 앰프(31)는 메모리셀 어레이(32)에 대해 한쪽 변에 복수개, 예컨대 4K개가 배치되고, 어떤 로우(33; Row) 방향의 셀의 데이터가 일괄해서 센스 앰프(31)로 거두어 들여진다. 또한, 역으로 센스 앰프를 형성하는 플립플롭에 외부로부터 데이터를 기입하여 로우(33)의 셀에 일괄해서 기입할 수 있다.

그런데, 어떤 어플리케이션에 따라서는 로우(33)의 데이터를 모두 전혀 다른 로우(34)에 일괄해서 카피(Copy)하고 싶은 경우가 생긴다. 이를 카피백이라 부른다. 이 기능을 종래회로의 센스 앰프(31)를 이용하여 실현하는 것을 고려해 보자. 우선, 로우(33)의 데이터를 센스 앰프(31)로 거두어 들인다. 이때, 0이 기입된 메모리셀의 단자(15)는 H레벨, 1이 기입된 메모리셀의 단자(15)는 L레벨로 검지된다. 이 상태에서 로우(34)에 기입을 행하면, 단자(15)가 H인 비트선은 중간전위이므로 여기에 접속되어 있는 셀에의 기입은 일어나지 않고, 단자(15)가 L인 비트선에 접속되어 있는 셀은 0이 기입되게 된다. 그 결과, 혹시 로우(34)의 셀이 소거된 상태에 있다 해도, 로우(34)에는 반전 데이터가 기입되어 버린다. 즉, 종래회로에서 카피 백을 정확하게 실현하려 한다면, 우선, 셀의 데이터를 일괄해서 센스 앰프(31)로 거두어들인 후, 외부로 이를 독출하고, 데이터를 반전시켜서 다시 센스 앰프(31)에 기입하고, 그 후 일괄해서 셀에 데이터를 기입할 필요가 있었다. 이 방식에 의하면, 외부에 데이터의 제어기가 필요하게 됨에 덧붙여 데이터를 메모리 코어로부터 독출하고 또 기입한다는 다대한 시간의 손실이 생긴다.

이와 같이 종래에는 로우 단위의 메모리 데이터를 일괄해서 다른 로우에 카피하는 경우, 외부의 제어기를 이용할 필요가 있고, 또한 시간이 지나치게 소요된다는 결점이 있다.

[발명의 목적]

본 발명은 상기한 사정을 고려하여 이루어진 것으로, 그 목적은 메모리 데이터를 일괄해서 다른 로우에 카피하는 카피 백 등을 외부의 CPU파워를 사용하지 않고 실행하여 카피 백 동작시간의 손실을 대폭적으로 저감할 수 있는 불휘발성 반도체 기억장치를 제공하는 것에 있다.

[발명의 구성]

본 발명의 반도체 기억장치는, 전하축적층을 갖춘 트랜지스터로 이루어져 기입시에는 드레인과 게이트에 인가되는 전위차의 절대치에 따라 그 절대치가 클수록 문턱치가 크게 변동하게 되어, 그 문턱치에 따른 데이터를 기억하는 메모리셀과, 복수의 메모리셀의 드레인이 공통접속된 비트선, 상기 비트선에 접속되어, 독출시에 상기 비트선을 소정 전위로 프리차지하는 프리차지수단, 상기 비트선에 접속되어, 상기 메모리셀로부터 독출한 데이터를 일시적으로 보존유지하는 독출 데이터 보존유지수단, 상기 독출 데이터 보존유지수단의 반전 데이터에 따른 전위를 상기 비트선으로 출력하는 반전 데이터 출력수단을 구비한 것을 특징으로 한다.

[작용]

본 발명에서는 NAND형 메모리셀 구조에 있어서, 어떤 셀 데이터를 다른 셀로 카피하는 경우, 외부로 독출하여 데이터를 가지고 나가지 않고, 반전 데이터 출력수단에 의해 데이터 보존유지수단의 데이터를 비트선으로 절단한다.

[실시예]

이하, 도면을 참조하여 본 발명을 실시예에 의거 설명한다.

제1도는 본 발명의 제1실시예에 관한 불휘발성 반도체 기억장치의 요부를 나타낸 것으로서, 데이터 기입과 독출에 관계하는 센스계 회로의 구성을 나타낸 회로도이다. 이 도면은 도시의 간략화를 위해 비트선에 공통으로 드레인이 접속되는 복수의 NAND형 메모리셀의 각 유니트분이 도시되어 있다. 실제로는 일점쇄선으로 둘러 싼 회로(ARY)가 병렬접속되어 있고, 비트선 수천개가 병설되며, NAND형 메모리셀이 어레이 형상으로 설치된다.

즉, 기입 데이터를 일시적으로 보존유지하는 플립플롭회로(1)와, 비트선(BL)과, 비트선(BL)에 접속되는 제6도에서 설명한 NAND형 메모리셀(2) 각각과, 비트선(BL)을 소정의 전위로 프리차지하는 P채널 트랜지스터(Q1)와, 비트선(BL)과 플립플롭회로(1)를 접속시키는 N채널 트랜지스터(Q2)와, 플립플롭회로(1)에서의 비트선(BL)과 반대측의 노드와 트랜지스터(Q2)의 비트선측의 일단간에 양단이 접속된 N채널 트랜지스터(Q3)로 이루어진다. 이 트랜지스터(Q3)가 독출 데이터를 보존유지한 후, 그 반전 데이터에 따른 전위를 비트선(BL)으로 출력하도록 설치되어 있다. 플립플롭회로(1)에서의 각 단자는 칼럼 게이트(3)를 매개하여 I/O선, BI/O선(I/O의 반전신호선)에 접속되어 있다.

트랜지스터(Q1)의 게이트에는 ψ1신호선이 접속되어 프리차지를 제어한다. 또한, 트랜지스터(Q2)의 게이트에는 ψ2신호선이, 트랜지스터(Q3)의 게이트에는 ψ3신호선이 접속되어 소정의 타이밍으로 제어된다. 트랜지스터(Q1)의 소스는 기입동작시 9V, 그 이외의 경우는 5V로 되는 전원에 접속되어 있다. 또한, 플립플롭회로(1)의 전원도 기입동작시에는 9V, 그 이외의 경우에는 5V로 되도록 구성된다. 플립플롭회로(1)는 예컨대 제2도와 같은 클록드 인버터로 구성된다.

상기 제1도의 구성에 있어서, 메모리셀(2-x)의 데이터를 메모리셀(2-1)로 카피하는 동작을 설명한다. 카피처인 셀(2-1)은 미리 소거된 상태, 즉 온 상태로 있다고 하자. 우선, 셀(2-x)의 정보를 독출한다. 이때, 플립플롭회로(1)는 제2도에 도시된 클록[CK, BCK(CK의 반전)]을 입력하는 트랜지스터가 컷 오프되어 디스에이블상태로 있다. 비트선(BL)과 접속되어 있는 트랜지스터(Q2)는 온, 트랜지스터(Q3)는 오프로 설정되어 있다. 지금, 트랜지스터(Q2)를 온시켜서 비트선(BL)을 프리차지하여 H레벨로 해 놓음으로써, 프리 러닝상태로 한다.

어느 정도의 적당한 시간이 경과한 후, 플립플롭회로(1)를 이네이블상태로 한다. 그 때의 비트선(BL)의 전위가 플립플롭회로(1)의 문턱치전압보다 높은, 즉, 셀(2-x)에 데이터가 기입되어 있어서 문턱치가 높다면, 비트선(BL)과 플립플롭회로(1)의 접속노드(4)는 H레벨로 설정된다. 또한, 셀(2-x)이 소거상태로 온인채로 있다면, 비트선(BL)은 방전하기 때문에 노드(4)는 L레벨로 설정된다.

이 정보를 셀(2-1)에 카피하는 경우에는 플립플롭회로(1)의 전원전위를 올리고(9V), 트랜지스터(Q2)를 오프, 트랜지스터(Q3)를 온으로 한다. 그러면, 노드(4)와 상보적인 신호, 즉 노드(5)의 신호가 비트선(BL)쪽으로 나타나게 된다. 즉, 셀(2-x)이 온상태이고 노드(4)가 L로 설정되어 있다면, 노드(5)는 H, 그 결과, 비트선(BL)은 중간전위로 프리차지되고, 셀(2-1)의 선택게이트를 온시켜서 기입동작으로 들어 서도 셀(2-1)에는 데이터가 기입되지 않고 온인채로 있다. 한편, 셀(2-x)이 오프상태이고 노드(4)에 H가 설정되어 있다면, 노드(5)는 L, 즉, 기입동작으로 들어선 때에 비트선(BL)은 L로 프리차지되고, 셀(2-1)에는 데이터가 기입되게 된다.

상기 실시예에 의하면, 플립플롭회로(1)로 취입된 메모리셀(2-x)의 내용이 외부로 독출되는 일 없이 다른 메모리셀(2-1)로 카피된다. 이 카피 백동작은 병렬접속된 플립플롭회로(1)를 포함하는 본 발명의 센스계 회로에서 일괄적으로 행하여지므로 단시간에서의 페이지단위 카피가 가능하게 된다.

제3도는 제2실시예를 나타낸 회로도로서, 1개의 플립플롭회로(1)를 복수의 비트선에서 공유하는 예이다. 비트선의 절환은 신호(S1---S4)에 의해 제어되는 트랜지스터(Q61---Q64)에 의해 행하여진다. 그 결과, 패턴면적의 삭감이라는 효과를 얻을 수 있고, 칼럼방향에서의 데이터의 이동, 공유한 비트선에 일괄해서 데이터를 출력하는 경우에 유효하다.

제4도는 제3실시예를 나타낸 회로도로서, 강제반전형이라 불리우는 센스 회로에 적용한 회로도이다. 상세한 내용은 일본국 특허출원 평5-74797에 개시되어 있다. 제1도와 동일한 회로소자에 대해서는 동일한 부호를 기재하였다.

즉, 제1도의 구성에 더욱이 플립플롭회로(1)의 노드(5)와 OV의 접지전위간에 직렬로 접속된 트랜지스터(Q4,Q5), 노드(4)와 접지전위간에 접속된 트랜지스터(Q6)로 이루어진다. 트랜지스터(Q4)의 게이트는 비트선(BL)에 접속되어 있고, 트랜지스터(Q5)의 게이트는 신호(ψ4)에 의해 제어되는 바, 이들 트랜지스터(Q4,Q5)로 강제반전수단을 구성하고 있다. 또한, 트랜지스터(Q6)의 게이트에는 신호선(ψR)이 접속되고, 이 트랜지스터(Q6)는 리세트 수단을 구성한다.

상기 구성의 센스계 회로의 동작은 비트선 전위를 읽어 들이기 전에 신호(ψR)에 의해 트랜지스터(Q6)를 온시켜서 플립플롭회로(1)를 초기화해 놓고, 그후, 비트선(BL)을 프리차지하여 트랜지스터(Q2)를 온시켜서, 비트선을 프리 러닝 상태로 해 놓고, 어느 정도의 시간이 경과한 후, 트랜지스터(Q5)를 온상태로 한다. 이때, 비트선 전위가 L레벨로 되어 있다면, 플립플롭회로(1)의 상태는 초기치와 동일하지만, H레벨로 되어 있다면, 플립플롭회로(1)의 상태가 반전되어 노드(5)를 H로부터 L로 설정한다.

카피 백의 경우는 제1도와 마찬가지로 트랜지스터(Q2)를 오프시키고 트랜지스터(Q3)를 온시켜서 플립플롭회로(1)의 노드(5)의 전위를 비트선(BL)으로 출력시키면 된다.

부유게이트에 축적된 전하는 산화막의 결함 등에 의해 빠져 버려서 신뢰성상 문제로 된다. 이에 대한 유효한 방법으로서 리프레쉬 동작이 있다. 여기에서 상기 카피 백 기능을 리프레쉬 동작에 이용하는 것을 생각할수 있다. 즉, 제5도에 도시된 것처럼 외부에 특히 메모리를 필요로 하지 않고 간단하게 리프레쉬 동작을 실행할 수 있다. 우선, 제5도(a)에 나타낸 것처럼 메모리셀 어레이(21)의 n번째 로우의 데이터를 예컨대 제1도에 나타낸 트랜지스터(Q2)를 매개하여 제1도에 나타낸 것과 같은 센스계 회로(22)로 독출한다. 다음에는 트랜지스터(Q3)를 온시키고 제5도(b)와 같이 센스계 회로의 정보를 사용하여 n번째 로우에 동일한 데이터를 기입한다. 다음에는 제5도(c)와 같이 n+1번째 로우를 독출하고, 제5도(d)와 같이 n+1번째에 카피 백한다. 이를 순차 반복함으로써 소정의 전위가 보존유지된 모든 메모리셀에 동일한 데이터를 기입하는(리프레쉬 동작을 시행함) 것이 가능해진다.

한편, 특허청구의 범위의 각 구성요건에 병기한 도면참조부호는 본 발명의 이해를 용이하게 하기 위한 것일 뿐, 본 발명의 기술적인 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

[발명의 효과]

이상에서 설명한 것처럼 본 발명에 의하면, 반전 데이터 출력수단을 이용함으로써 외부로 독출 데이터를 가지고 나가지 않고 데이터 보존유지수단의 데이터를 비트선으로 전달할 수 있으므로, 메모리 데이터를 일괄해서 다른 로우로 카피하는 카피 백이나 메모리의 리프레쉬 동작을 간단하게 또한 단시간에 행하여, 동작시간의 손실을 대폭 저감할 수 있는 불휘발성 반도체 기억장치를 제공할 수 있다.

Claims

전하축적층을 갖춘 트랜지스터로 이루어져 기입시에는 드레인과 게이트에 인가되는 전위차의 절대치에 따라 그 절대치가 클수록 문턱치가 크게 변동하게 되어, 그 문턱치에 따른 데이터를 기억하는 메모리셀(M1∼M16)과, 복수의 메모리셀의 드레인이 공통접속된 비트선(BL), 상기 비트선에 접속되어, 독출시에 상기 비트선을 소정 전위로 프리차지하는 프리차지수단(Q1,Q2), 상기 비트선에 접속되어, 상기 메모리셀로부터 독출한 데이터를 일시적으로 보존유지하는 독출 데이터 보존유지수단(1), 상기 독출 데이터 보존유지수단의 반전 데이터에 따른 전위를 상기 비트선으로 출력하는 반전 데이터 출력수단(Q3)을 구비한 것을 특징으로 하는 반도체 기억장치.
전하축적층을 갖춘 트랜지스터로 이루어져 기입시에는 드레인과 게이트에 인가되는 전위차의 절대치에 따라 그 절대치가 클수록 문턱치가 크게 변동하게 되어, 그 문턱치에 따른 데이터를 기억하는 메모리셀(M1∼M16)과, 복수의 메모리셀의 드레인이 공통접속된 비트선(BL), 상기 비트선에 접속되어, 독출시에 상기 비트선을 소정 전위로 프리차지하는 프리차지수단(Q1,Q2), 상기 메모리셀로부터의 독출 데이터 혹은 메모리셀로의 기입 데이터를 일시적으로 보존유지하는 쌍안정 데이터 보존유지수단(1), 상기 비트선과 상기 쌍안정 데이터 보존유지수단의 한쪽 단자를 접속시키는 제1트랜스퍼 제어수단(Q2), 상기 비트선과 상기 쌍안정 데이터 보존유지수단의 다른쪽 단자를 접속시키는 제2트랜스퍼 제어수단(Q3)을 구비한 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 쌍안정 데이터 보존유지수단(1)은 독출시에 미리 디스에이블상태로 되고, 상기 프리차지수단(Q1,Q2)에 의해 상기 비트선(BL)의 프리 러닝 상태를 거친 후 이네이블 상태로 되며, 그 때의 비트선의 전위에 따른 데이터를 보존유지하는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 쌍안정 데이터 보존유지수단(1)은 독출시에 미리 이네이블상태로 되고, 상기 프리차지수단(Q1,Q2), 상기 비트선(BL)의 프리 러닝 상태를 거친 비트선의 전위에 따라 보존유지 데이터가 반전, 비반전되는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 메모리셀(M1∼M16)이 매트릭스 형상으로 설치되고, 상기 쌍안정 데이터 보존유지수단(1) 및 상기 제1, 제2트랜스퍼 제어수단(Q2,Q3)의 구성단위가 각각 복수의 비트선에 공통으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
제2항 또는 제5항에 있어서, 상기 메모리셀(M1∼M16)이 매트릭스 형상으로 설치되고, 상기 쌍안정 데이터 보존유지수단(1) 및 상기 제1, 제2트랜스퍼 제어수단(Q2,Q3)의 구성단위는 각각 독출시에 제1트랜스퍼 제어수단을 온, 제2트랜스퍼 제어수단을 오프시켜 놓은 상태에서 복수의 비트선 전위를 일괄해서 검지하고, 그후, 이들 쌍안정 데이터 보존유지수단의 데이터를 전혀 변화시키지 않던가 또는 일부만 외부로부터 변화시킨 후, 기입시에 있어서 상기 제1트랜스퍼 제어수단을 오프, 제2트랜스퍼 제어수단을 온시켜서, 쌍안정의 데이터 보존유지수단의 내용을 각 비트선으로 전달하는 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 독출시에는 상기 매트릭스 형상의 메모리셀(M1∼M16)에서의 제1로우를 선택하고, 기입시에는 제2로우를 선택하는 것을 특징으로 하는 반도체 기억장치.
제7항에 있어서, 제2로우를 선택하기 전에 미리 제2로우에 접속되어 있는 메모리셀(M1∼M16)의 내용을 소거상태로 해 놓는 것을 특징으로 하는 반도체 기억장치.
직렬로 연결된 다수의 메모리셀을 구비한 메모리셀 유니트와; 상기 메모리셀 유니트에 연결된 비트선; 제1 및 제2노드를 갖추고, 데이터를 저장하기 위한 래치회로; 접지에 연결된 제1단과, 제2단을 갖추고, 도전상태가 상기 비트선의 전위에 따라 제어되는 제1트랜지스터, 상기 래치회로의 상기 제2노드에 연결된 제1단과 상기 제1트랜지스터의 상기 제2단에 연결된 제2단을 갖추고, 도전상태가 제1타이밍신호에 의해 제어되는 제2트랜지스터 및; 상기 래치회로의 상기 제1노드에 연결된 제1단과 상기 제1트랜지스터의 상기 제2단에 연결된 제2단을 갖추고, 도전상태가 제2타이밍신호에 의해 제어되는 제3트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
제9항에 있어서, 상기 래치회로에 저장된 데이터가 상기 메모리셀 유니트의 선택된 메모리셀에 기입된 후, 상기 래치회로의 상기 제1노드가 하이레벨로 설정되고, 상기 래치회로의 상기 제2노드가 로우레벨로 설정되는 것을 특징으로 하는 반도체 기억장치.
제9항에 있어서, 상기 래치회로가 제1 및 제2인버터회로를 포함하는 플립플롭회로를 구비하여 이루어지고, 상기 제1인버터회로의 입력단이 상기 제2인버터회로의 출력단에 연결되고, 상기 제1인버터회로의 출력단이 상기 제2인버터회로의 입력단에 연결된 것을 특징으로 하는 반도체 기억장치.
직렬로 연결된 다수의 메모리셀을 구비하여 이루어진 메모리셀 유니트와; 상기 메모리셀 유니트에 연결된 비트선; 제1 및 제2노드를 갖추고, 데이터를 저장하기 위한 래치회로; 상기 비트선과 상기 래치회로의 상기 제1노드 사이에 연결된 전류경로를 갖추고, 게이트에 공급되는 제1타이밍신호에 따라 상기 래치회로에 저장된 데이터를 상기 메모리셀 유니트의 선택된 메모리셀에 공급하는 제1트랜지스터; 접지에 연결된 제1단과, 제2단을 갖추고, 도전상태가 상기 비트선의 전위에 따라 제어되는 제2트랜지스터; 상기 래치회로의 상기 제2노드에 연결된 제1단과 상기 제2트랜지스터의 상기 제2단에 연결된 제2단을 갖추고, 도전상태가 제2타이밍신호에 의해 제어되는 제3트랜지스터 및; 상기 래치회로의 상기 제1노드에 연결된 제1단과 상기 제2트랜지스터의 상기 제2단에 연결된 제2단을 갖추고, 도전상태가 제3타이밍신호에 의해 제어되는 제4트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
제12항에 있어서, 상기 래치회로가 제1 및 제2인버터회로를 포함하는 플립플롭회로를 구비하여 이루어지고, 상기 제1인버터회로의 입력단이 상기 제2인버터회로의 출력단에 연결되고, 상기 제1인버터회로의 출력단이 상기 제2인버터회로의 입력단에 연결된 것을 특징으로 하는 반도체 기억장치.
각각 직렬로 연결된 다수의 메모리셀로 이루어진 메모리셀 유니트와; 상기 메모리셀 유니트에 연결된 비트선; 각각 제1 및 제2노드를 갖춤과 더불어 상기 비트선중 각 대응하는 하나에 연결되어 데이터를 저장하기 위한 래치회로; 각각 접지에 연결된 제1단과, 제2단을 갖추고, 도전상태가 상기 비트선 중 각 대응하는 하나의 전위에 따라 제어되는 제1트랜지스터, 각각 상기 래치회로의 각 대응하는 하나의 제2노드에 연결된 제1단과 상기 제1트랜지스터의 각 대응하는 하나의 제2단에 연결된 제2단을 갖추고, 도전상태가 제1타이밍신호에 의해 제어되는 제2트랜지스터 및; 각각 상기 래치회로의 각 대응하는 하나의 제1노드에 연결된 제1단과 상기 제1트랜지스터의 각 대응하는 하나의 제2단에 연결된 제2단을 갖추고, 도전상태가 제2타이밍신호에 의해 제어되는 제3트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
직렬로 연결된 다수의 메모리셀로 이루어진 메모리셀 유니트와; 상기 메모리셀 유니트에 연결된 비트선; 상기 비트선에 연결되어 데이터를 저장하고, 제1 및 제2인버터회로를 포함하며, 상기 제1인버터회로의 입력단이 상기 제2인버터회로의 출력단에 연결됨과 더불어 상기 제1인버터회로의 출력단이 상기 제2인버터회로의 입력단에 연결된 플립플롭회로; 접지에 연결된 제1단과, 제2단을 갖추고, 도전상태가 상기 비트선의 전위에 따라 제어되는 제1트랜지스터 및; 상기 제1트랜지스터의 제2단에 공통으로 연결된 제1단과, 상기 제1인버터회로의 상기 출력단에 연결되는 제2트랜지스터의 제2단 및, 상기 제2인버터회로의 상기 출력단에 연결되는 제3트랜지스터의 제2단을 갖추고, 상기 제2 및 제3트랜지스터의 도전상태가 각 제1 및 제2타이밍신호에 의해 제어되는 제2 및 제3트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.