JP3373837B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関する。特に、書き込み動作及び読み出し動作に用い
るセンスアンプに関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は電源を切って
もデータが消えない等の利点があるため、近年大幅に需
要が増大している。電気的に一括消去可能な不揮発性半
導体記憶装置であるフラッシュメモリは、２トランジス
タ型のバイト型不揮発性半導体記憶装置と異なり、１ト
ランジスタでメモリセルを構成することができる。この
結果、メモリセルを小さくすることが可能となり、大容
量の磁気ディスクの代替用途等が期待されている。

【０００３】これらの不揮発性半導体記憶装置は、浮遊
ゲートを有するＭＯＳトランジスタからなるメモリセル
をマトリックス状に配列してメモリセルアレイを構成
し、この浮遊ゲートに電荷を蓄積することによりこのＭ
ＯＳトランジスタのしきい値を変化させ、このしきい値
の値によって情報を記憶する。情報の書き込み及び消去
時には絶縁膜に電流を流すことによって行うため、プロ
セスや使用条件等の変動によって書き込み時間が大きく
変化する。これはＤＲＡＭやＳＲＡＭと大きく異なると
ころである。この結果、同一チップの中にも書き込みの
速いセルと書き込みの遅いセルとが共存する。

【０００４】以下、これらの問題点を詳説するため、Ｎ
ＡＮＤ型フラッシュメモリを例にとり、従来の不揮発性
半導体記憶装置を説明する。図２９（ａ）はＮＡＮＤ型
フラッシュメモリのセル構造を示す回路図である。すな
わち、浮遊ゲートを有するＭＯＳトランジスタからなる
不揮発性のメモリセルＭ１〜Ｍ１６が直列に接続され、
一端が選択トランジスタＱ１を介してビット線ＢＬに、
他端が選択トランジスタＱ２を介して共通ソース線に接
続されている。それぞれのトランジスタは同一のウェル
Ｗ上に形成されている。各々のメモリセルＭ１〜Ｍ１６
の制御電極はワード線ＷＬ１〜ＷＬ１６に接続されてお
り、選択トランジスタＱ１の制御電極は選択線ＳＬ１
に、選択トランジスタＱ２の制御電極は選択線ＳＬ２に
接続されている。

【０００５】各々のメモリセルＭ１〜Ｍ１６はそれが保
持するデータに応じたしきい値を持っており、このしき
い値は“０”データを保持しているときには０Ｖ以上５
Ｖ以下に、“１”データを保持しているときには０Ｖ以
下に設定されている。（より適切には、ある程度のマー
ジンをもたすためこれよりも小さな範囲に設定されてい
る）。

【０００６】図２９（ｂ）は上記したメモリセルのしき
い値の個数分布を示すしきい値分布図である。ＮＡＮＤ
型フラッシュメモリの場合は通常、“１”データが保持
されている状態を「消去状態」と呼び、“０”データが
保持されている状態を「書き込み状態」と呼ぶ。また、
“１”データが保持されているメモリセルのしきい値を
正方向にシフトさせ、“０”データを保持するようにす
ることを「書き込み動作」と呼び、“０”データが保持
されているメモリセルのしきい値（Ｖｔｈ）を負方向に
シフトさせ、“１”データを保持するようにすることを
消去動作と呼ぶ。後述するように、ＮＯＲ型では定義が
異なる場合がある。

【０００７】図３０は読み出し、消去及び書き込み動作
時にメモリセルに印加する電圧を表にして示したもので
ある。読み出し動作時には、ビット線ＢＬを始めに５Ｖ
にプリチャージし、浮遊状態にしておき、これに引き続
いて、選択線ＳＬ１に５Ｖ、選択メモリセルのワード線
ＷＬに０Ｖ、非選択メモリセルのワード線ＷＬに５Ｖ、
選択線ＳＬ２に５Ｖ、ウェルＷに０Ｖ、共通ソース線Ｓ
に０Ｖを印加する。すると、選択メモリセル以外のすべ
てのトランジスタ（非選択メモリセルを含む）がオンす
る。選択メモリセルに“０”が保持されているときには
このメモリセルは非導通となりビット線の電位は５Ｖの
ままで変化がないが、“１”が保持されているときは導
通となるためビット線は放電され電位が低下する。デー
タのセンスは読み出し時のビット線電位を検出すること
により行う。

【０００８】図３１はそれぞれ消去及び書き込み動作時
のしきい値の分布図である。まず、消去動作時には、ビ
ット線ＢＬは開放、選択線ＳＬ１に０Ｖ、メモリセルの
ワード線ＷＬに０Ｖ、選択線ＳＬ２に０Ｖ、ウェルＷに
１８Ｖ、そして共通ソース線Ｓに１８Ｖを印加する。す
ると、浮遊ゲートとウェル間にゲート絶縁膜を介してト
ンネル電流が流れ、しきい値は０Ｖ以下になる。このし
きい値の分布のシフトを示したのが図３１（ａ）であ
る。

【０００９】書き込み動作時には、書き込みデータによ
って異なった電圧を印加する。すなわち、“０”書き込
み（しきい値をシフトさせる場合）ではビット線ＢＬに
０Ｖを印加し、“１”書き込み（しきい値をシフトさせ
ない場合）ではビット線ＢＬに９Ｖを印加する。選択線
ＳＬ１には１１Ｖ、選択メモリセルのワード線ＷＬには
１８Ｖ、非選択メモリセルのワード線ＷＬには９Ｖ、選
択線ＳＬ２には０Ｖ、ウェルＷには０Ｖ、共通ソース線
Ｓには０Ｖを印加する。この結果、選択トランジスタＱ
１からメモリセルＭ１６までの全てのトランジスタは導
通し、ビット線と同電位となる（トランジスタのしきい
値落ちは考慮しない）。

【００１０】したがって、ビット線ＢＬに０Ｖが印加さ
れたメモリセルはチャンネルと制御電極との間に１８Ｖ
の高電圧がかかり、トンネル電流が流れ、しきい値は正
方向にシフトする。また、ビット線ＢＬに９Ｖが印加さ
れたメモリセルはチャンネルと制御電極との間に９Ｖし
かかからないため、しきい値の正方向のシフトは抑圧さ
れる。この９Ｖを書き込み禁止電圧と呼ぶ。これらのし
きい値の分布のシフトを示したのが図３１（ｂ−１）、
（ｂ−２）である。

【００１１】しかし、冒頭でも述べたように、不揮発性
半導体記憶装置はトンネル電流という純物理的な手段を
用いて書き込みを行うため、書き込み速度は各メモリセ
ルによってばらつきがある。したがって、たとえ同じ書
き込み時間でも、あるメモリセルのしきい値は０Ｖ以上
５Ｖ以下に納まったが、他のメモリセルのしきい値は５
Ｖを越えてしまうこともある。これを示したのが図３２
（ａ）である。

【００１２】すなわち、書き込みの遅いセルは時刻ｔｌ
で“０”に書き込まれたが、書き込みの速いセルは既に
“０”セルのしきい値の上限である５Ｖを越えてしまっ
ている。上述したようにＮＡＮＤ型フラッシュメモリは
読み出し時に非選択メモリセルのワード線に５Ｖを印加
してオンしているが、あるメモリセルのしきい値が５Ｖ
を越えてしまうとそのメモリセルと直列に接続された残
りのすべてのメモリセルのデータが読めなくなってしま
う。直列の電流経路が遮断されてしまうからである。

【００１３】したがってしきい値の分布をある一定の値
に収束させる必要性がある。読み出しマージンを十分に
確保するためにはしきい値の分布はより小さい範囲に収
束されるのが望ましい。

【００１４】ここで考案された手法がビット毎ベリファ
イである。これは書き込み時間を上述のように全メモリ
セル一定にするのではなく、メモリセルごとに異なった
時間とする。その原理は、書き込み時間を短い時間に区
分けし、書き込み→ベリファイ→再書き込みデータ設定
→書き込み→ベリファイ→再書き込みデータ設定……と
繰り返す。ここで、ベリファイ動作によりしきい値の上
昇が十分になされたものは次回のサイクルからは書き込
み動作を行わないように再書き込みデータを設定する。

【００１５】このようにすると、書き込みの速いセルは
速く書き込み動作が終了し、その後のしきい値の上昇は
なくなる（ここでは９Ｖの電位差によるしきい値の上昇
は無視する）。この様子を示したのが図３２（ｂ）であ
る。時刻ｔｏで書き込みの速いセルに対する書き込み動
作は終了し、時刻ｔ２において書き込みの遅いセルに対
する書き込みが終了する。しきい値は約３．５Ｖ周辺に
収束している。

【００１６】このようなビット毎ベリファイを実現する
一番簡単な方法は、ＣＰＵとソフトウェアを用いるな
ど、外部システムを利用する方法である。しかし、ＮＡ
ＮＤ型フラッシュメモリに見られるように、数千ビット
を同時に書き込みむようなメモリではベリファイ毎に高
々８ビットの入出力インターフェースを利用して数千ビ
ットのデータを入出力するのは現実的ではない。また、
外部に数千ビットのレジスタ及びコンパレータが必要に
なる。したがって、チップ内ベリファイ及び再書き込み
データ設定を行うことが最適といえる。

【００１７】このようにビット毎ベリファイをチップ内
部で実現する原始的な方法は、書き込みデータをラッチ
するフリップフロップ回路と、読み出しデータをラッチ
するフリップフロップ回路と、これらの両データを比較
するコンパレータとをビット線の本数だけ（数千個）設
ければ良い。しかし、これは非現実的である。

【００１８】図３３はビット毎ベリファイをチップ内部
で実現する簡略化した回路図である。書き込みデータを
一時的に保持するフリップフロップ回路ｌ（図ではｌ
ｘ；ｘは１〜３）と、ビット線ＢＬ（図ではＢＬｘ；ｘ
は１〜３）と、ビット線ＢＬに接続される図２９で説明
したＮＡＮＤ型メモリセル２（図では２−ｘ；ｘは１〜
３）と、ビット線ＢＬを充電するＰチャネルトランジス
タＱ３と、ビット線ＢＬとフリップフロップ回路ｌとを
接続するトランジスタＱ４と、５Ｖの電源電位とビット
線との間に直列に接続されたトランジスタＱ５、Ｑ６と
からなる。トランジスタＱ５のゲートはフリップフロッ
プ回路ｌの一端（ビット線側）に接続されている。

【００１９】図３３には簡略化のためビット線３本分が
示されているが、実際には数千本が併設されている。す
べてのトランジスタＱ３のゲートには信号線φ１が接続
されすべてのトランジスタＱ６のゲートには信号線φ２
が、Ｑ４のゲートには信号線φ３が印加される。トラン
ジスタＱ３のソースは書き込み動作時９Ｖ、それ以外の
時は５Ｖとなる電源に接続されている。また、フリップ
フロップ回路の電源も書き込み動作時は９Ｖ、それ以外
の時は５Ｖである。

【００２０】続いて、図３３の構成の回路動作について
図３４に示す書き込み時の動作波形図を参照して説明す
る。ここで、メモリセル２−１に“０”をメモリセル２
−２に“０”を、メモリセル２−３に“１”を書き込む
場合を想定し、さらにメモリセル２−１よりもメモリセ
ル２−２のほうが書き込みにくいものと仮定する。

【００２１】始めに図示しないカラムゲートを介して外
部からフリップフロップ回路ｌそれぞれに書き込みデー
タがラッチされる。すなわち、フリップフロップ回路１
−１のビット線側のノードＮｌは０Ｖに、フリップフロ
ップ回路１−２のビット線側のノードＮ２は０Ｖに、フ
リップフロップ回路１−３のビット線側のノードＮ３は
５Ｖに設定される。この状態で、第１回目の書き込み動
作（ＷＲＩＴＥ−１）が開始する。

【００２２】時刻ｔ１０においてφ１が０Ｖになるとト
ランジスタＱ３が導通してビット線ＢＬが９Ｖに充電さ
れる。また、フリップフロップの電源が９Ｖに昇圧する
ためノードＮ３の電位は９Ｖになる。

【００２３】時刻ｔ１１ではφ１が１０Ｖに立ち上がり
ビット線の充電が終了すると同時にφ３が１０Ｖに立ち
上がりノードＮ（図ではＮｘ；ｘは１〜３）の電位に応
じてビット線電位が放電される。すなわち、ノードＮ１
及びノードＮ２は０Ｖであるためビット線ＢＬ１及びＢ
Ｌ２は０Ｖに放電し、ノードＮ３は９Ｖであるためビッ
ト線ＢＬ３は９Ｖになる。この９Ｖはメモリセル２−３
の書き込み禁止電圧としてはたらく。この条件でメモリ
セル２には書き込み電圧が印加される。

【００２４】時刻ｔ１２で第１回目の書き込み動作が終
了し、ベリファイ動作及び再書き込みデータ設定動作
（ＶＥＲＩＦＹ）に入る。φ１が０Ｖに立ち下がり、ビ
ット線はトランジスタＱ３を介して５Ｖに充電されると
同時にφ３が０Ｖに立ち下がるため、ビット線ＢＬとフ
リップフロップ回路１とは切断される。

【００２５】時刻ｔ１３でビット線の充電が終了し、浮
遊状態のビット線をメモリセルが放電していく。ここ
で、メモリセルのしきい値によって放電速度が異なり、
書き込みが十分でないと、しきい値が上昇しておらず、
ビット線は放電する。第１回目の書き込み動作では、メ
モリセル２−１、２−２共に書き込みが十分に行えてい
ない。メモリセル２−３は書き込みを行っていないため
必然的にビット線の放電がおきる。

【００２６】時刻ｔ１４ではφ２が５Ｖに立ち上がる。
すると、すべてのトランジスタＱ６が導通する。ノード
Ｎ１及びＮ２は０Ｖであるため、これに対応するトラン
ジスタＱ５は非導通となり、ビット線ＢＬ１及びＢＬ２
はなんの影響も受けない。ノードＮ３は５Ｖであるた
め、ビット線ＢＬ３はトランジスタＱ５及びＱ６を介し
て５Ｖの電源と接続される。この結果、ビット線ＢＬ３
は５Ｖに充電される。これを「“１”書き込みセルのビ
ット線の再充電」と呼ぶことにする。

【００２７】時刻ｔ１５でφ３が５Ｖに立ち上がり、ビ
ット線とフリップフロップ回路とが接続されビット線の
電位がフリップフロップ回路にラッチされる。ここで、
フリップフロップ回路１のノードＮにラッチされている
電位は上から０Ｖ、０Ｖ、５Ｖである。この状態は書き
込みを行う前と同じである。

【００２８】時刻ｔ２０で第２回目の書き込み動作（Ｗ
ＲＩＴＥ−２）が開始する。すなわち、時刻ｔ２０から
時刻ｔ２１まではビット線の９Ｖの充電、時刻ｔ２１か
ら時刻ｔ２２まではメモリセルへの書き込みが行われ
る。

【００２９】時刻ｔ２２で第２回目のベリファイ動作及
び再書き込みデータ設定が行われる。すなわち、時刻ｔ
２２から時刻ｔ２３まではビット線の５Ｖの充電、時刻
ｔ２３から時刻ｔ２４まではメモリセル２によるビット
線の放電、時刻ｔ２４からは“１”書き込みセルのビッ
ト線の再充電が開始される。ここで注意すべきことは、
ビット線ＢＬ１の電位が５Ｖからほとんど低下していな
いことである。これは、メモリセル２−１の書き込みが
終了したことを示している。

【００３０】時刻ｔ２５でビット線とフリップフロップ
回路との接続が行われ、ビット線の電位がフリップフロ
ップ回路１にラッチされる。ここで、フリップフロップ
回路のノードＮにラッチされた電位は上から５Ｖ、０
Ｖ、５Ｖとなる。注意すべきことはノードＮ１の電位が
第１回目の０Ｖから５Ｖに変化していることである。

【００３１】このように、書き込みが完了したビットは
順次０Ｖから５Ｖに再設定され、この５Ｖは昇圧され９
Ｖの書き込み禁止電圧として働くため当該ビットにはこ
れ以降の書き込みが行われない。

【００３２】時刻ｔ３０で第３回目の書き込み動作（Ｗ
ＲＩＴＥ−３）が開始する。すなわち、時刻ｔ３０から
時刻ｔ３１まではビット線の９Ｖの充電、時刻ｔ３１か
ら時刻ｔ３２まではメモリセルへの書き込みが行われ
る。ここで注意すべきことは、ビット線ＢＬ１が９Ｖに
なっていることである。これはＢＬ３と同じ書き込み禁
止電圧である。

【００３３】時刻ｔ３２で第３回目のベリファイ動作及
び再書き込みデータ設定が行われる。すなわち、時刻ｔ
３２から時刻ｔ３３まではビット線の５Ｖの充電、時刻
ｔ３３から時刻ｔ３４まではメモリセル２によるビット
線の放電、時刻ｔ３４からは“１”書き込みセルのビッ
ト線の再充電が開始される。ここで注意すべきことは、
今度はビット線ＢＬ２の電位が５Ｖからほとんど低下し
ていないことである。今度はメモリセル２−２の書き込
みが終了したのである。

【００３４】時刻ｔ３５でビット線とフリップフロップ
回路との接続が行われ、ビット線の電位がフリップフロ
ップ回路１にラッチされる。ここで、フリップフロップ
回路のノードＮにラッチされた電位は上から５Ｖ、５
Ｖ、５Ｖとなる。注意すべきことはノードＮ２の電位が
第２回目の０Ｖから５Ｖに変化していることである。こ
こで、すべて（３ビット）の書き込みが終了した。

【００３５】以上、ビット毎ベリファイ回路の動作の詳
細を理想的な場合（隣接ビット線間の干渉がない場合）
を想定して説明した。しかし、この回路には重大な欠点
がある。隣接するビット線同士の干渉でベリファイ時に
誤動作をしてしまうのである。以下、これを説明する。

【００３６】図３５は図３４における期間ｔ１２からｔ
１５までのＢＬ２及びＢＬ３の実際的な波形を示す。時
刻ｔ１２でベリファイ動作及び再書き込みデータ設定動
作に入る。ビット線ＢＬ２及びＢＬ３はトランジスタＱ
３を介して５Ｖに充電される。続いて、時刻ｔ１３でビ
ット線の充電が終了し、浮遊状態のビット線をメモリセ
ルが放電していく。メモリセル２−２の書き込みは十分
でないため、しきい値が上昇しておらず、ビット線ＢＬ
２は放電する。ＢＬ３は必然的に放電する。

【００３７】続いて、時刻ｔ１４で“０”書き込みセル
のビット線の再充電が行われる。すなわち、ビット線Ｂ
Ｌ３はトランジスタＱ５及びＱ６を介して５Ｖの電源電
位と接続される。この結果、ビット線ＢＬ３は５Ｖに充
電される。

【００３８】ところで、ビット線はメモリセルアレイの
端から端まで走っており、隣接するビット線間の容量も
無視できないほどに大きい。このため、図３６に示すよ
うな浮遊容量Ｃ１、Ｃ２が寄生的に生じる。したがっ
て、ビット線ＢＬ３の再充電が行われると容量結合によ
ってビット線ＢＬ２もその電位が上昇する。この状態で
ビット線ＢＬ２をセンスすると書き込み完了ビットと区
別がつかなくなる。この結果、書き込みが完了してない
のにもかかわらず、対応するフリップフロップ回路のノ
ードＮを５Ｖにしてしまい、以後追加書き込みが行われ
なくなる。

【００３９】このような欠点を補うため、「ビット線垂
れ流れ方式」と称するベリファイ方式が検討されてい
る。この方式によるとベリファイ動作時全部（すなわち
ｔ１２からｔ１５の間）に渡って、φ２を立ち上げてお
き、トランジスタＱ６を導通しておく。この結果、ビッ
ト線ＢＬ３は始めから５Ｖを保ち続けるため、再充電に
よる急激な電位の変化もない。

【００４０】したがって、ビット線間の干渉による誤動
作も無くなる。しかし、導通セル（メモリセル２−３）
に電流を流し続けることにより消費電力が増大するとい
う問題がある。また、電流を垂れ流している時のビット
線の電位もトランジスタＱ５及びＱ６とメモリセル２−
３との抵抗分割で決定されるため、完全に５Ｖを保ち続
けるわけではなく、５Ｖ以下のある一定の電圧に落ちつ
く。この結果、再充電は避けられず、上述の回路と同様
な問題が生ずる。さらに、ビット線の垂れ流れ電流によ
りソース電位が浮上してしまい、読み出しセルの読み出
しマージンが低下するという問題もある。

【００４１】

【発明が解決しようとする課題】以上説明したように、
従来の不揮発性半導体記憶装置では、チップ内部でビッ
ト毎ベリファイを簡略化した回路を実現しようとする
と、ビット線間の干渉によって誤動作してしまうという
問題があった。これを解決するためにビット線垂れ流れ
方式が検討されているが、消費電力が増大するなどの問
題がある。

【００４２】本発明はこのような欠点を除去し、ビット
線間の干渉にも影響されず、消費電力の増大もなしに、
ビット毎ベリファイを実現した不揮発性半導体記憶装置
を提供することを目的とする。

【００４３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では書き込みデータを第１の状態及び第２の
状態として保持するフリップフロップ回路と、このフリ
ップフロップ回路に接続されたビット線と、このビット
線を充電する充電手段と、ビット線に接続され、しきい
値が第１の範囲及び第２の範囲をとることにより情報を
記憶するＭＯＳトランジスタからなり、書き込み動作時
には、フリップフロップ回路が第１の状態を保持してい
る際にはしきい値は第１の範囲から第２の範囲の方向に
シフトさせられ、フリップフロップ回路が第２の状態を
保持している際にはしきい値のシフトは抑圧され、書き
込み動作に引き続いて行われるベリファイ動作時には、
しきい値が第２の範囲にある時は、充電手段による充電
後のビット線を第１の電位にする不揮発性メモリセル
と、ベリファイ動作時にビット線が第１の電位にあると
きはフリップフロップ回路の一端と所定電位とを接続す
ることによりこのフリップフロップ回路がベリファイ時
以前に保持していた状態に関わらずこのフリップフロッ
プ回路に第２の状態を保持させる強制反転手段とを具備
することを特徴とする不揮発性半導体記憶装置を提供す
る。

【００４４】

【作用】本発明の不揮発性半導体記憶装置によると外部
から入力された書き込みデータはフリップフロップ回路
に第１の状態もしくは第２の状態として保持される。こ
こで、フリップフロップ回路に第１の状態が保持されて
いるビットについては不揮発性メモリセルに書き込み動
作が行われしきい値がシフトするが、第２の状態が保持
されているビットについては書き込み動作の抑圧がおこ
なわれしきい値はシフトしない。

【００４５】続いて、ベリファイ動作時に不揮発性メモ
リセルの読み出しが行われ、充電手段により充電が完了
し浮遊状態におかれたビット線の放電が行われる。書き
込みを行う不揮発性メモリセルのしきい値が第２の範囲
すなわち所望のしきい値になったときは、書き込みが完
了し、強制反転手段がフリップフロップ回路を反転し第
２の状態を保持させる。この場合、当該ビットには以後
書き込み動作は抑圧される。

【００４６】書き込みを行う不揮発性メモリセルのしき
い値が第２の範囲すなわち所望のしきい値にならないと
きはフリップフロップ回路には第１の状態が保持された
ままである。したがって、次回以降も書き込み動作が続
行される。不揮発性メモリセルに書き込みを行わない場
合は始めからフリップフロップには第２の状態が保持さ
れている。したがって次回以降も書き込みは行われな
い。

【００４７】このように、１回の書き込み動作及びベリ
ファイ動作で書き込みが完了したときは強制反転手段に
よりフリップフロップ回路のデータが反転される。この
結果、ビット毎ベリファイが実現される。また、従来の
ようにビット線の電位を変動させることがない。ビット
線の電位は強制反転手段に入力されるのみだからであ
る。また、電流の貫通経路もなく構成でき、消費電力の
増大もない。

【００４８】

【実施例】本発明の実施例を以下、図面を参照して説明
する。図１は本発明の第１の実施例に関わる不揮発性半
導体記憶装置の全体回路構成を示す回路ブロック図であ
る。第１の実施例はＮＡＮＤ型フラッシュメモリの例で
ある。すなわち、不揮発性半導体記憶装置１０はメモリ
セルアレイ１１、ロウデコーダ１２、センス回路及び書
き込みデータラッチ１３、カラムデコーダ１４、カラム
ゲート１５、昇圧回路１６、制御回路１７、Ｉ／Ｏバッ
ファ１８からなる。

【００４９】メモリセルアレイ１１は複数のＮＡＮＤ型
メモリセルがマトリックス状に配設されており、縦方向
にビット線ＢＬが数千本、横方向にワード線ＷＬが数千
本配列されている。このワード線を外部から入力された
アドレスに基いて選択するのがロウデコーダ１２であ
る。センス回路及び書き込みデータラッチ１３は一端は
ビット線に、他端はカラムゲート１５を介してＩ／Ｏバ
ッファ１８に接続されている。カラムデコーダ１４は外
部から入力されたアドレスに基きカラムゲート１５を制
御しビット線および対応するセンス回路及び書き込みデ
ータラッチ回路を選択する。昇圧回路１６は書き込み動
作や消去動作に必要な高電圧を供給する。制御回路１７
は書き込み、消去、読み出し動作等を制御する。また、
Ｉ／Ｏバッファ１８はチップ外部とのインターフェース
をとる。

【００５０】メモリセルアレイ１１内のメモリセルの詳
細は図２９に示した通りである。すなわち、図２９
（ａ）に示すように、浮遊ゲートを有するＭＯＳトラン
ジスタからなる不揮発性のメモリセルＭ１〜Ｍ１６が直
列に接続され、一端が選択トランジスタＱ１を介してビ
ット線ＢＬに、他端が選択トランジスタＱ２を介して共
通ソース線Ｓに接続されている。それぞれのトランジス
タは同一のウェルＷ上に形成されている。各々のメモリ
セルＭ１〜Ｍ１６の制御電極はワード線ＷＬ１〜ＷＬ１
６に接続されており、選択トランジスタＱ１の制御電極
は選択線ＳＬ１に選択トランジスタＱ２の制御電極は選
択線ＳＬ２に接続されている。

【００５１】各々メモリセルＭ１〜Ｍ１６はそれが保持
するデータに応じたしきい値を持ち、このしきい値は
“０”データを保持しているときには０Ｖ以上５Ｖ以下
に、“１”データを保持しているときには０Ｖ以下に設
定されている（より適切には、ある程度のマージンをも
たすためこれよりも小さな範囲に設定されている）。

【００５２】これらメモリセルのしきい値の個数分布は
図２９（ｂ）に示すとおりである。また、読み出し、消
去及び書き込み動作時にメモリセルに印加する電圧を表
にして示したのが図３０である。

【００５３】読み出し動作時には、ビット線ＢＬを始め
に５Ｖにプリチヤージし、浮遊状態にしておき、これに
引き続いて、選択線ＳＬ１に５Ｖ、選択メモリセルのワ
ード線ＷＬに０Ｖ、非選択メモリセルのワード線ＷＬに
５Ｖ、選択線ＳＬ２に５Ｖ、ウェルＷに０Ｖ、共通ソー
ス線Ｓに０Ｖを印加すると、選択メモリセル以外のすべ
てのトランジスタ（非選択メモリセルを含む）がオンす
る。選択メモリセルに“０”が保持されているときには
このメモリセルは非導通となりビット線の電位は５Ｖの
ままで変化がないが“１”が保持されているときには導
通となるためビット線は放電され電位が低下する。デー
タのセンスは読み出し時のビット線電位を検出すること
により行う。

【００５４】消去動作時には、ビット線ＢＬは開放、選
択線ＳＬ１に０Ｖ、メモリセルのワード線ＷＬに０Ｖ、
選択線ＳＬ２に０Ｖ、ウェルＷに１８Ｖ、共通ソース線
Ｓに１８Ｖを印加する。すると、浮遊ゲートとウェル間
にゲート絶縁膜を介してトンネル電流が流れ、しきい値
は０Ｖ以下になる。

【００５５】書き込み動作時には、書き込みデータによ
って異なった電圧を印加する。すなわち、“０”書き込
み（しきい値をシフトさせる場合）ではビット線ＢＬに
０Ｖを印加し、“１”書き込み（しきい値をシフトさせ
ない場合）ではビット線ＢＬに９Ｖを印加する。選択線
ＳＬ１には１１Ｖ、選択メモリセルのワード線ＷＬには
１８Ｖ、非選択メモリセルのワード線ＷＬには９Ｖ、選
択線ＳＬ２には０Ｖ、ウェルＷには０Ｖ、共通ソース線
Ｓには０Ｖを印加する。この結果、選択トランジスタＱ
１からメモリセルＭ１６までのすべてのトランジスタは
導通し、ビット線と同電位となる（トランジスタのしき
い値落ちは考慮しない）。したがって、ビット線ＢＬに
０Ｖが印加されたメモリセルはチャネルと制御電極との
間に１８Ｖの高電圧がかかり、トンネル電流が流れ、し
きい値は正方向にシフトする。また、ビット線ＢＬに９
Ｖが印加されたメモリセルはチャネルと制御電極との間
に９Ｖしかかからないため、しきい値の正方向のシフト
は抑圧される。

【００５６】図２は本発明の不揮発性半導体記憶装置の
要部を示す回路であり、図１の不揮発性半導体記憶装置
１０よりビット線３本分を取り出したものである。すな
わち図１におけるメモリセルアレイ１１、センス回路及
び書き込みデータラッチ１３、カラムゲート１５、制御
回路１７のうち本願発明の理解に必要な部分のみを抜き
出して示している。

【００５７】図２によると１ビット線分の回路は次のよ
うに構成される。すなわち、書き込みデータを一時的に
保持するフリップフロップ回路１（図では１−ｘ；ｘは
１〜３）と、ビット線ＢＬ（図ではＢＬｘ；ｘは１〜
３）と、ビット線ＢＬに接続される図２９において説明
したＮＡＮＤ型メモリセル２（図では２−ｘ；ｘは１〜
３）と、ビット線ＢＬを充電するＰチャネルトランジス
タＱ３と、ビット線ＢＬとフリップフロップ回路１とを
接続するトランジスタＱ４と、フリップフロップ回路１
のビット線ＢＬと反対側のノードと０Ｖの接地電位との
間に直列に接続されたトランジスタＱ７、Ｑ８とからな
る。このトランジスタＱ７、Ｑ８とで強制反転手段を構
成している。トランジスタＱ７のゲートはビット線ＢＬ
に接続されている。

【００５８】すべてのトランジスタＱ３のゲートにはφ
１信号線が接続され、このトランジスタＱ３は充電手段
を構成している。また、すべてのトランジスタＱ４のゲ
ートにはφ２信号線が、Ｑ８のゲートにはφ３信号線が
接続される。クロック発生回路では、φ１、φ２、φ３
各信号線を所定のタイミングで駆動制御する。

【００５９】トランジスタＱ３のソースは書き込み動作
時９Ｖ、それ以外の時は５Ｖとなる電源に接続されてい
る。また、フリップフロップ回路の電源も書き込み動作
時は９Ｖ、それ以外の時は５Ｖである。

【００６０】続いて、図２の回路動作について図３に示
す書き込み時の動作波形を参照しながら説明する。ここ
で、メモリセル２−１に“０”を、メモリセル２−２に
“０”を、メモリセル２−３に“１”を書き込む場合を
想定し、さらにメモリセル２−１よりもメモリセル２−
２のほうが書き込みにくいものと仮定する。

【００６１】始めにカラムゲート１５を介して外部から
ＩＯ線／ＢＩＯ線（ＩＯの反転信号線）を介してフリッ
プフロップ回路１に書き込みデータがラッチされる。す
なわち、フリップフロップ回路１−１のビット線側のノ
ードＮ１は０Ｖに、フリップフロップ回路１−２のビッ
ト線側のノードＮ２は０Ｖに、フリップフロップ回路１
−３のビット線側のノードＮ３は５Ｖに設定される。こ
の状態で、第１回目の書き込み動作（ＷＲＩＴＥ−１）
が開始する。

【００６２】時刻ｔ１０において、φ１が０Ｖになると
トランジスタＱ３が導通し、ビット線ＢＬが９Ｖに充電
される。また、フリップフロップの電源が９Ｖに昇圧す
るためノードＮ３の電位は９Ｖになる。

【００６３】時刻ｔ１１ではφ１が１０Ｖに立ち上がり
ビット線の充電が終了すると同時に、φ２が１０Ｖに立
ち上がりノードＮの電位に応じてビット線電位が放電さ
れる。すなわち、ノードＮ１及びノードＮ２は０Ｖであ
るためビット線ＢＬ１及びＢＬ２は０Ｖに放電し、ノー
ドＮ３は９Ｖであるためビット線ＢＬ３は９Ｖになる。
この９Ｖはメモリセル２−３の書き込み禁止電圧として
作用する。この条件でメモリセル２には書き込み電圧が
印加される。

【００６４】時刻ｔ１２で第１回目の書き込み動作が終
了し、ベリファイ動作及び再書き込みデータ設定動作
（ＶＥＲＩＦＹ）に入る。φ１が０Ｖに立ち下がりビッ
ト線はトランジスタＱ３を介して５Ｖに充電されると同
時にφ２が０Ｖに立ち下がるためビット線ＢＬとフリッ
プフロップ回路１とは切断される。

【００６５】時刻ｔ１３でビット線の充電が終了し、浮
遊状態のビット線をメモリセルが放電していく。ここ
で、メモリセルのしきい値によって放電速度が異なり、
書き込みが十分でないとメモリセルのしきい値が上昇し
ておらず、この場合ビット線は放電する。第１回目の書
き込み動作では、メモリセル２−１及び２−２共に書き
込みが十分に行えていない。また、メモリセル２−３は
書き込みを行っていないため必然的にビット線の放電が
おきる。

【００６６】時刻ｔ１４ではφ３が５Ｖに立ち上がる。
するとすべてのトランジスタＱ８が導通する。第１回目
の書き込み動作では３つのメモリセルのうち書き込みが
完了しているものは一つもない。すべてのビット線は放
電し低レベルである。したがってトランジスタＱ７は非
導通となり、フリップフロップ回路１は何の影響も受け
ない。また、従来例のような「“１”書き込みセルのビ
ット線の再充電」も行わない。ここで、フリップフロッ
プ回路１のノードＮにラッチされている電位は上から０
Ｖ、０Ｖ、５Ｖである。この状態は書き込みを行う前と
同じである。

【００６７】時刻ｔ２０で第２回目の書き込み動作（Ｗ
ＲＩＴＥ−２）が開始する。すなわち、時刻ｔ２０から
時刻ｔ２１まではビット線の９Ｖの充電、時刻ｔ２１か
ら時刻ｔ２２まではメモリセルへの書き込みが行われ
る。

【００６８】時刻ｔ２２で第２回目のベリファイ動作及
び再書き込みデータ設定が行われる。すなわち、時刻ｔ
２２から時刻ｔ２３まではビット線の５Ｖの充電、時刻
ｔ２３から時刻ｔ２４まではメモリセル２によるビット
線の放電が行われる。ここで、注意すべきことは、ビッ
ト線ＢＬ１の電位が５Ｖからほとんど低下していないこ
とである。これは、メモリセル２−１の書き込みが終了
したことを示している。

【００６９】時刻ｔ２４でφ３が５Ｖに立ち上がるとト
ランジスタＱ８が導通する。今回は第１回目と異なりビ
ット線ＢＬ１の電位は高レベルである。従ってビット線
ＢＬ１に対応するトランジスタＱ７が導通する。すると
フリップフロップ回路１−１のビット線ＢＬ１と反対側
のノードは接地方向に引き下げられ、フリップフロップ
回路１−１の保持データが反転する。強制反転手段によ
って保持データが反転させられたのである。ここで、フ
リップフロップ回路１のノードＮにラッチされた電位は
上から５Ｖ、０Ｖ、５Ｖとなる。このように書き込み完
了したビットは順次０Ｖから５Ｖに再設定され、この５
Ｖは昇圧され９Ｖの書き込み禁止電圧として働くため当
該ビットにはこれ以降書き込みは行われない。

【００７０】時刻ｔ３０で第３回目の書き込み動作（Ｗ
ＲＩＴＥ−３）が開始する。すなわち、時刻ｔ３０から
時刻ｔ３１まではビット線の９Ｖの充電、時刻ｔ３１か
ら時刻ｔ３２まではメモリセルへの書き込みが行われ
る。ここで注意すべきことは、ビット線ＢＬ１が９Ｖに
なっていることである。これはＢＬ３と同じ書き込み禁
止電圧である。

【００７１】時刻ｔ３２で第３回目のベリファイ動作及
び再書き込みデータ設定が行われる。すなわち、時刻ｔ
３２から時刻ｔ３３まではビット線の５Ｖの充電、時刻
ｔ３３から時刻ｔ３４まではメモリセル２によるビット
線の放電が行われる。ここで、注意すべきことは、今度
はビット線ＢＬ２の電位が５Ｖからほとんど低下してい
ないことである。今度は、メモリセル２−２の書き込み
が終了したのである。

【００７２】時刻ｔ３４でφ３が５Ｖに立ち上がるとト
ランジスタＱ８が導通する。今回は第２回目と異なりビ
ット線ＢＬ２の電位は高レベルである。従ってビット線
ＢＬ２に対応するトランジスタＱ７が導通する。すると
フリップフロップ回路１−２のビット線ＢＬ２と反対側
のノードは接地方向に引き下げられ、フリップフロップ
回路１−２の保持データが反転する。強制反転手段によ
って保持データが反転させられたのである。ここで、フ
リップフロップ回路１のノードＮにラッチされた電位は
上から５Ｖ、５Ｖ、５Ｖとなる。注意すべきことはノー
ドＮ２の電位が第二回目の０Ｖから５Ｖに変化している
ことである。ここですべて（３ビット）の書き込みが終
了した。

【００７３】以上説明したように、１回毎の書き込み動
作及びベリファイ動作で書き込みが完了したときは強制
反転手段によりフリップフロップ回路のデータが反転さ
れる。この結果、ビット毎ベリファイが実現される。ま
た、従来のようにビット線の電位を変動させることがな
い。ビット線の電位は強制反転手段に入力されるのみだ
からである。また、電流の貫通経路もなく構成でき、消
費電力の増大もない。

【００７４】さらに、トランジスタＱ７のゲートをセン
スノードとしているため感度がよく、低電圧でセンスす
る事も可能になるという副次的な効果もある。図４各々
は第１の実施例の変形例を示す回路図である。（ａ）は
図２の回路と同様である。その他の回路との比較のため
記載してある。（ｂ）はトランジスタＱ７、Ｑ８の接続
順序を変更したものである。フリップフロップ回路１に
ビット線ＢＬの変動がトランジスタＱ７のゲート・ドレ
イン容量を介して伝達することがなく、フリップフロッ
プ回路１の保持データがより安定になる。さらに、トラ
ンジスタＱ７のソースは接地されているため、（ａ）に
比較してビット線ＢＬの電位が若干低くてもフリップフ
ロップが反転する。この結果、安定したベリファイ読出
が可能になり、ベリファイの誤動作も低減する。（逆
に、（ａ）は（ｂ）と比較して、トランジスタＱ８のス
イッチングノイズがフリップフロップに影響を与えるの
をトランジスタＱ７が遮断しているため、ノイズにより
フリップフロップが誤反転してしまうのを防止すること
ができる）（ｃ）はトランジスタＱ８１、Ｑ７、Ｑ８２
を直列に接続し、トランジスタＱ８１、Ｑ８２で（ａ）
におけるトランジスタＱ８の役割を果したものである。
この結果、（ａ）、（ｂ）両者のメリットのみを享受す
ることができ、安定したベリファイ動作が実現でき、同
時にフリップフロップの誤反転を防止できる。（ｄ）は
（ａ）におけるトランジスタＱ８のかわりにトランジス
タＱ９１、Ｑ９２を用いたものである。トランジスタＱ
９１、Ｑ９２には相補信号φ３、Ｂφ３が入力される。
すなわち信号φ３が５Ｖになると、トランジスタＱ９１
が導通し、ビット線ＢＬの電位に応じてフリップフロッ
プ回路１の強制反転が起こる。また、信号Ｂφ３が５Ｖ
になると、トランジスタＱ９２が導通し、トランジスタ
Ｑ７のゲート電位を０Ｖに接地する。（ｃ）と同様の効
果がある。いずれも図２と同様に動作するため、動作の
詳細は省略する。

【００７５】続いて、第１の実施例において、動作の安
定性を期すための条件を説明する。図３７は図２におい
て、フリップフロップ回路１−１、Ｑ４、Ｑ７、Ｑ８を
さらに詳細に記載した図である。フリップフロップ回路
１−１はＰチャネルトランジスタＱ０１、Ｎチャネルト
ランジスタＱ０２からなるインバータ及び、Ｐチャネル
トランジスタＱ０３、ＮチャネルトランジスタＱ０４か
らなるインバータとを逆並列接続してなる。強制反転手
段として作用するトランジスタＱ７及びトランジスタＱ
８が接続されるノードＮ０１側を充電するためのトラン
ジスタはＱ０１である。ここで、安定した動作のために
は、トランジスタＱ０１とトランジスタＱ７及びＱ８と
のコンダクタンスの大きさの比が重要になる。

【００７６】トランジスタＱ０１のコンダクタンスをｇ
ｍＰ、トランジスタＱ７、Ｑ８の直列接続の等価コンダ
クタンスをｇｍＮとする。Ｖcc（電源電圧）が５Ｖの時
の反転電圧Ｖinv （フリップフロップが反転する際にビ
ット線に印加する必要がある電圧の最小値）のｇｍＮ／
ｇｍＰ依存性のシミュレーション結果を図３８に示す。
ｇｍＮ／ｇｍＰ＝１近辺で急激に低下し反転電圧はトラ
ンジスタＱ７、トランジスタＱ８のしきい値Ｖthに漸近
する。ところで、入力となるビット線電位Ｖbit は、た
とえばＶccにプリチャージされた後、セルのコンダクタ
ンスがゼロの理想的な状態（“０”セル読出）の状態で
フリーランニングに入った場合でも、隣接ビット線間容
量の影響を受け（本実施例ではベリファイ後のビット線
充電時の隣接ビット線間の容量の影響は解決されるが、
フリーランニング時の容量の影響は存在する）両側のビ
ット線のどちらか一方が低下すれば、図３９のように低
下してしまう。すなわち、両側ビット線に“０”セルが
接続されている場合はそのビット線の電位の低下はほと
んど起こらないが、片側もしくは両側に“１”セルが接
続されていればビット線電位の低下が生じる。従って、
この低下したビット線でも確実に“０”をセンスするた
めには、Ｖinv は低いことが望ましい。図３８では、ｇ
ｍＮ／ｇｍＰが１．８を過ぎたところより、反転電圧の
ｇｍＮ／ｇｍＰ依存性が急激に低下し、低いＶthに漸近
する。従って、この値は１．８以上が望ましい。この結
果、動作が安定し、電源電圧の変動、雑音等に影響を受
けにくい回路が得られる。また、このように設定する
と、マスクの合わせズレ等によりコンダクタンス変動、
ひいてはｇｍＮ／ｇｍＰの変動の影響をほとんど受けず
に反転電圧を設定することができる。このように、製造
上のメリットも享受できる。

【００７７】以上をまとめると、強制反転手段中の直列
ＭＯＳトランジスタの等価コンダクタンスｇｍＮとフリ
ップフロップ回路中の接続端を充電若しくは放電するた
めのＭＯＳトランジスタのコンダクタンスｇｍＰとの関
係は、ｇｍＮ／ｇｍＰ ＞ １．８であれば以上の効果
を得られる。

【００７８】図５は本発明の第２の実施例を示す回路図
である。第１の実施例と同一の回路素子については同一
の符号を付してある。１ビット線分の回路は、書き込み
データを一時的に保持するフリップフロップ回路１と、
ビット線ＢＬと、このビット線ＢＬに接続される、図２
９において説明したＮＡＮＤ型メモリセル２と、ビット
線ＢＬを充電するＰチャネルトランジスタＱ３と、ビッ
ト線ＢＬとフリップフロップ回路１とを接続するトラン
ジスタＱ４と、フリップフロップ回路１のビット線ＢＬ
と反対側のノードと０Ｖの接地電位との間に直列に接続
されたトランジスタＱ７、Ｑ８とからなる。

【００７９】このトランジスタＱ７、Ｑ８とで強制反転
手段を構成している。トランジスタＱ７のゲートはビッ
ト線ＢＬに接続されている。すべてのトランジスタＱ３
のゲートにはφ１信号線が接続され、このトランジスタ
Ｑ３は充電手段を構成している。また、すべてのトラン
ジスタＱ４のゲートにはφ２信号線が、Ｑ８のゲートに
はφ３信号線が接続される。

【００８０】トランジスタＱ３のソースは書き込み動作
時９Ｖ、それ以外の時は５Ｖとなる電源に接続されてい
る。また、フリップフロップ回路の電源も書き込み動作
時は９Ｖ、それ以外の時は５Ｖである。

【００８１】さらに、第１の実施例と異なる点は、信号
線φＲがゲートに接続された複数のトランジスタＱ１０
が各々のフリップフロップ回路１のノードＮと接地電位
との間に接続されている点である。このトランジスタＱ
１０はリセット手段を構成する。

【００８２】続いて、図６に示す読み出し時の動作波形
を参照して、図５の回路の動作を説明する。時刻ｔ０で
φ１が立ち下がりビット線ＢＬが５Ｖにプリチャージさ
れると同時に、φＲが５Ｖに立ち上がり、フリップフロ
ップ回路１がリセットされる。すなわちノードＮが０Ｖ
になる。続いて、時刻ｔ２でφ１が立ち上がり、ビット
線ＢＬはフローティング状態になり、メモリセル２の保
持データによってビット線ＢＬが放電される。時刻ｔ２
でφ３が立ち上がると、トランジスタＱ８が導通し、ビ
ット線電位の値に応じてトランジスタＱ７を介してフリ
ップフロップ１が強制反転される。

【００８３】このように、第１の実施例にただ一つのト
ランジスタＱ１０を付加するだけでベリファイ動作と同
じ読み出し経路で読み出し動作を行う事が可能となる。
従って、ベリファイ動作と読み出し動作とが正確に対応
し、電源電圧の変動、雑音等の影響を受けにくい回路と
なる。

【００８４】また、この読み出しは、ビット線電位を変
動させることなく行える。従って、ビット線の充放電に
かかる時間が不要になり、読み出しが高速に行える。さ
らに、読み出し時のビット線電位の検知レベルも、トラ
ンジスタＱ７のしきい値の調整によって行えるため、従
来（インバータのしきい値を用いた検知）よりも、より
低電位での検知が可能になる。この結果、電源電圧の低
電圧化にも対応でき、これによって信頼性も向上する。

【００８５】図７は第２の実施例の種々の変形例を示す
回路図である。（ａ）は図５と同様であるが、参考のた
め記載してある。（ａ）から（ｄ）までは、フリップフ
ロップ回路のビット線側にＮチャネルトランジスタＱ１
０を接続した例、（ｅ）から（ｈ）までは、フリップフ
ロップ回路のビット線と反対側にＰチャネルトランジス
タＱ１１を接続した例である。いずれも第２の実施例と
同様の動作をするため、説明を省略する。

【００８６】図８各々は第３の実施例を示す回路図であ
る。これは、インバータ８０もしくはＮＡＮＤゲート８
１を介してビット線電位をセンスし、これにより強制反
転用のトランジスタＱ８０を駆動する例である。（ａ）
から（ｄ）にその種々の変形例を示す。これらは第１の
実施例と異なり、フリップフロップ回路１のビット線Ｂ
Ｌ側のノードをトランジスタＱ８０で強制反転させる。
この結果、フリップフロップ回路上を跨ぐ配線が必要な
く、無理なくパターンの作成が行える。また、インバー
タ８０は小さなトランジスタ（コンダクタンスの小さい
トランジスタ）を用いることができ、配線の引き回しが
困難なときはより効果的である。さらに、フリップフロ
ップ回路の反転電圧（ビット線に印加する最低電圧）は
インバータ８０のしきい電圧のみで定まるため、設計上
の問題が緩和される。さらに、インバータ８０のしきい
電圧は電源電圧に応じて変化するため、低電圧化にも対
応できる。

【００８７】図９各々は第４の実施例を示す回路図であ
る。これは、第３の実施例にφＲもしくはＢφＲによっ
て駆動されるリセットトランジスタを設けた例である。
動作は第２の実施例とほぼ同様であるため、説明を省略
する。

【００８８】図１０は一括ベリファイ機能を具備した第
５の実施例の構成を示す回路図である。第１の実施例で
は全ビットに対する書き込みが完了していることを検出
することについては考慮されていなかった。例えば、フ
リップフロップ回路１のノードＮを順次検出して、すべ
てのビットについて５Ｖがラッチされていれば書き込み
が完了である。これを一括検出する回路が一括ベリファ
イ回路である。

【００８９】一括ベリファイ回路は、図１０のトランジ
スタＱ２０１…Ｑ２０３、トランジスタＱ２１、インバ
ータ２０とからなる。また、第１の実施例と同一な回路
素子については同一の符号を付してある。すなわち、１
ビット線分の回路は書き込みデータを一時的に保持する
フリップフロップ回路１と、ビット線ＢＬと、ビット線
ＢＬに接続される、図２９におけるＮＡＮＤ型メモリセ
ル２と、ビット線ＢＬを充電するＰチャネルトランジス
タＱ３と、ビット線ＢＬとフリップフロップ回路１とを
接続するトランジスタＱ４と、フリップフロップ回路１
のビット線ＢＬと反対側のノードと０Ｖの接地電位との
間に直列に接続されたトランジスタＱ７、Ｑ８とからな
る。このトランジスタＱ７、Ｑ８とで強制反転手段を構
成している。トランジスタＱ７のゲートはビット線ＢＬ
に接続されている。

【００９０】すべてのトランジスタＱ３のゲートにはφ
１信号線が接続され、このトランジスタＱ３は充電手段
を構成している。また、すべてのトランジスタＱ４のゲ
ートにはφ２信号線が、Ｑ８のゲートにはφ３信号線が
接続される。また、トランジスタＱ３のソースは書き込
み動作時９Ｖ、それ以外の時は５Ｖとなる電源に接続さ
れている。また、フリップフロップ回路の電源も書き込
み動作時は９Ｖ、それ以外の時は５Ｖである。また、制
御回路１７の一部を抜き出し、クロック発生回路として
図示してある。これは、φ１、φ２、φ３、φ５各信号
線を所定のタイミングで駆動制御する。

【００９１】ベリファイ動作の動作原理は第１の実施例
と同様である。全ビット書き込み終了検知は、以下のよ
うに行う。すなわち、ベリファイ動作を終えた後、φ５
を立ち下げ共通ベリファイ線２６を５Ｖにプリチャージ
する。ここで、トランジスタＱ２０１・・２０３のうち
一つでもオンし、導通すれば、共通ベリファイ線２６が
放電される。また、トランジスタＱ２０１からトランジ
スタＱ２０３のすべてがオフし、非導通であれば、共通
ベリファイ線２６は５Ｖのままである。

【００９２】トランジスタＱ２０１・・トランジスタＱ
２０３はそれぞれ、対応するフリップフロップ回路１の
ノードＮの反対側のノードＢＮに接続されているため、
ノードＮが５ＶであればノードＢＮが０Ｖとなり、トラ
ンジスタＱ２０１・・Ｑ２０３が非導通となり、ノード
Ｎが０ＶであればノードＢＮが５Ｖとなり、トランジス
タＱ２０１・・Ｑ２０３が導通する。

【００９３】この結果、ベリファイ後のノードＮ１・・
ノードＮ３のうち、一つでも０Ｖの電位ビットがあれば
（すなわち書き込みがまだ完了していないビットがあれ
ば）共通ベリファイ線２６は放電し、ＶＦＹは５Ｖとな
る。また、ベリファイ後のノードＮ１……Ｎ３のすべて
が５Ｖとなれば（すなわち全ビットに対して書き込みが
終了していれば）共通ベリファイ線２６は５Ｖのままで
あり、ＶＦＹは０Ｖとなる。

【００９４】このように、第５の実施例のように一括ベ
リファイ回路を設けると、全ビットの書き込みが終了し
ているか否かを一括して検出できる。この結果、書き込
み動作及びベリファイ動作のサイクルをいつ停止すべき
かを判定できる。第５の実施例では、ＶＦＹが０Ｖとな
るまで書き込み動作、ベリファイ動作を繰り返し行えば
良い。

【００９５】また、一括ベリファイ回路と上述の強制反
転型センスアンプとを組み合わせると、ベリファイ時間
が短縮されるという効果も得られる。すなわち、強制反
転型のセンスアンプ中のフリップフロップ回路１のラッ
チデータは、ベリファイ前は全て、ノードＮが“Ｈ”、
ノードＢＮが“Ｌ”であるため、トランジスタＱ２０１
〜Ｑ２０３は全てオフしている。従って、φ５を“Ｈ”
にして共通ベリファイ線２６を充電するタイミングはベ
リファイ読み出し中もしくはそれ以前に設定することが
できる。従来例に説明した各種のセンス方式では、ベリ
ファイ読み出しが全て終了してから共通ベリファイ線２
６を充電する必要があった。しかし、本実施例では、当
該充電をより速いタイミングで行うことが可能となる。
従って、一括ベリファイ時間、ひいては書き込み時間全
体の短縮につながる。

【００９６】図１１、図１２それぞれは上記第５の実施
例の種々の変形例を示す要部の回路図である。図１１
（ａ）は図１０の回路と同様であるが、比較のため記載
した。（ｂ）は一括ベリファイ回路をＰチャネルトラン
ジスタＱ２１ｘ（ｘは１，２，３）を直列接続して構成
した例である。図１２（ｃ）は図１１（ａ）と同様Ｎチ
ャネルトランジスタＱ２０ｘ（ｘは１，２，３）でなる
一括ベリファイ回路を対応するフリップフロップ回路１
のノードＮ側に構成した例である。図１２（ｄ）は図１
１（ｂ）と同様ＰチャネルトランジスタＱ２１ｘ（ｘは
１，２，３）を対応するフリップフロップ回路１のノー
ドＮ側に接続し一括ベリファイ回路を構成した例であ
る。いずれも、図１０の回路と同様の動作を行うため、
動作説明の詳細は省略する。（ａ）及び（ｄ）の構成は
放電用の検出トランジスタは全て並列接続されているた
め、一括ベリファイが他者よりもより高速に行える。
（ｂ）及び（ｃ）は検出トランジスタが直列に接続され
ているためチップ面積の低減に結びつく。また、（ａ）
は最適の例であり、並列接続であること及びＮチャネル
トランジスタを用いていることの両者により他の三者よ
りもより高速化が実現できる。

【００９７】図１３はそれぞれ第６及び第７の実施例を
示す回路図である。これらは、１つのフリップフロップ
回路１を複数のビット線で共有した例である。図１３
（ａ）は第６の実施例の回路構成である。すなわち、フ
リップフロップ回路１とこれに接続されたビット線ＢＬ
Ｌ及びビット線ＢＬＲと、φ１１、φ１２、φ１３によ
り制御される第１のベリファイ読み出し系６１とφ２
１、φ２２、φ２３によって制御される第２のベリファ
イ読み出し系６２とからなる。この結果、フリップフロ
ップ回路１をビット線ＢＬＬとビット線ＢＬＲとで共有
することができ、パターン面積の削減という効果が得ら
れる。

【００９８】図１３（ｂ）は、第７の実施例の回路構成
である。ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とが
１つのフリップフロップ回路１を共有した例である。ビ
ット線の切り換えは信号Ｓ１……Ｓ４によって制御され
るトランジスタＱ７１……Ｑ７４によって行う。この結
果、第６実施例と同様にパターン面積の削減という効果
が得られる。さらに、複数の隣接するビット線により、
センスアンプを共有するため、パターン配置において、
比較的配置の困難なセンスアンプを、余裕を持って配置
できるという効果がある。これは、上述の強制反転型の
センスアンプと組み合わせると、より効果がある。すな
わち、強制反転型センスアンプではビット線と反対側の
フリップフロップノードに強制反転手段を接続するた
め、配線の引き回しが厄介である。４本のビット線毎に
センスアンプを共有すると、この配線の引き回しを余裕
を持っておこなえる。設計上、４本毎にまとめるのが好
適である。

【００９９】以上、第１の実施例から第７の実施例にお
いてＮＡＮＤ型メモリセルを用いた場合の回路構成を説
明した。これは、（１）書き込みを行う際にしきい値を
シフトさせる場合にはビット線を０Ｖにし、ベリファイ
時に読み出した結果、ビット線が５Ｖのままであればフ
リップフロップ回路のラッチデータを反転させる例であ
る。

【０１００】これ以外の組み合わせとして、（２）書き
込みを行う際にしきい値をシフトさせる場合にはビット
線を０Ｖにし、ベリファイ時に読み出した結果ビット線
が０Ｖとなればフリップフロップ回路のラッチデータを
反転させる例（例えば、消去時に浮遊ゲートに電子を注
入し、書き込みは選択的にドレインから電子を引き抜く
ことによりしきい値を負方向にシフトするＮＯＲ型メモ
リセル構造の場合）、（３）書き込みを行う際にしきい
値をシフトさせる場合にはビット線を５Ｖにし、ベリフ
ァイ時に読み出した結果ビット線が５Ｖのままであれば
フリップフロップ回路のラッチデータを反転させる例
（例えば、消去時に浮遊ゲートから電子を引き抜き、書
き込み時は選択的にドレインから電子を注入することに
よりしきい値を正方向にシフトするＮＯＲ型メモリセル
構造の場合）、及び、（４）書き込みを行う際にしきい
値をシフトさせる場合にはビット線を５Ｖにし、ベリフ
ァイ時に読み出した結果ビット線が０Ｖとなればフリッ
プフロップ回路のラッチデータを反転させる例（例え
ば、消去時に浮遊ゲートに電子を注入し、書き込みは選
択的にドレインから電子を引き抜くことによりしきい値
を負方向にシフトするＮＡＮＤ型メモリセル構造の場
合）がある。

【０１０１】上記（２）の例を図１４、図１５、図１
６、図１７に示す。それぞれ、第１の実施例、第２の実
施例、第３の実施例、第４の実施例に対応する実施例で
ある。動作はそれぞれ対応する実施例と同様のため、説
明を省略する。

【０１０２】上記（３）の例を図１８、図１９、図２
０、図２１に示す。それぞれ、第１の実施例、第２の実
施例、第３の実施例、第４の実施例に対応する実施例で
ある。動作はそれぞれ対応する実施例と同様のため、説
明を省略する。

【０１０３】また、図２２及び図２３に一括ベリファイ
の例を示す。これらは、第５の実施例に対応するため、
その説明は省略する。上記（４）の例を図２４、図２
５、図２６、図２７に示す。それぞれ、第１の実施例、
第２の実施例、第３の実施例、第４の実施例に対応する
実施例である。動作はそれぞれ対応する実施例と同様の
ため、説明を省略する。

【０１０４】続いて、本発明を用いた最も好適な実施例
を図２８に示す。枠７−（ｂ）で囲った部分が図７
（ｂ）と同様の構成である。すなわちφＲが立ち上がれ
ばフリップフロップ回路１のノードＢＮは“１”にセッ
トされる。また、ビット線ＢＬが、“１”になっている
状態でφ３が立ち上がればフリップフロップ回路１は反
転することになる。

【０１０５】前述したようにこのビット毎ベリファイ回
路は実際の応用では並列に数千個並べられ、すべてのビ
ット線が“１”になっている状態でφ３の読み出しパル
スが入力されると、すべてのフリップフロップ回路１が
反転することになる。このとき、フリップフロップ回路
１に貫通電流が流れ、チップの消費電力が増加したり、
ＰチャネルトランジスタＱ３３のソース電位が配線抵抗
などによって低下してしまい、動作が不安定になる可能
性がありうる。

【０１０６】上記問題の動作を防止し、貫通電流がある
一定の電流以上流れないようにするのが、各Ｑ３１、Ｑ
３３と電源との間にそれぞれ挿入されているＰチャネル
トランジスタＱ３５，Ｑ３６である。各トランジスタの
ゲートが別になっている理由は、ビット線に中間電位な
どが入力された場合、Ｑ３６を流れる電流が多いことか
ら、Ｑ３６のゲート電位を上げて貫通電流を絞り、Ｑ３
５のゲート電位は下げぎみにしてフリップフロップ回路
回路１の安定性を増加させる等フレキシブルな構成とす
るためである。無論、仕様との兼ね合いでゲートを共有
化したり、ＰＭＯＳトランジスタのディメンジョンでコ
ンダクタンスを調整するなどのバリエーションが種々考
えられる。

【０１０７】トランジスタＱ３５により貫通電流を絞れ
ば、フリップフロップ回路１を反転させるビット線電位
のしきい値をトランジスタＱ７のしきい値近辺に設定す
ることが可能であり、ビット線間容量によるノイズの影
響をなくすことができる。

【０１０８】また、ビット線電位はプログラム／消去時
に高電圧が印加されるが、デプレッションタイプのＭＯ
ＳトランジスタＱ３７をビット線とセンスアンプ入口の
間に挿入し、高電圧をカットする常套手段を用いれば、
センスアンプ系は低電圧系のトランジスタで形成できる
ため、占有面積を小さく、また、性能も向上させること
ができる。

【０１０９】なお、フリップフロップ回路１のデータは
カラムデコード信号ＣＳがゲートに入力されたトランス
ファーゲートを介してＩＯ線に読み出される。またＩＯ
線を外部からフルスイングさせれば、任意のデータをフ
リップフロップ回路に書き込むことが可能である。

【０１１０】また、ビット線を選択状態にしたうえでＩ
Ｏ／ＢＩＯ線によってノードＢＮの電位を“０”とし、
さらにトランジスタＱ３５をオフ状態におくと、ＩＯ／
ＢＩＯ線からビット線に流れ込む電流が測定可能とな
る。ビット線電流とはセルに流れ込む電流や不良による
リーク電流であり、この機能が追加されることによりメ
モリのデバイス情報をより正確に取得することができる
ようになる。

【０１１１】上記実施例によれば、ビット毎ベリファイ
が可能となるのみならず、ノイズに強く、消費電流が小
さくしかもテスト機能が付加されたセンスアンプ回路が
実現できる。

【０１１２】続いて、上述の説明中で一部触れたが、本
発明はＮＡＮＤ型ＥＥＰＲＯＭセルのみでなく、ＮＯＲ
型ＥＥＰＲＯＭセルについても適用できることを示す。
図４０は図２６（ａ）を抜き出し、メモリセルを併せて
記載したものである。

【０１１３】メモリセルの例として、消去、書き込み共
にＦＮトンネル電流を用いる選択トランジスタ付きセル
を用いる。ＦＮトンネル電流を書き込みに用いるセルは
多数（例えば４０００ビット程度）を同時に書き込むこ
とができ、このため、本発明のビット毎ベリファイの効
果が最大限に発揮できるからである。また、選択トラン
ジスタが接続されていると、各浮遊ゲート付きトランジ
スタのドレインストレスが低減されるため、さらに望ま
しい。図４０に示すセルは浮遊ゲートに一斉に電子を注
入し、しきい値を高めた状態を消去と定義し、書き込み
は、ＳＬ０に電圧を印加し、選択トランジスタをオンし
て導通させた後、書き込みを行うトランジスタのドレイ
ンに正電圧のバイアスをかけ、選択されたトランジスタ
の制御ゲート（ワード線ＷＬ０、ＷＬ１‥のうちのひと
つ）に負バイアスを印加して、選択ビットの浮遊ゲート
中の電子を放出させ、しきい値を低下させることによっ
て行う。このとき、浮遊ゲートから電子が抜けすぎ、し
きい値が０Ｖ以下になるとワード線が非選択でも電流が
流れ、選択セルの情報が読めなくなる。このため、ＮＡ
ＮＤ型セルと同様、ビット毎ベリファイを用い、しきい
値を検出しながら書き込む方が安定動作が期待できる。
しきい値分布の定義については図４１を参照されたい。

【０１１４】図４０において、選択セルＭ１１にデータ
を書き込みたい（浮遊ゲートの電子を放出させたい）時
は、強制反転型のセンスアンプを構成するフリップフロ
ップ回路１のビット線側のノードが“Ｈ”になるように
リセットする。図示しないリセットトランジスタを用い
るか、カラムゲートを介して外部からデータをロードす
る方式が考えられる。この状態で、フリップフロップ回
路１の電源を高電位、例えば７Ｖ程度に持ち上げ、ドレ
インを高電位にバイアス、この状態で、ＷＬ０に−１０
Ｖ程度の負バイアスを印加する。これによって選択セル
の浮遊ゲートから電子が放出される。続いて、ベリファ
イは、まず、φ２を“Ｌ”にし、トランジスタＱ４をオ
フし、ＳＬ０を“Ｌ”にし、選択トランジスタＱ０５を
オフした状態で、ＷＬ０を所定のベリファイ電位に設
定、ビット線ＢＬをトランジスタＱ３でプリチャージす
る。その後、ＳＬ０をオンし、ビット線をフリーランニ
ング状態におく。この時、もし、しきい値がベリファイ
電位より下がっていれば、ビット線電位は低下してゆ
き、インバータ５０からは“Ｈ”が出力される。従っ
て、あるタイミングでφ３が“Ｈ”になれば、フリップ
フロップ１は強制的に反転され、ビット線側のノードは
“Ｌ”になる。このノードが“Ｌ”となれば、書き込み
時にたとえワード線に負バイアスが印加されても、ドレ
インが０Ｖのままなので浮遊ゲート内の電子が放出され
ることはない。一方、セルのしきい値がベリファイ電位
以上であれば、ビット線プリチャージレベルを維持する
ため、フリップフロップ回路１は反転せず、再度の書き
込みが行われる。選択セルを消去状態のまま保持したい
ときは、フリップフロップ回路１のビット線ＢＬ側のノ
ードは“Ｌ”となるようにデータをロードすれば、ドレ
インに電位が印加されないため、セルは消去状態のしき
い値を維持する。

【０１１５】また、通常の読み出しは、セルの制御ゲー
トにベリファイ電位のかわりに適切な電位（例えばＶc
c）を印加し、上記ベリファイと同様な動作を行えば良
い。このように、書き込み時にしきい値を低下させる種
類のＮＯＲ型ＥＥＰＲＯＭについても本発明は適用で
き、ＮＡＮＤ型と同様な効果が得られる。特に、ＦＮト
ンネル電流を書き込みに用いるセルに用いると、多ビッ
ト同時書き込みのメリットを享受でき、選択トランジス
タを用いる型のセルはストレスの関係上望ましい。

【０１１６】以上、本発明をいくつかの実施例を用いて
説明してきたが、本発明の主旨を逸脱しない限り変形は
可能であり、本発明の範囲もこれら実施例に限定させる
ものではない。

【０１１７】

【発明の効果】以上説明したように、本発明を用いる
と、１回の書き込み動作及びベリファイ動作で書き込み
が完了したときは強制反転手段によりフリップフロップ
回路のデータが反転される。この結果、ビット毎ベリフ
ァイが実現される。

【０１１８】また、従来のようにビット線の電位を変動
させることがない。ビット線の電位は強制反転手段に入
力されるのみだからである。また、電流の貫通経路もな
く構成でき、消費電力の増大もない。

【図面の簡単な説明】

【図１】 本発明の第１の実施例に関わる不揮発性半導
体記憶装置の全体回路構成を示す回路ブロック図。

【図２】 本発明の不揮発性半導体記憶装置の要部を示
す回路図。

【図３】 図２の構成の回路における書き込み時の動作
波形図。

【図４】 第１の実施例の変形例の構成を示す回路図。

【図５】 本発明の第２の実施例の構成を示す回路図。

【図６】 図５の構成の回路における読み出し時の動作
波形図。

【図７】 第２の実施例の変形例の構成を示す回路図。

【図８】 本発明の第３の実施例の構成を示す回路図。

【図９】 本発明の第４の実施例の構成を示す回路図。

【図１０】 本発明の第５の実施例の構成を示す回路
図。

【図１１】 この発明の一実施例による構成の回路図。

【図１２】 第５の実施例の変形例を示す要部の回路
図。

【図１３】 図１２に続いて第５の実施例の変形例を示
す要部の回路図。

【図１４】 第１の実施例に対応する変形例を示す要部
の回路図。

【図１５】 第２の実施例に対応する変形例を示す要部
の回路図。

【図１６】 第３の実施例に対応する変形例を示す要部
の回路図。

【図１７】 第４の実施例に対応する変形例を示す要部
の回路図。

【図１８】 第１の実施例に対応する変形例を示す要部
の回路図。

【図１９】 第２の実施例に対応する変形例を示す要部
の回路図。

【図２０】 第３の実施例に対応する変形例を示す要部
の回路図。

【図２１】 第４の実施例に対応する変形例を示す要部
の回路図。

【図２２】 第５の実施例に対応する変形例を示す要部
の回路図。

【図２３】 図２２に続いて第５の実施例の変形例を示
す要部の回路図。

【図２４】 第１の実施例に対応する変形例を示す要部
の回路図。

【図２５】 第２の実施例に対応する変形例を示す要部
の回路図。

【図２６】 第３の実施例に対応する変形例を示す要部
の回路図。

【図２７】 第４の実施例に対応する変形例を示す要部
の回路図。

【図２８】 本発明を用いた最も好適な実施例の構成を
示す回路図。

【図２９】 （ａ）はＮＡＮＤ型フラッシュメモリのセ
ル構造を示す回路図、（ｂ）は（ａ）のメモリセルのし
きい値の個数分布を示すしきい値分布図

【図３０】 図２９のメモリセルにおける読み出し、消
去及び書き込み動作時にメモリセルに印加する電圧を表
にして示した図。

【図３１】 図２９のメモリセルにおける消去動作時、
書き込み動作時しきい値の分布図。

【図３２】 図２９のメモリセルにおける書き込み速度
のばらつきを示す特性図。

【図３３】 ビット毎ベリファイをチップ内部で実現す
る従来の簡略化した回路図。

【図３４】 図３３の構成における書き込み時の動作波
形図。

【図３５】 図３４における一部の期間の実際的な波形
図。

【図３６】 図３３の構成における問題点を示す回路
図。

【図３７】 第１の実施例の回路中フリップフロップ回
路の詳細を示す回路図。

【図３８】 反転電圧Ｖint のｇｍＮ／ｇｍＰ依存性を
示す図。

【図３９】 動作時のビット線電位Ｖbit の変化を示す
図。

【図４０】 本発明をＮＯＲ型ＥＥＰＲＯＭに適用した
時の回路図。

【図４１】 ＮＯＲ型メモリセルのしきい値分布を示し
た図。

【符号の説明】

１…フリップフロップ回路、１０…不揮発性半導体記憶
装置、１１…メモリセルアレイ、１２…、１３…センス
回路及び書き込みデータラッチ、Ｑ３…Ｐチャネルトラ
ンジスタ、Ｑ４，Ｑ７，Ｑ８，…Ｎチャネルトランジス
タ。１７…制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−286497（ＪＰ，Ａ) 特開 平１−159896（ＪＰ，Ａ) 特開 平３−150794（ＪＰ，Ａ) 特開 平２−206093（ＪＰ，Ａ) 特開 平２−40199（ＪＰ，Ａ) 特開 平６−76586（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02 - 16/06

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】書き込みデータが第１及び第２の状態とし
   てラッチされるデータラッチ回路と、 しきい値が第１の範囲及び第２の範囲をとることにより
   情報を記憶するトランジスタからなり、書き込み動作時
   に、前記データラッチ回路が前記第１の状態をラッチし
   ている際には前記しきい値は前記第１の範囲から前記第
   ２の範囲の方向にシフトさせられ、前記データラッチ回
   路が前記第２の状態をラッチしている際には前記しきい
   値のシフトが抑圧される不揮発性メモリセルと、 この不揮発性メモリセルに接続されたデータ線と、 前記データラッチ回路の一端と所定電位との間にソース
   ・ドレインが接続された第１のＰＭＯＳトランジスタ
   と、 この第１のＰＭＯＳトランジスタのゲートと前記データ
   線との間に接続されたセンス回路とを具備し、 前記センス回路は、前記データ線の電位をセンスし、前
   記不揮発性メモリセルのトランジスタしきい値が第２の
   範囲までシフトされた時は、前記データラッチ回路が第
   ２の状態となるように前記第１のＰＭＯＳトランジスタ
   をオンさせることを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】前記データラッチ回路の一端と前記所定電
   位との間で前記第１のＰＭＯＳトランジスタと直列に接
   続された第２のＰＭＯＳトランジスタをさらに具備する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装
   置。
3. 【請求項３】前記第２のＰＭＯＳトランジスタは、前記
   データラッチ回路の一端と前記第１のＰＭＯＳトランジ
   スタの間に接続されることを特徴とする請求項２記載の
   不揮発性半導体記憶装置。
4. 【請求項４】前記データラッチ回路は、インバータが逆
   並列接続されてなることを特徴とする請求項１乃至請求
   項３のいずれか記載の不揮発性半導体記憶装置。
5. 【請求項５】前記センス回路は前記データ線の電位をセ
   ンスする際、入力電位を反転させて出力することを特徴
   とする請求項１乃至請求項４のいずれか記載の不揮発性
   半導体記憶装置。
6. 【請求項６】電気的にデータの書き込み及び消去が行わ
   れる不揮発性メモリセルと、 この不揮発性メモリセルに接続されたデータ線と、 このデータ線に接続されたセンス・データラッチ回路と
   を具備し、 前記センス・データラッチ回路は、１対のノードに互い
   に相補的な状態が保持されるラッチ回路と、前記ラッチ
   回路の一方のノードと所定電位との間にソース・ドレイ
   ンが接続され前記データ線の電位に応じてオンオフ制御
   されるＰＭＯＳトランジスタとを有することを特徴とす
   る不揮発性半導体記憶装置。
7. 【請求項７】前記ラッチ回路の一方のノードと前記所定
   電位との間で前記ＰＭＯＳトランジスタと直列に接続さ
   れたＭＯＳトランジスタをさらに具備することを特徴と
   する請求項６記載の不揮発性半導体記憶装置。
8. 【請求項８】前記ＭＯＳトランジスタは、前記ラッチ回
   路の一方のノードと前記ＰＭＯＳトランジスタの間に接
   続されることを特徴とする請求項７記載の不揮発性半導
   体記憶装置。
9. 【請求項９】同時にデータの書き込みを行う複数個の不
   揮発性メモリセルの全ビットで書き込みが完了している
   ことを検出する一括ベリファイ回路をさらに具備するこ
   とを特徴とする請求項１乃至請求項８のいずれか記載の
   不揮発性半導体記憶装置。