KR100585628B1 - 불휘발성 반도체 메모리 장치의 프로그램 구동방법 - Google Patents

불휘발성 반도체 메모리 장치의 프로그램 구동방법 Download PDF

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Abstract

불휘발성 반도체 메모리 장치의 프로그램 구동방법이 게시된다. 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 메모리셀 프로그램 구간과 확인독출구간 사이에, 프로그램하고자 하는 메모리셀이 연결되는 비트라인의 디스차아지 과정이 생략된다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 프로그램 속도가 현저히 개선될 수 있으며, 또한, 전류의 소모가 현저히 감소된다.
불휘발성, 반도체, 메모리, 프로그램, 확인, 비트라인, 디스차아지

Description

불휘발성 반도체 메모리 장치의 프로그램 구동방법{PROGRAM OPERATING METHOD OF NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITHOUT BITLINE DISCHARGE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 설명하기 위한 도면이다.
도 2는 본 발명의 프로그램 구동방법이 적용되는 불휘발성 반도체 메모리 장치의 예를 나타내는 도면이다.
도 3은 도 2의 메모리셀의 프로그램을 설명하기 위한 도면으로서, 메모리셀의 구조를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 나타내는 타이밍도이다.
도 5는 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 나타내는 도면이다.
도 6 및 도 7은 본 발명의 프로그램 구동방법이 적용되는 불휘발성 반도체 메모리 장치의 다른 예들을 나타내는 도면들이다.
* 도면의 주요부분에 대한 부호의 설명 *
P10, P10', P110, P110': 메모리셀 프로그램 구간
P20, P120,: 확인독출 구간
P31, P32, P130:비트라인 디스차아지 구간
T11, T11', T111: 비트라인 셋업과정
T12, T12', T112, T112': 문턱전압 제어과정
T21, T121: 비트라인 프리차아지 과정
T22, T122: 비트라인 독출과정
VPGM: 프로그램 전압 VPASS: 패스전압
VF: 확인독출 전압
BLe: 이븐 비트라인 BLo: 오드 비트라인
본 발명은 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 관한 것으로서, 특히 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 장치에서의 데이터 프로그램은, 프로그램을 하기 위하여 선택되는 메모리셀(이하, '선택되는 메모리셀'이라 함)의 문턱전 압(threshold voltage)의 제어를 통하여, 수행된다. 즉, 상기 '선택되는 메모리셀'의 워드라인(WL)에 소정의 프로그램 전압이 인가되고, 비트라인(BL)은 프로그램하고자하는 데이터(이하, '프로그램 데이터'라 함)에 따른 전압으로 제어됨으로써, 상기 '선택되는 메모리셀'에 대한 데이터 프로그램이 수행된다. 이때, 상기 '선택되는 메모리셀'의 문턱전압의 제어는 상기 비트라인(BL)의 전압레벨에 의존하게 된다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 설명하기 위한 도면이다. 종래의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, '메모리셀 프로그램 구간(P10)', '확인독출 구간(P20)'이 수행된다. 상기 '메모리셀 프로그램 구간(P10)'에서는, 비트라인(BL)의 전압을 이용하여 '선택되는 메모리셀'의 문턱전압을 증가시키는 동작이 수행된다. 이때, 상기 '선택되는 메모리셀'이 연결되는 비트라인(BL)은 접지전압(VSS)(즉, 프로그램 가능상태)으로 제어되며, '선택되는 메모리셀'이 연결되지 않는 비트라인(BL)은 전원전압(VDD)(프로그램 금지상태)으로 제어된다. 그리고, 상기 '확인독출 구간(P20)'에서는, 상기 '메모리셀 프로그램 구간(P10)'이 수행된 상기 '선택되는 메모리셀'의 프로그램이 불량(fail)인지 여부를 확인하기 위한 동작이 수행된다. 이때, 상기 '선택되는 메모리셀'의 데이터가 비트라인(BL)에 반영된다. 그리고, 상기 '확인독출 구간(P20)'에서, 상기 '선택되는 메모리셀'의 프로그램이 불량(fail)으로 확인되면, 다시 상기 '선택되는 메모리셀'을 프로그램하기 위한 '메모리셀 프로그램 구간(P10')'이 진행된다.
그리고, 도 1의 종래의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 상기 '메모리셀 프로그램 구간(P10)과 상기 '확인독출 구간(P20)' 사이에는 비트라인 디스차아지 구간(P31)이 존재한다. 또한, 상기 '확인독출 구간(P20)'과 상기 '메모리셀 프로그램 구간(P10')에도 비트라인 디스차아지 구간(P32)가 존재한다. 상기 디스차아지 과정(P31, P32)에서는, 상기 비트라인(BL)들은 모두 접지전압(VSS)으로 제어된다. 참고로, 도 1의 문턱전압 제어과정(T12, T12')에서는, 문턱전압을 제어하기 위하여, '선택되는 메모리셀'의 워드라인(WL)에 프로그램 전압(VPGM)이 인가된다. 그리고, 비트라인 독출과정(T22)에서는, '선택되는 메모리셀'의 데이터에 의하여, 비트라인(BL)이 디벨로프된다.
그런데, 도 1의 종래의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 모든 비트라인(BL)이 일단 디스차아지되는 상기 디스차아지 구간(P31, P32)이 진행된 후에, 다시 비트라인(BL)을 프리차아지하는 비트라인 프리차아지 과정(T21) 혹은 비트라인(BL)을 다시 셋업하는 비트라인 셋업 과정(T11')이 진행된다.
따라서, 도 1의 종래의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서는, 상기 비트라인 디스차아지 구간(P31, P32)으로 인하여, 데이터 프로그램의 소요시간 및/또는 불필요한 전류의 소모를 증가시키는 요인으로 작용한다는 문제점이 발생된다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 데이터 프로그램의 소요시간 및/또는 전류소모를 감소시키는 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 관한 것이다. 본 발명의 프로그램 구동방법이 적용되는 불휘발성 반도체 메모리 장치는 서로 쌍을 이루는 이븐 비트라인과 오드 비트라인 그리고, 대응하는 상기 이븐 비트라인 및 상기 오드 비트라인에 전기적으로 연결되는 다수개의 메모리셀들을 가진다. 그리고, 상기 이븐 비트라인과 상기 오드 비트라인은 배타적으로 선택된다. 본 발명의 일면에 따른 상기 불휘발성 반도체 메모리 장치의 프로그램 구동방법은 상기 이븐 비트라인과 상기 오드 비트라인 중 선택되는 어느하나의 비트라인에 연결되는 선택되는 메모리셀에 데이터를 프로그램하기 위하여, 상기 선택되는 메모리셀의 문턱전압을 제어하는 문턱전압 제어단계로서, 상기 선택되는 메모리셀의 문턱전압의 제어는 상기 선택되는 비트라인의 전압레벨에 의존되는 상기 문턱전압 제어단계; 상기 이븐 비트라인과 상기 오드 비트라인 중 비선택되는 다른 어느하나의 비트라인을 접지전압으로 디스차아지하는 비트라인 디스차아지 단계; 및 상기 문턱전압이 제어되는 상기 선택되는 메모리셀에 프로그램된 데이터를 확인하기 위하여, 상기 선택되는 메모리셀의 데이터를 독출하는 확인독출단계를 구비한다. 그리고, 상기 선택되는 메모리셀의 문턱전압의 제어가 발생된 후로부터 상기 확인독출단계의 수행전에는, 상기 선택되는 비트라인을 상기 접지전압으로 디스차아지하기 위한 동작은 배제된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 프로그램 구동방법이 적용되는 불휘발성 반도체 메모리 장치의 예를 나타내는 도면이다. 도 2를 참조하면, 상기 불휘발성 반도체 메모리 장치에는, 메모리셀 어레이(100) 및 로우 디코더(200)가 포함된다.
상기 메모리셀 어레이(100)는 대응하는 이븐 비트라인(BLe) 및 오드 비트라인(BLo)에 각각 연결되는 이븐 셀 스트링(STe)과 오드 셀 스트링(STo)을 포함한다. 본 발명의 프로그램 구동방법에서는, 상기 이븐 비트라인(BLe)과 상기 오드 비트라인(BLo)은 서로 하나의 쌍을 이루며, 배타적으로 선택된다. 즉, 상기 이븐 비트라인(BLe)과 상기 오드 비트라인(BLo)이 동시에 선택되는 경우는 배제된다. 이때, 비선택되는 비트라인(BLe, BLo)은, 선택되는 비트라인(BLe, BLo)의 센싱이 수행되는 동안에, 쉴딩라인(shielding line)으로서의 역할을 수행한다.
그리고, 각 셀 스트링(STe, STo)은, 도 2에 도시되는 바와 같이, 대응하는 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결되는 스트링 선택 트랜지스터 (string selecting transistor, SST), 공통 소오스 라인(common source line, CSL)에 연결되는 그라운드 선택 트랜지스터(ground selecting transistor, GST), 그리고, 상기 스트링 선택 트랜지스터(SST)와 상기 그라운드 선택 트랜지스터(GST) 사이에 직렬로 연결되는 메모리셀(MC)들로 구성된다. 따라서, 도 2에 도시되는 불휘발성 반도체 메모리 장치는 낸드(NAND) 타입으로 구현됨을 알 수 있다.
상기 스트링 선택 트랜지스터(SST)는 스트링 선택신호(SSL)에 의하여 게이팅되며, 상기 그라운드 선택 트랜지스터(GST)는 그라운드 선택신호(GSL)에 의하여 게이팅된다. 그리고, 상기 메모리셀(MC)들의 제어 게이트에는 워드라인 신호(WL1~WLn)이 인가된다.
여기서, 상기 스트링 선택신호(SSL), 상기 그라운드 선택신호(GSL) 및 상기 워드라인 신호(WL1~WLn)는 상기 로우 디코더(200)로부터 제공된다. 상기 로우 디코더(200)의 구현은 당업자에게는 자명하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
상기 메모리셀들(MC)은, 도 3에 도시되는 바와 같이, 소오스/드레인(S/D), 플로팅 게이트(floating gate, FG) 및 제어 게이트(control gate, CG)를 갖는 플로팅 게이트 트랜지스터로 구현된다. 상기 메모리셀(MC)들은, 잘 알려진 바와 같이, 채널핫일렉트론(Channel Hot Electron, 이하, 'CHE'라 함) 또는 파울러-노드하임(Fowler-Nordheim, 이하, 'F-N'이라 함) 터널링 현상을 이용하여, 프로그램이 수행된다. 이때, 상기 메모리셀(MC)들은, 각자의 이븐 비트라인(BLe) 및 오드 비트라인(BLo)의 전압레벨에 대응하여, 프로그램된다.
다시 도 2를 참조하면, 상기 불휘발성 반도체 메모리 장치에는, 비트라인 선택 바이어스부(300) 및 페이지 버퍼(400)가 포함된다.
상기 비트라인 선택 바이어스부(300)는 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo) 중의 어느하나를 선택하여, 상기 페이지 버퍼(400)와 연결한다. 그리고, 상기 비트라인 선택 바이어스부(300)는 상기 이븐 비트라인(BLe) 및 상기 오드 비트라인(BLo)의 전압레벨을 제어한다.
제1 앤모스 트랜지스터(301)는 소정의 이븐 제어신호(VCONe)에 응답하여, 상기 이븐 비트라인(BLe)을 소정의 가상 파워 전압(VPWR)으로 제어한다. 상기 가상 파워 전압(VPWR)은 상기 불휘발성 반도체 메모리 장치의 구동에 따라, 적절한 전압레벨로 제어된다. 제2 앤모스 트랜지스터(303)는 소정의 오드 제어신호(VCONo)에 응답하여, 상기 오드 비트라인(BLo)을 상기 가상 파워 전압(VPWR)으로 제어한다.
그리고, 제3 앤모스 트랜지스터(305)는, 소정의 이븐 선택신호(BLSLTe)에 응답하여, 상기 이븐 비트라인(BLe)을 상기 페이지 버퍼(400)와 연결한다. 제4 앤모스 트랜지스터(307)는, 소정의 오드 선택신호(BLSLTo)에 응답하여, 상기 오드 비트라인(BLo)을 상기 페이지 버퍼(400)와 연결한다.
상기 페이지 버퍼(400)는, 데이터 입력시에, 각자의 데이터선(DL)으로 제공되는 데이터를 래치하고, 상기 래치되는 데이터을 이용하여, 상기 이븐 비트라인(BLe) 또는 상기 오드 비트라인(BLo)을 제어한다. 또한, 상기 페이지 버퍼(400)는, 데이터 출력시에, 상기 이븐 비트라인(BLe) 또는 상기 오드 비트라인(BLo)의 전압레벨에 대응하는 데이터를 래치하며, 상기 래치되는 데이터를 이용하여, 상기 데이 터선(DL)을 제어한다. 이와 같은 상기 페이지 버퍼(400)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
한편, 상기 페이지 버퍼(400)는 다양한 방법으로 구현될 수 있다. 이때, 상기 페이지 버퍼(400)의 구현방법에 의하여, 본 발명의 기술적 사상이 한정되지 않는다.
도 4a는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 나타내는 타이밍도로서, 메모리셀 프로그램이 수행되고, 이어서 확인독출이 수행되는 경우를 나타내는 도면이다.
본 명세서에서는, 설명의 편의를 위하여, '선택되는 메모리셀(MCsel)'은 이븐 비트라인(BLe)과 연결되는 첫번째 메모리셀로 가정한다.
도 4a를 참조하면, 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 프로그램 동작에서는, '메모리셀 프로그램 구간(P110)' 및 '확인독출 구간(P120)'이 진행된다. 상기 '메모리셀 프로그램 구간(P110)'에서는, 이븐 비트라인(BLe)의 전압을 이용하여 '선택되는 메모리셀(MCsel)'의 문턱전압을 증가시키는 동작이 수행되며, '비트라인 셋업과정(T111)'과 '문턱전압 제어과정(T112)'이 포함된다.
상기 '비트라인 셋업과정(T111)'에서, 상기 이븐 제어신호(VCONe)가 접지전압(VSS)로 되고, 상기 이븐 선택신호(BLSLTe)가 독출전압(VREAD)으로 되면(여기서, 상기 독출전압(VREAD)는 전원전압(VDD)보다 문턱전압 이상 높은 전압이다), 상기 이븐 비트라인(BLe)은 상기 '선택되는 메모리셀(MCsel)'의 프로그램 데이터에 대응하는 전압으로 셋업된다. 만약, 프로그램 데이터가 '0'이면, 상기 이븐 비트라인 (BLe)은 접지전압(VSS) 쪽으로 즉, 프로그램 가능상태로 셋업된다. 그리고, 프로그램 데이터가 '1'이면, 상기 이븐 비트라인(BLe)은 전원전압(VDD) 쪽으로 즉, 프로그램 금지상태로 셋업된다.
한편, 상기 '비트라인 셋업과정(T111)'에서, 상기 가상 파워 전압(VPWR)은 전원전압(VDD)이고, 상기 오드 제어신호(VCONo)는 상기 독출전압(VREAD) 또는 전원전압(VDD)이며, 상기 오드 선택신호(BLSLTo)는 접지전압(VSS)이다. 그러므로, 상기 오드 비트라인(BLo)는 전원전압(VDD) 즉, 프로그램 금지상태로 제어된다.
상기 '문턱전압 제어과정(T112)'에서는, 상기 선택되는 메모리셀(MCsel)을 프로그램하기 위하여, 상기 선택되는 메모리셀(MCsel)의 문턱전압을 증가시키는 동작이 수행된다. 즉, 상기 문턱전압 제어과정(T112)에서, 상기 '선택되는 메모리셀(MCsel)'의 워드라인(WL1)은 소정의 프로그램 전압(VPGM)으로 제어되고, 비선택되는 메모리셀(MC)의 워드라인(WL<n:2>)은 패스전압(VPASS)으로 제어되고, 상기 스트링 선택신호(SSL)은 전원전압(VDD)으로 제어된다.
여기서, 상기 프로그램 전압(VPGM)은 대응하는 메모리셀 즉, 선택되는 메모리셀(MCsel)의 채널을 형성시키고, 또한 이븐 비트라인(BLe)의 전압레벨에 따라 문턱전압을 증가시킬 수 있는 전압으로서, 약 15~20V의 전압이다. 다시 설명하면, 상기 이븐 비트라인(BLe)이 접지전압(VSS) 쪽으로 제어되어 있는 경우에는, 워드라인(WL1)에 상기 프로그램 전압(VPGM)이 인가되는 상기 선택되는 메모리셀(MCsel)의 문턱전압은 증가될 수 있다. 그러나, 상기 이븐 비트라인(BLe)이 상기 전원전압(VDD) 쪽으로 제어되어 있는 경우에는, 상기 선택되는 메모리셀(MCsel)의 워드라인 (WL1)에 상기 프로그램 전압(VPGM)이 인가되더라도, 문턱전압은 거의 변화되지 않는다.
그리고, 상기 패스전압(VPASS)은 대응하는 메모리셀(MC)의 채널을 형성시키되, 상기 메모리셀(MC)의 문턱전압의 변화는 가져올 수 없는 전압으로서, 약 8V이다.
계속하여, 상기 '확인독출 구간(P120)'이 수행된다. 상기 '확인독출 구간(P120)'에서는, 상기 '선택되는 메모리셀(MCsel)'의 프로그램이 불량인지 여부가 확인하기 위하여, 상기 '선택되는 메모리셀(MCsel)'의 데이터를 독출하는 동작이 수행되며, 바람직하기로는, '비트라인 프리차아지 과정(T121)'과 '비트라인 독출 과정(T122)'이 포함된다.
상기 '비트라인 프리차아지 과정(T121)'에서는, 상기 이븐 비트라인(BLe)이 소정의 프리차아지 전압(VPRE)으로 프리차아지된다. 상기 프리차아지 전압(VPRE)는 상기 선택되는 메모리셀(MCsel)의 데이터를 확인하기에 용이한 전압레벨로서, 본 실시예에서는, 상기 프리차아지 전압(VPRE)는 상기 전원전압(VDD)와 동일한 전압레벨로 가정한다. 그러나, 경우에 따라서는, 상기 프리차아지 전압(VPRE)는 상기 전원전압(VDD)의 1/2 정도의 전압레벨로 구현될 수도 있다.
그리고, 상기 '비트라인 독출과정(T122)'에서는, 상기 이븐 비트라인(BLe)이 상기 선택되는 메모리셀(MCsel)의 데이터에 대응하는 전압레벨로 디벨로프된다.
도 4a에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서는, 도 1의 경우와는 달리, 상기 이븐 비트라인(BLe) 및 오드 비트라인 (BLo)를 디스차아지하는 과정이 배제된다. 즉, 상기 '메모리셀 프로그램 구간(P110)'의 '문턱전압 제어과정(P110)'이 진행된 후에, 상기 이븐 비트라인(BLe) 및 오드 비트라인(BLo)를 디스차아지하는 과정이 생략된 채, 상기 '확인독출 구간(P120)'의 상기 '비트라인 프리차아지 과정(T121)'이 진행된다.
계속하여, 도 4a에서의 상기 이븐 비트라인(BLe)의 전압레벨의 변화를 살펴보자. 만약, '선택되는 메모리셀(MCsel)'에 프로그램하고자 하는 데이터가 '0'이라면, 상기 이븐 비트라인(BLe)은 상기 '문턱전압 제어과정(T112)'에서 이미 접지전압(VSS)으로 제어되어 있다. 즉, 상기 비트라인(BLe)은, 상기 '문턱전압 제어과정(T112)'에서 디스차아지된 것과 동일한 효과를 가지게 된다. 그러므로, 상기 '메모리셀 프로그램 구간(P110)'의 '문턱전압 제어과정(T112)'이 진행된 후에, 상기 이븐 비트라인(BLe)의 디스차아지의 수행이 배제되더라도, 상기 '확인독출구간(P120)'에서 상기 '선택되는 메모리셀(MCsel)'의 프로그램 불량여부의 확인이 가능하게 된다.
만약, '선택되는 메모리셀(MCsel)'이 프로그램 금지(inhibit) 상태인 경우, 즉, '선택되는 메모리셀(MCsel)'이 프로그램 방지된 셀이거나, 프로그램이 이미 완료된 셀인 경우에는, 프로그램 후의 확인독출을 통한 프로그램 불량여부는 더 이상 관심사가 되지 못한다. 그리고, 페이지 버퍼(400, 도 2 참조)는, 확인독출시에 전원전압(VDD) 쪽의 비트라인(BL)에 응답하여 래치데이터가 플럽(flop)되는 일방향 래치(one-way latch) 구조를 가진다. 따라서, '선택되는 메모리셀(MCsel)'이 프로그램 금지(inhibit) 상태인 경우, 비트라인(BL)의 전압레벨이 하강하더라도, 페이 지 버퍼의 래치데이터의 플럽은 발생되지 않는다.
상기와 같이, 도 4a에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서는, 상기 '선택되는 메모리셀(MCsel)'의 문턱전압의 제어가 발생된 후로부터 상기 '확인독출구간(P120)'의 '비트라인 프리차아지 과정(T121)'사이에, 상기 이븐 비트라인(BLe)을 접지전압(VSS)으로 디스차아지하기 위한 동작은 생략된다. 따라서, 도 4a에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 프로그램 동작속도가 현저히 개선될 수 있다. 또한, 도 4a에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서는, 상기 이븐 비트라인(BLe)은 바로 프리차아지 전압(VPRE)으로 제어된다. 즉, 상기 이븐 비트라인(BLe)이 프로그램하고자 하는 메모리셀과 연결되는 경우에는, 상기 이븐 비트라인(BLe)은 접지전압(VSS)이다. 그리고, 상기 이븐 비트라인(BLe)에 연결되는 모든 메모리셀들이 프로그램 방지된 셀이거나, 프로그램이 이미 완료된 셀인 경우에는, 이븐 비트라인(BLe)은 전원전압(VDD)이다. 이때, 전원전압(VDD)인 상기 이븐 비트라인(BLe)은 전원전압(VDD)에서 바로 프리차아지 전압(VPRE)으로 제어된다. 그러므로, 상기 이븐 비트라인(BLe)이 전원전압(VDD)에서 접지전압(VSS)으로 디스차아지 되었다가, 다시 프리차아지 전압(VPRE)로 제어되는 종래의 경우와 비교하여, 본 발명에서의 전류소모는 현저히 감소된다.
도 4b도 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 나타내는 타이밍도로서, 확인독출이 수행되고, 이어서 메모리셀 프로그램이 다시 수행되는 경우를 나타내는 도면이다.
도 4b를 참조하면, 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 프로그램 동작에서는, '확인독출구간(P120)'의 '비트라인 독출과정(T122)' 및 메모리셀 프로그램 구간(P110')의 '비트라인 셋업과정(T111')'과 '문턱전압 제어과정(T112')'이 수행된다. 그리고, 상기 '비트라인 독출과정(T122)'에서는, 상기 이븐 비트라인(BLe)이 상기 선택되는 메모리셀(MCsel)의 데이터에 대응하는 전압레벨로 디벨로프되는 것은, 전술한 바와 같다. 만약, '선택되는 메모리셀'에 대한 프로그램이 패스(pass)인 경우, 상기 이븐 비트라인(BLe)은 전원전압(VDD) 쪽의 전압레벨로 제어된다. 그리고, '선택되는 메모리셀'에 대한 프로그램이 불량(fail)인 경우, 상기 이븐 비트라인(BLe)은 접지전압(VSS) 쪽의 전압레벨로 제어된다.
상기 '확인독출구간(P120)'에서 상기 '선택되는 메모리셀(MCsel)'에 대한 프로그램이 불량으로 확인되는 경우에는, 상기 '비트라인 셋업과정(T111')'과 '문턱전압 제어과정(T112')이 수행된다.
상기 '비트라인 셋업과정(T111')'에서는, 프로그램 금지상태이었던 이븐 비트라인(BLe)이 전원전압(VDD)으로 제어된다.
상기 '문턱전압 제어과정(T112')'에서, 상기 '선택되는 메모리셀(MCsel)'을 프로그램하기 위하여, 상기 '선택되는 메모리셀(MCsel)의 문턱전압'을 증가시키는 동작이 수행됨은, 도 4a의 상기 '문턱전압 제어과정(T112)'에서와 마찬가지이다. 이때, 상기 '문턱전압 제어과정(T112')'은, 이전의 문턱전압 제어과정(T112)에 대하여, 프로그램 전압이 점진적으로 상승하는 ISPP 방식으로 진행되는 것이 바람직하다.
도 4b에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서는, 도 1의 경우와는 달리, 상기 '비트라인 독출과정(T122)'에서 상기 이븐 비트라인(BLe)의 제어가 수행된 후로부터 상기 '문턱전압 제어과정(T112)'의 문턱전압의 제어가 발생하기 전에는, 상기 이븐 비트라인(BLe) 및 오드 비트라인(BLo)를 디스차아지하는 과정이 배제된다. 즉, 상기 확인독출구간(P120)의 상기 '비트라인 독출과정(T122)'이 진행된 후에, 상기 이븐 비트라인(BLe) 및 오드 비트라인(BLo)를 디스차아지하는 과정이 생략된 채, 상기 메모리셀 프로그램 구간(P110')의 상기 '문턱전압 제어과정(T112')'이 진행된다.
도 4b에서의 상기 이븐 비트라인(BLe)의 전압레벨의 변화를 살펴보자. 만약, '선택되는 메모리셀(MCsel)'에 대한 프로그램이 불량(fail)인 경우, 상기 이븐 비트라인(BLe)은 상기 '비트라인 독출과정(T122)'에서 이미 접지전압(VSS)으로 제어된다. 만약, '선택되는 메모리셀(MCsel)'에 대한 프로그램이 패스인 경우라면, 상기 이븐 비트라인(BLe)은 상기 '비트라인 독출과정(T122)'에서 전원전압(VDD)으로 제어된다.
즉, 상기 비트라인(BLe)은, 상기 '비트라인 독출과정(T122)'에서 디스차아지된 후에, 다시 도 4a의 '비트라인 셋업과정(T111)'이 수행된 것과 거의 동일한 효과를 가지게 된다. 다만, 상기 이븐 비트라인(BLe)이 프로그램 금지상태이었던 경우에는, 접지전압(VSS)으로 제어된다.
그러므로, 상기 '비트라인 셋업과정(T111')'에서는, 프로그램 금지상태이었던 이븐 비트라인(BLe)이 전원전압(VDD)으로 제어된다. 이때, 프로그램이 진행된 되어 불량 또는 패스로 확인된 이븐 비트라인(BLe)에 대한 제어는 요구되지 않는다.
그러므로, 도 4b의 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서와 같이, 상기 확인독출구간(P120)의 상기 '비트라인 독출과정(T122)'이 진행된 후에, 상기 이븐 비트라인(BLe) 및 오드 비트라인(BLo)의 디스차아지가 배제되더라도, 상기 메모리셀 프로그램 구간(P110')의 상기 '비트라인 셋업과정(T111')' 및 상기 '문턱전압 제어과정(T112')'에서, 상기 '선택되는 메모리셀(MCsel)'의 문턱전압의 증가가 수행된다.
상기와 같이, 도 4b에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서는, 상기 확인독출구간(P120)의 상기 '비트라인 독출과정(T122)'과 상기 메모리셀 프로그램 구간(P110')의 상기 '문턱전압 제어과정(T112')' 사이에, 상기 이븐 비트라인(BLe) 및 오드 비트라인(BLo)의 디스차아지 과정이 생략된다. 따라서, 도 4b에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 프로그램 속도가 현저히 개선될 수 있다. 또한, 도 4a에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서는, 패스로 확인된 이븐 비트라인(BLe)이 접지전압(VSS)으로 디스차아지 되었다가, 다시 셋업되는 종래의 경우와 비교하여, 전류의 소모가 현저히 감소된다.
도 4a 및 도 4b에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 정리하면, 상기 확인독출구간(P120)과 상기 메모리셀 프로그램 구간(P110, P110') 사이에, 이븐 비트라인(BLe)의 디스차아지 과정이 생략된다. 그러 므로, 도 4a 및 도 4b에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 프로그램 속도가 현저히 개선될 수 있으며, 또한, 전류의 소모가 현저히 감소된다.
한편, 도 4a에 도시되는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에서와 같이, 상기 문턱전압제어과정(T112)과 상기 '확인독출구간(P120)'의 '비트라인 프리차아지 과정(T121)'사이에, 상기 오드 비트라인(BLo)을 접지전압(VSS)으로 디스차아지하기 위한 동작이 생략되는 경우에는, 상기 '비트라인 독출과정(T122)'에서 노이즈(noise)가 발생될 수 있다.
즉, 상기 '비트라인 독출과정(T122)에서, 상기 공통 소오스 라인(CSL)은 접지전압(VSS)이다. 이때, 상기 '선택되는 메모리셀(MCsel)'의 워드라인(WL1)에 의하여 게이팅되는 오드 비트라인(BLo)의 메모리셀(MC)이 소거상태(즉, 온셀(on-cell))이면, 상기 전원전압(VDD)으로 제어되는 상기 오드 비트라인(BLo)의 전하가 상기 공통 소오스 라인(CSL)으로 전송된다. 이 경우, 상기 공통 소오스 라인(CSL)에 노이즈가 발생할 수 있다.
이와 같은 도 4a의 노이즈를 방지하기 위하여, 제안된 것이 도 5의 프로그램 구동방법이다. 도 5는 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 구동방법을 나타내는 도면이다.
도 5의 프로그램 구동방법은 도 4a의 프로그램 구동방법과 거의 동일하며, 다만, 상기 문턱전압제어과정(T112)과 상기 '확인독출구간(P120)'의 '비트라인 프리차아지 과정(T121)'사이에, 비트라인 디스차아지 구간(P130)이 존재한다는 점에 서 차이가 있을 뿐이다.
상기 비트라인 디스차아지 구간(P130)에서는, 상기 오드 비트라인(BLo)이 상기 접지전압(VSS)으로 디스차아지된다. 상기 비트라인 디스차아지 구간(P130)의 수행으로 인하여, 도 4a에서와 같은 상기 공통 소오스 라인(CSL)의 노이즈의 발생을 방지할 수 있다.
하지만, 상기 비트라인 디스차아지 구간(P130)에서, 상기 이븐 비트라인(BLe)에 대한 접지전압(VSS)로의 디스차아지는 여전히 배제되고 있다. 이와 같은 점에, 도 5의 상기 비트라인 디스차아지 구간(P130)은, 모든 비트라인(BL)에 대하여 접지전압(VSS)로의 디스차아지를 수행하는 도 1의 비트라인 디스차아지 구간(P31)과 차이점이 있다.
이와 같이, 상기 이븐 비트라인(BLe)에 대한 접지전압(VSS)로의 디스차아지가 여전히 배제됨으로써, 도 5의 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법은, 종래의 프로그램 구동방법에 비하여, 전류의 소모를 현저히 감소시킨다는 장점을 지닌다.
도 6은 본 발명의 프로그램 구동방법이 적용되는 불휘발성 반도체 메모리 장치의 다른 예를 나타내는 도면이다. 도 6의 불휘발성 반도체 메모리 장치는, 도 2의 불휘발성 반도체 메모리 장치와 거의 동일하다. 다만, 도 6의 불휘발성 반도체 메모리 장치는, 이븐 비트라인(BLe)의 그라운드 선택 트랜지스터(GSTe)와 오드 비트라인(BLo)의 그라운드 선택 트랜지스터(GSTo)의 그라운드 선택 트랜지스터(GSTo)가 서로 별개의 그라운드 선택신호들(GSLe, GSLo)에 의하여 게이팅된다는 점에서, 도 2의 불휘발성 반도체 메모리 장치와 상이하다.
도 6에 도시되는 불휘발성 반도체 메모리 장치에서는, 도 4a에 도시되는 본 발명의 프로그램 구동방법이 적용되는 경우에도, 상기 공통 소오스 라인(CSL)의 노이즈의 발생은 방지될 수 있다. 다시 기술하면, 도 6에 도시되는 불휘발성 반도체 메모리 장치에서는, 상기 오드 비트라인(BLo)을 접지전압(VSS)으로 디스차아지하기 위한 동작이 생략되는 경우에도, 오드 비트라인(BLo)의 그라운드 선택 트랜지스터(GSTo)를 턴오프(turn-off) 상태로 유지한다면, 상기 공통 소오스 라인(CSL)의 노이즈의 발생은 방지될 수 있다.
도 7은 본 발명의 프로그램 구동방법이 적용되는 불휘발성 반도체 메모리 장치의 또 다른 예를 나타내는 도면이다. 도 7과 같이, 하나의 페이지 버퍼(400)에 하나의 비트라인(BL)이 연결되는 구조을 가지는 경우에는, 도 2에서의 상기 공통 소오스 라인(CSL)의 노이즈는 발생되지 않는다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, '선택되는 메모리셀'이 이븐 비트라인에 연결되는 경우가 도시되고, 기술되었다. 그러나, '선택되는 메모리셀'이 오드 비트라인에 연결되는 경우에는, 상기 이븐 비트라인과 상기 오드 비트라인의 역할과 작용이 서로 바뀔 뿐이며, 본 발명의 기술적 사상의 구현에는 아무런 장애가 없음은 당업자에게는 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 메모리셀 프로그램 구간과 확인독출구간 사이에, 프로그램하고자 하는 메모리셀이 연결되는 비트라인의 디스차아지 과정이 생략된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 의하면, 프로그램 속도가 현저히 개선될 수 있으며, 또한, 전류의 소모가 현저히 감소된다.

Claims (16)

  1. 서로 쌍을 이루는 이븐 비트라인과 오드 비트라인 그리고, 대응하는 상기 이븐 비트라인 및 상기 오드 비트라인에 전기적으로 연결되는 다수개의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치의 프로그램 구동방법으로서, 상기 이븐 비트라인과 상기 오드 비트라인은 배타적으로 선택되는 상기 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 있어서,
    상기 이븐 비트라인과 상기 오드 비트라인 중 선택되는 어느하나의 비트라인에 연결되는 선택되는 메모리셀에 데이터를 프로그램하기 위하여, 상기 선택되는 메모리셀의 문턱전압을 제어하는 문턱전압 제어단계로서, 상기 선택되는 메모리셀의 문턱전압의 제어는 상기 선택되는 비트라인의 전압레벨에 의존되는 상기 문턱전압 제어단계;
    상기 이븐 비트라인과 상기 오드 비트라인 중 비선택되는 다른 어느하나의 비트라인을 접지전압으로 디스차아지하는 비트라인 디스차아지 단계; 및
    상기 문턱전압이 제어되는 상기 선택되는 메모리셀에 프로그램된 데이터를 확인하기 위하여, 상기 선택되는 메모리셀의 데이터를 독출하는 확인독출단계를 구비하되,
    상기 선택되는 메모리셀의 문턱전압의 제어가 발생된 후로부터 상기 확인독출단계의 수행전에는,
    상기 선택되는 비트라인을 상기 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  2. 제1 항에 있어서, 상기 확인독출단계는
    상기 선택되는 비트라인을 소정의 프리차아지 전압으로 제어하는 비트라인 프리차아지 단계를 구비하되,
    상기 선택되는 메모리셀의 문턱전압의 제어가 발생된 후로부터 상기 비트라인 프리차아지 단계의 수행전에는,
    상기 선택되는 비트라인을 상기 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  3. 제1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    낸드(NAND) 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  4. 제1 항에 있어서,
    상기 문턱전압 제어단계의 수행이전에, 상기 선택되는 메모리셀에 프로그램하고자하는 프로그램 데이터에 대응하는 전압으로, 상기 선택되는 비트라인을 셋업 하며, 상기 비선택되는 비트라인을 프로그램 금지상태로 셋업하는 비트라인 셋업단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  5. 서로 쌍을 이루는 이븐 비트라인과 오드 비트라인 그리고, 대응하는 상기 이븐 비트라인 및 상기 오드 비트라인에 전기적으로 연결되는 다수개의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치의 프로그램 구동방법으로서, 상기 이븐 비트라인과 상기 오드 비트라인은 배타적으로 선택되는 상기 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 있어서,
    상기 이븐 비트라인과 상기 오드 비트라인 중 선택되는 어느하나의 비트라인에 연결되는 선택되는 메모리셀에 데이터를 프로그램하기 위하여, 상기 선택되는 메모리셀의 문턱전압을 제어하는 문턱전압 제어단계로서, 상기 선택되는 메모리셀의 문턱전압의 제어는 상기 선택되는 비트라인의 전압레벨에 의존되는 상기 문턱전압 제어단계; 및
    상기 문턱전압이 제어되는 상기 선택되는 메모리셀에 프로그램된 데이터를 확인하기 위하여, 상기 선택되는 메모리셀의 데이터를 독출하는 확인독출단계를 구비하되,
    상기 선택되는 메모리셀의 문턱전압의 제어가 발생된 후로부터 상기 확인독출단계의 수행전에는,
    상기 선택되는 비트라인을 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  6. 제5 항에 있어서, 상기 확인독출단계는
    상기 선택되는 비트라인을 소정의 프리차아지 전압으로 제어하는 비트라인 프리차아지 단계를 구비하되,
    상기 선택되는 메모리셀의 문턱전압의 제어가 발생된 후로부터 상기 비트라인 프리차아지 단계의 수행전에는,
    상기 선택되는 비트라인을 상기 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  7. 제5 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    낸드(NAND) 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  8. 제5 항에 있어서,
    상기 문턱전압 제어단계의 수행이전에, 상기 선택되는 메모리셀에 프로그램 하고자하는 프로그램 데이터에 대응하는 전압으로, 상기 선택되는 비트라인을 셋업하며, 상기 이븐 비트라인과 상기 오드 비트라인 중 비선택되는 다른 어느하나의 비트라인을 프로그램 금지상태로 셋업하는 비트라인 셋업단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  9. 서로 쌍을 이루는 이븐 비트라인과 오드 비트라인 그리고, 대응하는 상기 이븐 비트라인 및 상기 오드 비트라인에 전기적으로 연결되는 다수개의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치의 프로그램 구동방법으로서, 상기 이븐 비트라인과 상기 오드 비트라인은 배타적으로 선택되는 상기 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 있어서,
    상기 이븐 비트라인과 상기 오드 비트라인 중 선택되는 어느하나의 비트라인에 연결되는 선택되는 메모리셀에 데이터에 대응하는 전압레벨로 상기 선택되는 비트라인을 제어하는 비트라인 독출단계; 및
    상기 선택되는 메모리셀에 데이터를 프로그램하기 위하여, 상기 선택되는 메모리셀의 문턱전압을 제어하는 문턱전압 제어단계로서, 상기 선택되는 메모리셀의 문턱전압의 제어는 상기 비트라인 독출단계에서 제어되는 상기 선택되는 비트라인의 전압레벨에 의존되는 상기 문턱전압 제어단계를 구비하되,
    상기 비트라인 독출단계에서 상기 선택되는 비트라인이 제어된 후로부터 상기 문턱전압의 제어가 발생하기 전에는,
    상기 선택되는 비트라인을 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  10. 제9 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    낸드(NAND) 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  11. 소정의 비트라인, 그리고, 대응하는 상기 비트라인에 전기적으로 연결되는 다수개의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 있어서,
    상기 비트라인에 연결되는 선택되는 메모리셀에 데이터를 프로그램하기 위하여, 상기 선택되는 메모리셀의 문턱전압을 제어하는 문턱전압 제어단계로서, 상기 선택되는 메모리셀의 문턱전압의 제어는 상기 선택되는 비트라인의 전압레벨에 의존되는 상기 문턱전압 제어단계; 및
    상기 문턱전압이 제어되는 상기 선택되는 메모리셀에 프로그램된 데이터를 확인하기 위하여, 상기 선택되는 메모리셀의 데이터를 독출하는 확인독출단계를 구비하되,
    상기 선택되는 메모리셀의 문턱전압의 제어가 발생된 후로부터 상기 확인독 출단계의 수행전에는,
    상기 비트라인을 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  12. 제11 항에 있어서, 상기 확인독출단계는
    상기 비트라인을 소정의 프리차아지 전압으로 제어하는 비트라인 프리차아지 단계를 구비하되,
    상기 선택되는 메모리셀의 문턱전압의 제어가 발생된 후로부터 상기 비트라인 프리차아지 단계의 수행전에는,
    상기 비트라인을 상기 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  13. 제11 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    낸드(NAND) 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  14. 제11 항에 있어서,
    상기 문턱전압 제어단계의 수행이전에, 상기 선택되는 메모리셀에 프로그램하고자하는 프로그램 데이터에 대응하는 전압으로 셋업하는 비트라인 셋업단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  15. 소정의 비트라인, 그리고, 대응하는 상기 비트라인에 전기적으로 연결되는 다수개의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치의 프로그램 구동방법에 있어서,
    상기 비트라인에 연결되는 선택되는 메모리셀에 데이터에 대응하는 전압레벨로 상기 비트라인을 제어하는 비트라인 독출단계; 및
    상기 선택되는 메모리셀에 데이터를 프로그램하기 위하여, 상기 선택되는 메모리셀의 문턱전압을 제어하는 문턱전압 제어단계로서, 상기 선택되는 메모리셀의 문턱전압의 제어는 상기 비트라인 독출단계에서 제어되는 상기 비트라인의 전압레벨에 의존되는 상기 문턱전압 제어단계를 구비하되,
    상기 비트라인 독출단계에서 상기 비트라인이 제어된 후로부터 상기 문턱전압의 제어가 발생하기 전에는,
    상기 비트라인을 접지전압으로 디스차아지하기 위한 동작은 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
  16. 제15 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    낸드(NAND) 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 구동방법.
KR1020050006202A 2005-01-24 2005-01-24 불휘발성 반도체 메모리 장치의 프로그램 구동방법 KR100585628B1 (ko)

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