CN101303893B - 非易失半导体存储装置及其编程方法 - Google Patents

Abstract

本发明揭示一种非易失性半导体存储装置的编程方法，其包含提供一位线电压来编程一群组的存储器存储单元以及检测该位线电压是否达到一选择目标电压值。当该位线电压达到该选择目标电压值时，则对该群组的存储器存储单元执行编程的操作，当该位线电压尚未达到该选择目标电压值时，则编程的操作至少独立的执行于该群组内的一第一子群组的存储器存储单元以及该群组内的一第二子群组的存储器存储单元。

Description

非易失半导体存储装置及其编程方法

技术领域

本发明涉及一种具有存储器存储单元阵列的半导体存储器、半导体存储器装置，特别涉及一种非易失性半导体存储装置及其编程方法。

背景技术

图1是典型快闪EEPROM(电性可抹除可编程只读存储器)的结构配置图，其包含有一存储器阵列100以及可对此存储器阵列100中的存储器存储单元进行编程、抹除、读取与过度抹除修正的电路。快闪EEPROM存储器阵列100由各自独立的存储单元(如存储单元102)所组成，各存储单元的漏极连接至一位线(如位线104)，而各位线与一位线切换电路106以及一行解码器108连接。阵列中各存储单元的源极相互连接且与共源极信号VSL连接，而其栅极分别通过一字符线与一列解码器耦接。

列解码器110自电源供应器112接收电压信号，并分配特定的电压信号至字符线，且其为接收自处理器或状态机114的一列地址所控制。位线切换电路106亦自电源供应器112接收电压信号，并分配特定的电压信号至位线，且其为接收自处理器的一信号所控制。而电源供应器112所提供的电压是自处理器114接收的信号所控制。

行解码器108自特定的位线提供信号至读出放大器或比较器116，且其为接收自处理器的一行地址信号所控制。电源供应器112提供电压至行解码器108以及位线104，且电源供应器112可包含一充电泵电路或外部电源供应装置来提供在编程或过抹除修正时位线所需的位线电流。

读出放大器116自参考阵列118的参考存储单元接收一信号。当信号来自行解码器108或参考阵列118时，每一读出放大器116均提供一与一参考存储单元线有关的位线的状态指示信号，而该参考存储单元线自数据拴锁或缓冲器120连接至处理器114。

为对闪存阵列100中的一存储单元进行编程，高栅极-源极电压脉冲自电源供应器112提供至该存储单元，同时该存储单元的源极端接地。举例来说，在编程时，为9-10V的多个栅极电压脉冲是各施加于一存储单元上约于3-6微秒(ms)，同时该存储单元的漏极被设定为4-4.5V，且其源极接地。此漏极-源极的偏压会使漏极处附近产生热电子，较大的栅极-源极电压脉冲易使热电子克服信道与由一薄介电层产生的浮动栅极间的能障，造成驱使热电子至存储单元的浮动栅极上的现象。此类的编程过程中，热电子注入会使存储单元的临限电压被提高，而临限电压是存储单元导通时栅极-源极所需的电压。

在抹除过程后，常常会有过抹除的现象发生。一个被过抹除存储单元的临限电压会过低，即使当其栅极-源极电压为0V时亦会有漏电流产生。此存储单元的漏电流会形成不可忽略的位线电流，导致编程以及读取时发生错误。因此，必须要执行过抹除修正来降低此位线电流。在过抹除修正时，所有闪存阵列100中位于同一条位线的存储单元均有着相同的栅极-源极电压，且其源极接地，其漏极电压被设定约为5V。此时，热电子会被注入浮动栅极，用以提高存储单元的临限电压。

在编程时，一编程验证的步骤是藉由主存储单元的控制栅极上施加一6V的栅极电压以及其漏极上施加一1V的漏极电压来执行，而参考存储单元的控制栅极上则施加一3V的栅极电压，其漏极上则施加一1V的漏极电压。整个的编程过程是对一预选单元(pre-selected unit)内的所有存储单元一再的执行，如一个字单元(16位)内的存储器存储单元。具体来说，编程以及编程验证的步骤首先会对包含在字单元内所有的对应存储单元来进行，随后会决定在字单元内是否有错误的存储器存储单元存在，若检测到有错误的存储器存储单元存在，编程以及编程验证的步骤则会针对错误的存储单元来进行，直到错误的存储器存储单元不再存在为止。

一般来说，在字单元中执行编程时，自存储单元漏极流至源极的编程电流非常的高，因此，在某些现有的编程过程中，是在多个字符组单元内部执行，使增加编程效率以及减小漏极泵的操作电流。换句话说，编程的步骤首先会对8位的输入/输出<7:0>来执行，再对下一8位的输入/输出<15:8>来执行。随后，编程验证的步骤则会对所有16位的字单元输入/输出<15:0>来执行，若检测到有任何的错误存储单元，则上述步骤会不断的重复；若无检测到有任何的错误存储单元，则编程的过程宣告完成。

若编程的操作不断地被执行，则尽管在16个存储单元中存在着验证通过的位，一编程脉冲亦会被提供至每8位的存储单元。即假设对每一字节的编程时间需要5μs，则当错误存储单元被检测到时，编程所需的时间每次会增加一整数倍，如5μs*2＝10μs/字节。如此会迫使电荷泵对编程操作提供偏压，且增加了整体编程的时间。再者，已完成编程的存储单元会因为被不断的提供偏压而产生过编程的现象，会降低存储单元的数据保存能力。

美国专利公告第6751158号揭露一种对字单元的编程方法，用以解决上述的疑虑。其利用一字符计数器来计算被选择到字单元中被编程的所有位数量，若被编程的位数量小于8位，则编程操作会执行于整个的字单元，而不是将字单元分成字节单元后再各自编程。若被编程的位数量小于8位，则字单元则会被当成2个独立的字节单元来进行编程。即假设被计数到的位数量大于8个位，则编程电流就不足以对所有的位进行编程。

根据美国专利公告第6751158号所述，每一字节必须包含8或以下的位来进行编程，编程电流才会足够，而一般存储器装置可允许的操作电压约为2.7V-3.6V，如此，美国专利公告第6751158号所揭露的方法可预见在高电压源的操作电压(如3.6V)下，对超过8位的编程电流会明显不足。高电压源的拉升电流(pumping current)远大于低电压源的拉升电流，而美国专利公告第6751158号的方法则对仅管是不必要的每一高电压源环境提供够多的编程时间，因此会增加编程的时间。

有鉴于上述编程方法的缺憾，本发明人有感其未至臻完善，遂竭尽心智，悉心研究克服，凭从事该项产业多年的经验累积，进而研发出一种非易失性半导体存储装置及其编程方法，以达到增进编程功能以及效率的功效者。

发明内容

由是，本发明的主要目的，即在于提供一种非易失性半导体存储装置，增进编程功能以及效率的功效者。

为达上述目的，本发明的技术实现如下：

本发明揭示一种非易失性半导体存储装置，包含一编程电路以及一控制器。该编程电路含有一电压检测器，该电压检测器提供一用以表示存储器存储单元中编程群组的一位线电压是否达到一选定目标值的信号。该控制器根据该信号对一群组中或子群组中的存储器存储单元进行编程操作。

本发明的另一实施例，即揭示一种非易失性半导体存储装置的编程方法，其包含提供一位线电压来编程一群组的存储器存储单元以及检测该位线电压是否达到一选择目标电压值。当该位线电压达到该选择目标电压值时，则对该群组的存储器存储单元执行编程的操作，当该位线电压尚未达到该选择目标电压值时，则编程的操作至少独立的执行于该群组内的一第一子群组的存储器存储单元以及该群组内的一第二子群组的存储器存储单元。

根据本发明的一个方面，提供了一种非易失性半导体存储装置的编程方法，包含下列步骤：提供一位线电压来编程一群组的存储器存储单元；检测该位线电压是否达到一选择目标电压值；当该位线电压达到该选择目标电压值时，则对该群组的存储器存储单元执行编程的操作；以及当该位线电压尚未达到该选择目标电压时，则编程的操作至少独立的执行于该群组内的一第一子群组的存储器存储单元以及该群组内的一第二子群组的存储器存储单元。

根据本发明的另一个方面，提供了一种非易失性半导体存储装置的编程电路，包含有：一电压检测器，用于提供一表示用以编程一群组的存储器存储单元的一位线电压是否达到一选择目标电压的信号；以及一控制器，用于根据该信号选择该编程操作对一群组单元内的该存储器存储单元以及一子群组单元内的该存储器存储单元进行中之一者进行。

根据本发明的又一个方面，提供了一种非易失性半导体存储装置，包含有：一电荷泵电路；一电压调整器，与该电荷泵电路耦接，用以提供一位线编程电压；一存储器阵列，包含有多个与若干字符线以及若干位线耦接的存储器存储单元；一电压检测器，用于提供一表示用以编程一群组的存储器存储单元的一位线电压是否达到一选择目标电压的检测信号；一控制器，用于根据该检测信号选择该编程操作在该位线电压达到该选择目标电压时，对一字单元内的该存储器存储单元进行以及在该位线电压尚未达到该选择目标电压时，对一字节单元内的该存储器存储单元进行；以及一数据阶段切换器，用于在该控制器的控制之下传递该位线电压至该字单元以及该字节单元所对应的位线上。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1是典型快闪EEPROM(电性可抹除可编程只读存储器)的结构配置图。

图2是本发明的一实施电路图。

图3是图2中提供控制信号的控制器的实施例图。

图4是图2中编程电路的操作流程图。

图5是图4的操作时序图。

图6是图3控制器的控制电路模块电路图。

图7是图3定时器所输出信号的时序图。

图8是图3以及图6中重置编程以及时序控制信号的电路图。

附图符号说明

100存储器阵列      102存储器存储单元    104位线

106位线切换电路    108行解码器          110列解码器

112电源供应器      114处理器/状态机     116读出放大器

118参考阵列        120数据栓锁/缓冲器   200编程电路

202电压调整器电路  204电阻              206比较器

210比较电路        220比较器            230电容

240第一切换部      250第二切换部        260Y-解码器

270存储器存储单元  300控制器            310控制电路

320定时器          312触发器            314块

I1-I8反相器        316-319与非门        400电路

402多路复用器

S1编程流程开始

S2执行编程验证

S3编程流程结束

S4进行编程

S5检测VDQ2的电平

S6对所有I/Os中被选择到的位线进行编程

S7编程操作结束

S8将偶数I/Os关闭

S9将偶数I/Os关闭并将奇数I/Os开启

S10编程操作结束

具体实施方式

当漏极电压(位线电压)线性递减时，将一处于抹除状态的存储单元进行编程所需要的时间经过模拟测试后，是以指数性的增加，因此，在编程操作中确保足够的位线电压是必不可缺少的。下列所述的编程电路以及方法是先藉由检测位线编程电压是否充足来使编程操作更有效率，而编程操作则根据此检测结果来控制。

图2是本发明半导体存储器装置中的存储单元进行编程的编程电路200的一实施电路图，该半导体存储器装置是一包含NOR(或非)存储器存储单元的EEPROM(电性可抹除可编程只读存储器)，亦可被称为一闪存装置。而闪存装置的特性以及结构已在美国专利公告第7009882中所描述，此处不再赘述。

编程装置包含有一如电荷泵电路205的电源供应器，用以根据一编程控制信号PGM来提供一电压值VDQ1。各种结构的电荷泵电路205技术是众所周知，一般来说，电荷泵利用一电容作为能量储存的组件以及某些类型的切换装置来控制电压与电容间的连接，且电荷泵电路亦可包含一可使输出电压更为平顺的输出电容。较高的负载会造成平均电压较低，故电压可以改变。一电压调整器电路202与电荷泵电路205的输出端耦接，该电压调整器电路202包含有一电阻分压器204、一比较器206、PMOS晶体管P1以及NMOS晶体管N1，而调整后的电压VDQ2被提供至晶体管P1、N1的漏极端。即使电压经过调整，其亦会取决于负载大小，甚至降低至目标电压以下。若最大的电荷泵供应电压不足，则调整器的调整功能会失效且电压VDQ2会掉落到比调整目标电压更低，直到存储单元阵列吸引到的电流等于电荷泵所提供的最大电流为止。

电源供应电压VDQ1藉由一差动放大器206而被调整至一目标漏极电压值VDQ2，在正常的情况下，会因为电压VDQ1为电压VDQ2的供应源，使电压VDQ1高于调整后的目标电压VDQ2。调整的目标电压VDQ2值是藉由电阻R1、R2间的比例以及参考电压VREF来决定，即VDQ2＝((R2+R1)/R2)*VREF，而参考电压VREF是经由一参考电压子电路(图未示)来提供。在本发明的实施例中，参考电压VREF被设定约为1.25V且调整目标电压VDQ2是根据快闪存储单元的编程特性(如藉由编程快闪存储单元所需的漏极电压来决定，且漏极电压必须考虑到位线的位线切换电路的电压降)。在一实施例中，电压VDQ2约为4.0-4.5V之间。

与晶体管P1、N1连接的比较器206可被视为一差动放大器，当电压VDQ2小于调整目标电压值时，晶体管P1藉由比较器206的输出来控制自VDQ1处充电；而当电压VDQ2高于调整目标电压值时，晶体管N1可对VDQ2处进行放电。

在节点VDQ2以及接地端间可增设一电容(图未示)，当电源电压VDQ1被拉升时，此电容即可降低电压VDQ2的变化；一众所周知的漏电电路在此亦可被增设。

在选定的编程期间内，位线电压值会表示出被编程存储单元的位线电流是否足够，因此，编程电路200包含有一位线电压检测器或一比较电路210(或称为检测器电路)，用以感测或检测该位线电压。检测器电路210包含有一比较器220，其正输入端经由一具有电阻R3、R4的分压电路耦接至VDQ2节点处，且其负输入端耦接至参考电压VREF。由电容230形成低通滤波器亦可与比较器220正输入端耦接，用以滤除电压VDQ2的纹波(ripple)。比较器220检测等级藉由电阻R3、R4间的比例以及参考电压VREF来设定。

如上所述，为设定该检测等级，存储器存储单元270的编程特性以及其漏极端与VDQ2节点间可预期的电压降是均需要被考虑到的因素。当电压VDQ2经比较后发现其低于目标电压值时，则比较器220的输出信号DET是低电平；当电压VDQ2经比较后发现其高于目标电压值时，则比较器220的输出信号DET是高电平。从比较器220的操作中得知，其正输入端的电压值大于或小于参考电压VREF，但绝对不会相同。

图2中亦显示位线BL0-BL15耦接于Y-解码器260。多个存储器存储单元270的漏极端分别与其对应的位线连接，而各存储单元270的栅极端分别与其对应的字符线WL[0:n]耦接，其共源极端接地。尽管图中只有显示2条位线以及2条字符线，但在存储器阵列中，包含有更多的位线、字符线以及存储单元。Y-解码器260包含有如图1中所示对应各位线BL的位线切换电路106，用以选择多条的位线，以及一行解码器108。当位线切换电路106一经开启时，其对应的位线被触发(耦接至节点VDQ2)，且独立的存储单元270经由字符线信号[WL0:WLn]被选出来进行编程。

在一般的技术中，典型的存储器阵列包含有多个输入/输出(I/Os)，如字符型式具有16个I/Os。每一I/O包含有若干位线BL以及一被I/O选到要进行读取或编程的位线(16个I/Os中之一)，每一I/O均对应到一内部数据线信号DL(DL[0]-DL[15])以及若干位线，且信号DL[n]是共连I/O的多条位线所共享的整体信号。若欲对从被选择到I/O的被选择到位线BL上的被选择到存储单元270进行数据“0”的编程时，其对应的与I/O相关的位线会被开启，用以接收位线编程电压；若欲对该存储单元进行数据“1”的编程时，其对应的与I/O相关的位线会被关闭。

电压VDQ2被传递至经由数据阶段切换器(DI to DL level switch)以及Y-解码器260所选择到欲进行编程的存储单元上，DI[0:15]是可表示哪一位会被编程的数据输入总线，而DL[0:15]是DI[0:15]所控制，可表示传递所需的漏极电流至Y-解码器260的总线路径。Y-解码器260选择一包含16条位线的位线地址来进行编程。如上所述，这些电路中的电压降是决定目标电压VDQ2的因素之一，且电压VDQ2必须要大到足以对抹除状态的存储单元进行编程，但必须小到避免使编程状态的存储单元的位线电压达到其漏极接面的崩溃电压值。在编程过程中，被编程的位(bits)起初会处于抹除状态，随后再转变为编程状态。

在本发明的实施例中，编程电路200中的数据阶段切换器具有一第一切换部240以及一第二切换部250，第一切换部240是一信号ODD所控制且第二切换部250是一信号EVEN所控制。这些控制信号揭露于图3以及图4中，数据阶段切换器的第一切换部240是在DL[0:15]中提供一适当的控制信号(当控制信号EVEN为高电平时，DI[0:14:2]命令Y-解码器260触发其对应的位线)，而数据阶段切换器的第二切换部250是在DL[0:15]中提供一适当的控制信号(当控制信号ODD为高电平时，DI[1:15:2]命令Y-解码器260触发其对应的位线)。DI[0:14:2]代表DI[0]、DI[2]、DI[4]...DI[14]，而DI[1:15:2]则代表DI[1]、DI[3]、DI[5]...DI[15]。数据阶段切换器的第一切换部240以及第二切换部250包含有任何形式的电位移转器，可在DI[n]＝0时，令DL[n]＝0，并可在DI[n]＝1时，令DL[n]＝VDQ2。以最简单的形式来说，第一切换部240以及第二切换部250包含有多个切换部，用以根据控制信号EVEN、ODD以及DI[0:15]的控制来选择性的传递电压VDQ2。

图4是图2中编程电路200的操作流程图。如图所示：在步骤S1中，编程流程开始；在步骤S2中，执行一编程验证步骤。在对存储单元编程之前先进行编程验证步骤的好处是可以避免不需要的编程或过编程现象发生。若编程不需要被执行，则本次的编程流程将在步骤S3中结束。

假设编程验证失败，则代表存储单元必须要进行编程，并在步骤S4中(对应图5的时间0μs处)开始执行。当编程控制信号PGM转变为高电平时，信号EVEN以及ODD会被预先的设定为高电平。假设检测器电路210的检测等级为4.2V，则此电压在位线选择电路上会有约为0.4V的电压降，而编程操作中所需要的最小位线电压值则为3.8V。在步骤S5(1μs)的检测之前，会因为信号EVEN以及ODD均为高电平的关系使得所有被选择到的位进行编程；在步骤S5中，检测器电路210的输出信号DET用于决定在此字单元编程状态下，位线电压VDQ2是否达到4.2V的电压值。不管位是以字单元或是字单元的子群组(字节单元)的形式进行编程，都是经由信号DET来决定。若位线电压已达到目标电压值，信号ODD以及EVEN会被维持在高电平(步骤S6)，使字单元的所有I/Os中的被选择到位线进行编程。在编程过后，即5μs时，编程操作结束(步骤S7)，随后则执行编程验证(步骤S2)。若编程验证失败，则进行步骤S4并重复此流程；若编程验证通过，则编程操作结束(步骤S3)。在步骤S5时，若位线电压尚未达到目标电压时，一半的I/Os被关闭(步骤S8)，即偶数I/Os或奇数I/Os。图4中的步骤S8显示偶数I/Os被关闭(偶数、奇数I/Os或一些其它的选择到的子群组(如高字节或低字节)都可能被关闭)。在编程操作后，即5μs后，偶数I/Os(第一子群组)被开启，奇数I/Os(第二子群组)则被关闭(步骤S9)。此一状态即为另一编程操作，亦会持续4μs，且其在步骤S10结束。若编程验证(步骤S2)失败，则进行步骤S4并重复此流程；若编程验证通过，则编程操作结束(步骤S3)。

图5显示编程电压达到预先设定的目标电压值以及位线的编程电压过低的编程操作时序图，同时请参阅图3，一对编程电路200输出多个控制信号的控制器300在此被揭露。此控制器300包含有一定时器320以及一与该定时器320耦接的控制电路310。在时间0μs时，编程控制信号PGM输入至定时器320，定时器320设定为计数9μs，且设定在1μs时输出控制信号T1u、在5μs时输出控制信号T5u并在9μs时输出控制信号T9u。在本发明的实施例中，定时器320利用半导体存储器装置中的局部振荡器信号来操作，此为一般的熟知技艺，定时器320是一利用信号PGM来使能的同步计数器，且利用信号1uDET来决定何时关闭定时器320以及何时切换信号PGM的状态(图未示)。

在时间1μs时，控制信号T1u自定时器320输出，并输入至控制电路310。控制信号T1u触发控制电路310，用以栓锁住检测器电路200的输出信号DET。信号EVEN、ODD是由控制电路310所输出，并根据信号PGM(优先在时间1μs的检测)使其在0μs时设定于高电平，控制电路310亦根据信号DET的数值输出定时器控制信号1uDET。此定时器控制信号1uDET输入至定时器320，用以控制其操作。举例来说，若信号DET在时间1μs时为高电平，则代表位线电压已经到达其目标电压值，随后定时器控制信号1uDET会被设定为高电平。对应于高电平的定时器控制信号1uDET，定时器320会在时间5μs时输出控制信号T5u，随后结束计数。当控制信号T5u输出时且信号1uDET处于高电平时，则命令控制电路310将信号EVEN以及ODD的状态切换至低电平，即为结束奇数以及偶数I/Os上的编程。若信号DET在时间1μs时为低电平，则代表位线电压尚未到达其目标电压值，随后定时器控制信号1uDET会被设定为低电平。控制电路310会根据低电平的信号DET将信号EVEN的状态切换至低电平，故仅有奇数I/Os会进行编程。对应于低电平的定时器控制信号1uDET，定时器320亦会在时间5μs时输出控制信号T5u，并继续计数至9μs以产生控制信号T9u。当信号DET处于低电平时，控制电路310会根据信号T5u将控制信号EVEN切换至高电平以及将控制信号ODD切换至低电平，藉以结束奇数I/Os的编程操作以及开始编程偶数I/Os。控制电路310随后会根据信号T9u将控制信号EVEN以及ODD切换至低电平，有效的结束偶数I/Os的编程操作。

经由上例得知，当有足够的位线电压提供字单元(16个位)进行编程时，上述的编程电路200的编程操作需要8μs的时间，即5μs的时间用以进行编程，2μs的时间用以进行编程验证，以及1μs的时间用以进出此次的编程操作。当编程电路200检测到位线电压不足以进行编程时，则针对其子群组(字节单元)进行编程，而此编程操作需要12μs的时间，仅增加50％而已，即9μs的时间用以进行编程，2μs的时间用以进行编程验证，以及1μs的时间用以进出此次的编程操作。在先前技术所描述的编程方法中，利用低的或不够的编程电压会至少使某些存储单元无法在一次的编程操作中完成编程，故编程操作因此必须要重复至少一次，特别是在高电压源(VCC)的环境中，较本发明的方法浪费更多的时间。

举例来说，假设电荷泵在电压源VCC等于2.7V(小于3V)时的输出电流不足以在一次使超过8个位进行编程，但电压源VCC等于3.6V(大于3V)时的输出电流即为足够，当电压源VCC等于2.7V且编程超过8位时，现有的方法，如美国专利公告第6751158号所述的方法，共需要13μs的时间，即0.5μs(进入编程操作)加上1μs(编程验证)加上5μs(编程第一字节)加上5μs(编程第二字节)加上1μs(编程验证)再加上0.5μs(结束此编程操作)。相较之下，本发明的编程方法仅需要12μs的时间，节省了1μs的时间。当电压源VCC等于3.6V且编程超过8位时，尽管高电压源VCC已经提供了足够的编程电流，现有的方法仍然需要13μs的时间。而本发明的编程方法仅需要8μs的时间，更节省了5μs的时间。

图6是图3中控制电路310的一实施电路图，图7是图3中定时器320输出信号T1u、T5u、T9u的时序图，如图所示：图6中的节点“A”是藉由块314而在初始时设定为高电平，其是利用提供编程命令信号PGM至PMOS晶体管P2来设定。在1μs的时间时，定时器320输出信号T1u，节点“A”会被设定为信号DET的电平。此外，在信号T1u处于高电平时，NMOS晶体管N2会导通，若信号DET亦为高电平，则代表位线电压已经达到目标电压值，随后反相器I1的输出为低电平，且NMOS晶体管N3会关闭，如此会使节点“A”处于高电平。若信号DET为低电平，则代表位线电压尚未达到目标电压值，反相器I 1的输出为高电平，且NMOS晶体管N3会开启，如此会使节点“A”处于低电平。节点“A”的电压值会经由一拴锁电路而被拴锁在一反相器I 3中，而此拴锁电路举例来说包含有交互耦接的反相器I 3、I 4。被拴锁住的电压值经由反相器I 3而反相，再经由反相器I 2反相，以产生与信号DET相关的信号1uDET。

在另一实施例中，控制电路310包含有一D型触发器312、反相器I 5、I 6以及二个与非(NAND)门316、318。与非门316、318分别根据其输入信号而输出控制信号EVEN、ODD。各与非门316、318的第一输入端与反相器I 5耦接，用以将信号1uDET反相。与非门316的第二输入端经由反相器I6而与输出数据Q耦接，唯与非门316的第二输入端亦可直接与输出数据QB耦接，而不需要经过反相器I 6；与非门318的第二输入端直接与输出数据Q耦接。

与非门317、319以及反相器I 7、I 8是在编程操作结束时，根据信号PGM将信号EVEN、ODD设定为低电平。若信号1uDET为高电平，则与非门316、318的第一输入端是低电平，信号EVEN、ODD在此状态下是高电平，且触发器312会因为高电平的信号1uDET而失能(disable)。

在一开始时，输出Q会被设定为低电平，当信号1uDET为低电平时，触发器312则会使能(enable)。信号ODD会因为其第一输入端的输出Q为低电平且其第二输入端(信号1uDET的反相)的关系而被设定为高电平，而信号ODD会因为其所有输入端均为高电平的关系而被设定为高电平。当定时器信号T5u输出时，输出Q会被设定为与输出QB耦接的数据节点“D”的值。输出Q实质上是由低电平切换至高电平，且当输出Q为高电平时，与非门318会将信号ODD设定为低电平，而与非门316会将信号EVEN设定为高电平。当信号T9u输出时，块314中的PMOS晶体管P2会被导通，用以再次设定节点“A”为高电平，并重置信号1uDET为高电平，以使触发器312失能。块314中的PMOS晶体管P2与信号PGM耦接，可在信号PGM为低电平时将节点“A”拉升至高电平。

图8是图3以及图6中重置编程以及时序控制信号的电路图，如图所示：电路400根据不论编程被判定为在第一时间(5μs)的编程电压已经达到目标电压值或在第二时间(9μs)的编程电压尚未达到目标电压值时，提供控制信号RESET来重置控制信号PGM以及1uDET。在本实施例中，电路400包含一接收信号T5u、T9u以及1uDET作为输入的多路复用器402，此多路复用器402选择性的输出控制信号RESET，用以重置信号PGM至低电平以及信号1uDET至高电平。当信号1uDET为高电平时，即代表信号DET为高电平且编程电压已经达到其目标电压值，多路复用器402对应信号T5u将重置信号PGM、1uDET。当信号1uDET为低电平时，即代表信号DET为低电平且编程电压尚未达到其目标电压值，多路复用器402对应信号T9u将重置信号PGM、1uDET。虽然上述的编程操作与方法将存储单元经由一开始的抹除状态而编程至编程状态，但其编程电路以及方法亦可对存储单元进行软编程(soft programming)。软编程是一用以进行过抹除修正的现有技术，其是在抹除后修正过抹除的存储单元，使提升过抹除存储单元过低的临限电压。在软编程过程中，字符线电压被设定为0V或负电压(-0.5V--1.0V)，而不是8V。

此外，虽然上述的编程操作与方法编程字大小的存储器单元，但其电路与方法亦可编程更大或更小的存储器单元。甚者，虽然当目标位线编程电压不够时，存储器群组会在编程时分成二个子群组，但本实施例中的群组可分为多于2个的子群组，仅须要改变数据阶段切换器(第一切换部240与第二切换部250)以及控制器300即可。

又，在另一实施例中，一个以上的检测操作可被执行。举例来说，在第一检测后即可触发为期1μs的第二检测(时间2μs时)。若位线编程电压在第二检测中仍然不足时，被编程的存储单元群组可以被分割成一个或更多个额外的子群组，此检测以及子群组分割的过程会持续到位线编程电压足够为止。因此，子群组会如上所述的被依序编程。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，如本发明的字符线驱动器可用于串行式、并行式以及其它种类的非易失性存储器，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。

Claims (19)

1.一种非易失性半导体存储装置的编程方法，包含下列步骤：

提供一位线电压来编程一群组的存储器存储单元；

检测该位线电压是否达到一选择目标电压值；

当该位线电压达到该选择目标电压值时，则对该群组的存储器存储单元执行编程的操作；以及

当该位线电压尚未达到该选择目标电压时，则编程的操作至少独立的执行于该群组内的一第一子群组的存储器存储单元以及该群组内的一第二子群组的存储器存储单元。

2.根据权利要求1所述的非易失性半导体存储装置的编程方法，其中，该存储器存储单元的群组是一字单元且该第一子群组以及该第二子群组分别为一字节单元。

3.根据权利要求1所述的非易失性半导体存储装置的编程方法，更包含在该提供步骤之前的一输出编程命令的步骤，该编程命令触发该提供步骤，并在执行该检测步骤前等待一预定时间。

4.根据权利要求1所述的非易失性半导体存储装置的编程方法，更包含在检测步骤前对该存储器存储单元群组编程的流程的开始步骤，且该独立执行编程步骤更包含下列步骤：

当对该第二子群组的存储器存储单元进行编程操作时，停止该第一子群组的存储器存储单元的编程操作；以及

在一预定期间后，停止该第二子群组的存储器存储单元的编程操作，并对该第一子群组的存储器存储单元进行编程操作。

5.根据权利要求1所述的非易失性半导体存储装置的编程方法，更包含在当该位线电压达到或尚未达到该选择目标电压值时的编程步骤后均执行一编程验证的步骤。

6.根据权利要求1所述的非易失性半导体存储装置的编程方法，其中，该提供步骤是利用一电荷泵电路来产生该位线电压。

7.一种非易失性半导体存储装置的编程电路，包含有：

一电压检测器，用于提供一表示用以编程一群组的存储器存储单元的一位线电压是否达到一选择目标电压的信号；以及

一控制器，用于根据该信号选择该编程操作对一群组单元内的该存储器存储单元以及一子群组单元内的该存储器存储单元进行中之一者进行。

8.根据权利要求7所述的非易失性半导体存储装置的编程电路，其中，当该位线电压达到该选择目标电压时，该控制器选择对于该群组单元内的该存储器存储单元进行编程。

9.根据权利要求7所述的非易失性半导体存储装置的编程电路，其中，当该位线电压尚未达到该选择目标电压时，该控制器选择对于该子群组单元内的该存储器存储单元进行编程。

10.根据权利要求9所述的非易失性半导体存储装置的编程电路，其中，该子群组单元分别在不同的时间独立的被编程。

11.根据权利要求9所述的非易失性半导体存储装置的编程电路，其中，该控制器先选择对该群组内的该存储器存储单元进行编程，直到该该位线电压被检测到尚未达到该选择目标电压为止。

12.根据权利要求7所述的非易失性半导体存储装置的编程电路，更包含一电压调整器，用以提供该位线电压。

13.根据权利要求12所述的非易失性半导体存储装置的编程电路，更包含一与该电压调整器耦接的电荷泵电路。

14.根据权利要求7所述的非易失性半导体存储装置的编程电路，其中，该群组单元内的存储器存储单元是字单元且该子群组单元内的存储器存储单元是字节单元。

15.根据权利要求7所述的非易失性半导体存储装置的编程电路，其中，该电压检测器包含有一比较器。

16.根据权利要求7所述的非易失性半导体存储装置的编程电路，其中，该控制器输出一控制信号，用以选择对应该群组单元以及该子群组单元的多个位线施加该位线电压。

17.根据权利要求7所述的非易失性半导体存储装置的编程电路，更包含有一与该群组存储器储器存储单元的多个位线耦接的解码电路，且该解码电路是在该控制器的控制之下选择对该多个位线施加该位线电压。

18.根据权利要求7所述的非易失性半导体存储装置的编程电路，其中，该控制器包含有一定时器，其输出一控制信号，用以在一预定时间触发该控制器检测电压检测器的输出。

19.一种非易失性半导体存储装置，包含有：

一电荷泵电路；

一电压调整器，与该电荷泵电路耦接，用以提供一位线编程电压；

一存储器阵列，包含有多个与若干字符线以及若干位线耦接的存储器存储单元；

一电压检测器，用于提供一表示用以编程一群组的存储器存储单元的一位线电压是否达到一选择目标电压的检测信号；

一控制器，用于根据该检测信号选择该编程操作在该位线电压达到该选择目标电压时，对一字单元内的该存储器存储单元进行以及在该位线电压尚未达到该选择目标电压时，对一字节单元内的该存储器存储单元进行；以及

一数据阶段切换器，用于在该控制器的控制之下传递该位线电压至该字单元以及该字节单元所对应的位线上。

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