CN106816174B - 一种flash存储器编程电路及其电压控制方法 - Google Patents
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Abstract
本发明涉及一种FLASH存储器编程电路及其电压控制方法；该FLASH存储器为SST型，编程电路包括一级译码电路、二级译码选通电路、选通开关电路、SLBIAS电压控制电路、钳位电路和下拉电路；当FLASH存储器处于编程状态时，若存储单元没有沟道漏电，未被选中的SL电压为浮空状态；若存储单元有沟道漏电，未被选中的SL电压被钳位电路钳位，SL电压被限制到MOS晶体管阈值电压附近，通过衬偏作用抑制存储单元沟道漏电增大，有效防止未被选中的SL上的漏电发生；同时，该编程电路电压控制方法实现简单，能有效降低芯片功耗，并较少芯片面积。
Description
技术领域
本发明涉及非易失性存储器件领域，尤其涉及SST型FLASH存储器编程电路及其电压控制技术。
背景技术
FLASH存储器件的写入操作只能在空或已擦除的单元内进行，所以大多数情况下，在进行写入操作之前必须先执行擦除；SST型FLASH存储器件的主要特点是擦除通过隧穿效应实现，编程通过沟道热电子注入效应实现；SST型FLASH存储器件作为一种主要的非挥发性存储器，在智能卡、微处理器等领域有着广泛的应用；为了降低整体芯片成本，存储单元制造工艺的优化和外围电路的控制方式研究是两个主要的方向；外围电路的控制方式研究，具体来说，就是对存储单元的读、擦除、编程的电压产生和控制的方法进行研究。
SST型FLASH存储器件一般有三端：BL为漏端，WL为栅端、SL为源端，而FL为浮空栅，FL与外部没有连接；如图1所示FLASH存储单元中，101为FLASH存储单元剖面示意图，102为FLASH存储单元符号简化图；编程时，根据BL、WL、SL选择的不同，需要SST型 FLASH存储单元按照表格1中所示配置相应的电压值，其中Vgp表示WL上加的电压，Vdp为BL选中时的电压，Vinh为BL禁止电压，Vsp为SL发生编程所需的高压。
表格1 编程时SST型 FLASH存储单元端口配置。
| WL | BL | SL | |
| selected | Vgp | Vdp | Vsp |
| BL Unselect | 0V or Vgp | Vinh | 0V or Vsp |
| WL Unselect | 0V | Vdp or Vinh | 0V or Vsp |
| SL Unselect | 0V | Vdp or Vinh | SLBIAS |
典型的SST型FLASH存储阵列结构如图2所示；从表格1可以看出，SL选中时需要Vsp的高压，未被选中时需要0V的电压；工艺实际实现中，由于BL禁止电压Vinh的存在，未被选中SL的存储单元（如图2中，205的存储单元）会有漏电发生，故需要为未被选中的SL提供SLBIAS的电压（>0.3V）来减小漏电。
图3是SST型FLASH存储阵列中SL译码电路结构；301为一级译码电路，302为二级译码选通电路，303为译码选通开关电路，304为SL电压下拉电路，305为电压调节器SLBIAS产生电路；在编程模式（PROG_ENb=0）时，当V1为Vsp，V2b为0V，V2为Vsp时，SL输出高压Vsp；当V1为SLBIAS，V2b为0V，V2为Vsp时，SL输出低压SLBIAS；非编程模式（PROG_ENb=‘1’）时SL通过SL电压下拉电路304使得SL保持0V。
图4是SLBIAS产生电路；401为运算放大器，402为反相器，403为下拉管；编程模式时，通过运算放大器401产生需要的SLBIAS电压；不编程时SLBIAS通过下拉管403的作用使得SLBIAS=0V。一方面，图4中的40电路需要图3中的VR电路305为整个阵列未被选中的SL提供SLBIAS电压，这就需要消耗较大的功耗；另一方面，为了保证SLBIAS电压能充分传输到SL上，需要图3中译码选通开关电路303中的NMOS管来传输这个较低的电平，这样，译码电路会在电路中重复的使用，这就意味着要消耗较多的芯片面积，产生更多的功耗。
发明内容
针对上述现有技术中存在的不足，本发明的目的是，为了降低SST型FLASH存储器编程电路电压控制消耗的功耗和芯片面积, 本发明提出一种新型的SST型FLASH编程电路及其电压控制方法，降低消耗功耗，并且减小芯片面积。
本发明解决其技术问题所采用的技术方案是，一种SST型FLASH存储器编程电路，包括一级译码电路、二级译码选通电路、选通开关电路、SLBIAS电压控制电路、钳位电路和下拉电路，其中，
一级译码电路，与SLBIAS电压控制电路通过SLBIAS电压节点相连接，输出V1；
二级译码选通电路，输出V2b来连接选通开关电路中的PMOS晶体管；
选通开关电路，由1个 PMOS晶体管组成，串联在V1和SL电压节点之间；
下拉电路，分为SL电压下拉电路和SLBIAS电压下拉电路，SL电压下拉电路，串联在SL电压节点和GND电压节点之间，SLBIAS电压下拉电路和钳位电路，并联在SLBIAS电压节点和GND电压节点之间，当FLASH存储器处于编程状态时，若存储单元没有沟道漏电，未被选中的SL电压为浮空状态；若存储单元有沟道漏电，未被选中的SL电压被钳位电路钳位，SL电压被限制到MOS晶体管阈值电压附近，通过衬偏作用抑制存储单元沟道漏电增大；
SLBIAS电压控制电路，输出SLBIAS电压到一级译码电路，一级译码电路输出电压V1到选通开关电路，二级译码选通电路输出电压V2b到选通开关电路，该选通开关电路根据电压V1和电压V2b的值输出SL电压值。
优选地，所述的SST型FLASH存储器编程电路，当FLASH存储器处于编程状态，选中SL电压时，输出编程所需高压Vsp；不选中SL电压时，输出SL电压由SLBIAS电压控制电路控制。
优选地，所述二级译码选通电路产生PMOS晶体管栅极控制信号V2b。
优选地，所述选通开关电路传输V1电压给SL电压节点。
优选地，所述钳位电路由1个 钳位二极管管组成，起导通作用，并限制SL电压超过阈值电压以上，防止漏电。
一种SST型FLASH存储器编程电路电压控制方法，其中，所述SST型 FLASH存储器编程电路由一级译码电路、二级译码选通电路、选通开关电路、SLBIAS电压控制电路、钳位电路和下拉电路构成，所述方法包括：
一级译码电路输出V1；
二级译码选通电路输出V2b来连接选通开关电路中的PMOS晶体管；
选通开关电路，由1个 PMOS晶体管组成，串联在V1和SL电压节点之间；
下拉电路分为SL电压下拉电路和SLBIAS电压下拉电路，SL电压下拉电路串联在SL电压节点和GND电压节点之间，SLBIAS电压控制电路与一级译码电路通过SLBIAS电压节点相连接，SLBIAS电压控制电路输出SLBIAS电压到一级译码电路，一级译码电路输出电压V1到选通开关电路，二级译码选通电路输出电压V2b到选通开关电路，选通开关电路根据电压V1和电压V2b的值输出SL电压值；
钳位电路连接SLBIAS电压下拉电路，并联在SLBIAS电压控制电路和GND电压节点之间，当FLASH存储器处于编程状态时，若存储单元没有沟道漏电，未被选中的SL电压为浮空状态；若存储单元有沟道漏电，未被选中的SL电压被钳位电路限制到MOS管阈值电压附近，通过衬偏作用抑制存储单元沟道漏电。
优选地，所述的SST型FLASH存储器编程电路电压控制方法，当FLASH存储器处于编程状态，选中SL电压时，输出编程所需高压Vsp；不选中SL电压时，输出SL电压由SLBIAS电压控制电路控制。
优选地，所述的SST型FLASH存储器编程电路电压控制方法，当FLASH存储器处于编程状态，所述二级译码选通电路产生PMOS晶体管栅极控制信号V2b。
优选地，所述的SST型FLASH存储器编程电路电压控制方法，当FLASH存储器处于编程状态，该 PMOS晶体管传输V1到SL的电压。
本发明的有益效果是，当SST型FLASH存储器处于编程状态，能防止未被选中的SL上SST型存储单元的漏电，并且能够显著降低电路功耗，减少芯片面积。
下面结合附图和具体实施方式对本发明做进一步说明。
附图说明
图1是SST型FLASH存储单元结构示意图。
图2是SST型FLASH存储阵列结构示意图。
图3是现有技术的SL译码电路示意图。
图4是现有技术的SLBIAS产生电路示意图。
图5是本发明的SL译码电路示意图。
图6是本发明的SLBIAS电压控制电路示意图。
图7是本发明的SST型FLASH存储器编程电路电压控制方法流程图。
具体实施方式
参看图5为本发明的SL译码电路；其中，501为一级译码电路，502为二级译码选通电路，503为选通开关电路，504为SLBIAS电压控制电路，505为SL电压下拉电路；一级译码电路501把地址Address1译码成幅度为SLBIAS到Vsp的V1电压，二级译码选通电路502将地址Address2译码成PMOS管选择电压V2b，选通开关电路503只包含一个PMOS管，V2b为0V时选通，SLBIAS电压控制电路504控制SLBIAS电压；当需要SL被选择时，V1为Vsp，V2b为0V，则SL为编程所需高压Vsp；需要SL不被选中时，V1为SLBIAS，V2b为0V；若SL上没有漏电，则503中的PMOS管不会开启，SL保持为0V；若SL上有漏电，当SL电压达到PMOS管导通阈值Vthp时，SL向V1通路导通，SL电压值在MOS晶体管阈值电压附近。
参看图6为本发明的SLBIAS电压控制电路；其中，601为下拉管，即SLBIAS下拉电路；602为钳位二极管，即钳位电路；在编程模式（PROG_ENb=‘0’）时，下拉管601为关闭状态，钳位二极管602只有SLBIAS电压高于其开启阈值Vthn（>0.3V）时才会有电流，即当钳位二极管602开启时SL上的漏电流已经得到有效的抑制；在非编程模式（PROG_ENb=‘1’），SLBIAS通过下来管而保持0V。
参看图7为本发明的SST型FLASH存储器编程电路电压控制方法流程图；编程开始，SL一级译码501和SL二级译码502启动后，把对应的控制信号送到SL选通开关电路503；若SL选通了，那么对应的SL输出编程所需高压Vsp；若SL没有选通，则对应的SL输出SLBISAS电压；若未选中的存储单元有漏电，则SLBIAS电位受钳位电路限制，通过衬偏作用限制存储单元的漏电增大；若未选中的存储单元没有漏电，则SLBIAS为浮空状态。
上述仅为本发明的具体实施例，本领域普通技术人员在不脱离本发明技术思路的基础上能有许多变形和变化，这些显而易见形成的技术方案也包含在本发明保护的技术范围内，故凡在本发明的精神和原则之内，所作的任何修改、同等替换、改进等，均应包含在本发明的权利保护范围之内。
Claims (9)
1.一种SST型FLASH存储器编程电路，包括一级译码电路、二级译码选通电路、选通开关电路、SLBIAS电压控制电路、钳位电路和下拉电路，其特征在于，
一级译码电路，与SLBIAS电压控制电路通过SLBIAS电压节点相连接，输出V1；
二级译码选通电路，输出V2b来连接选通开关电路中的PMOS晶体管；
选通开关电路，由1个 PMOS晶体管组成，串联在V1和SL电压节点之间；
下拉电路，分为SL电压下拉电路和SLBIAS电压下拉电路，SL电压下拉电路，串联在SL电压节点和GND电压节点之间，SLBIAS电压下拉电路和钳位电路，并联在SLBIAS电压节点和GND电压节点之间，当FLASH存储器处于编程状态时，若存储单元没有沟道漏电，未被选中的SL电压为浮空状态；若存储单元有沟道漏电，未被选中的SL电压被钳位电路钳位，SL电压被限制到MOS晶体管阈值电压附近，通过衬偏作用抑制存储单元沟道漏电增大；
SLBIAS电压控制电路，输出SLBIAS电压到一级译码电路，一级译码电路输出电压V1到选通开关电路，二级译码选通电路输出电压V2b到选通开关电路，该选通开关电路根据电压V1和电压V2b的值输出SL电压值。
2.如权利要求1所述的SST型FLASH存储器编程电路，其特征在于，选中SL电压时，输出编程所需高压Vsp；不选中SL电压时，输出SL电压由SLBIAS电压控制电路控制。
3.如权利要求1所述的SST型FLASH存储器编程电路，其特征在于，所述二级译码选通电路产生PMOS晶体管栅极控制信号V2b。
4.如权利要求1所述的SST型FLASH存储器编程电路，其特征在于，所述选通开关电路传输V1电压给SL电压节点。
5.如权利要求1所述的SST型FLASH存储器编程电路，其特征在于，所述钳位电路由1个钳位二极管管组成，起导通作用，并限制SL电压超过阈值电压以上，防止漏电。
6.一种SST型FLASH存储器编程电路电压控制方法，其中，所述SST型 FLASH存储器编程电路由一级译码电路、二级译码选通电路、选通开关电路、SLBIAS电压控制电路、钳位电路和下拉电路构成，所述方法包括：
一级译码电路输出V1；
二级译码选通电路输出V2b来连接选通开关电路中的PMOS晶体管；
选通开关电路，由1个 PMOS晶体管组成，串联在V1和SL电压节点之间；
下拉电路分为SL电压下拉电路和SLBIAS电压下拉电路，SL电压下拉电路串联在SL电压节点和GND电压节点之间，SLBIAS电压控制电路与一级译码电路通过SLBIAS电压节点相连接，SLBIAS电压控制电路输出SLBIAS电压到一级译码电路，一级译码电路输出电压V1到选通开关电路，二级译码选通电路输出电压V2b到选通开关电路，选通开关电路根据电压V1和电压V2b的值输出SL电压值；
钳位电路连接SLBIAS电压下拉电路，并联在SLBIAS电压控制电路和GND电压节点之间，当FLASH存储器处于编程状态时，若存储单元没有沟道漏电，未被选中的SL电压为浮空状态；若存储单元有沟道漏电，未被选中的SL电压被钳位电路限制到MOS管阈值电压附近，通过衬偏作用抑制存储单元沟道漏电。
7.如权利要求6所述的SST型FLASH存储器编程电路电压控制方法，其特征在于，选中SL电压时，输出编程所需高压Vsp；不选中SL电压时，输出SL电压由SLBIAS电压控制电路控制。
8.如权利要求6所述的SST型FLASH存储器编程电路电压控制方法，其特征在于，所述二级译码选通电路产生PMOS晶体管栅极控制信号V2b。
9.如权利要求6所述的 SST型FLASH存储器编程电路电压控制方法，其特征在于，该PMOS晶体管传输V1到SL的电压。
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