JP2017531896A - 不揮発性分割ゲートメモリ装置及びその動作方法 - Google Patents

Abstract

第１導電型の半導体基板を有する不揮発性メモリ装置。不揮発性メモリセルのアレイは、複数の行及び列に配置された半導体基板内にある。各メモリセルは、第２導電型の半導体基板の表面上の第１領域と、第２導電型の半導体基板の表面上の第２領域と、を備える。チャネル領域は、第１領域と第２領域との間にある。ワード線は、チャネル領域の第１部分上に重なり、そこから絶縁され、また第１領域に隣接して、第１領域とほとんど重ならない。浮遊ゲートは、チャネル領域の第２部分上に重なり、第１部分に隣接し、またそこから絶縁され、第２領域に隣接する。結合ゲートは浮遊ゲート上に重なる。ビット線は、第１領域に接続される。負チャージポンプ回路は、第１負電圧を発生させる。制御回路は、コマンド信号を受容して複数の制御信号を生成し、これに応答して第１負電圧を非選択メモリセルのワード線に印加する。負電圧は、プログラム、読み出し、又は消去動作中に、非選択メモリセルのワード線に印加され得る。

Description

本発明は、不揮発性メモリセル装置及びその動作方法に関する。より具体的には本発明は、負電圧が、制御ゲート及び／又はワード線に、読み出し、プログラム又は消去の動作中にメモリセルの他の端子と選択的に組み合わせて印加される、かかるメモリ装置に関する。

不揮発性メモリセルは、当該技術分野において周知である。１つの従来技術の不揮発性分割ゲートメモリセル１０を図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２導電型の第１領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間には、チャネル領域１８が設けられている。ビット線ＢＬ ２０は、第２領域１６に接続される。ワード線ＷＬ ２２は、チャネル領域１８の第１部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ ２４は、チャネル領域１８の他の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。ＳＬポリ２８は、第１領域１４（ソース線ＳＬ）に接続される。

従来技術では、様々な組み合わせの正電圧又は０電圧がワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加されて、読み出し、プログラム、及び消去の動作を実行する。従来技術では、これらの動作のために負電圧は印加されなかった。

本発明の１つの目的は、読み出し、プログラム、及び／又は消去の動作中に負電圧をワード線２２、結合ゲート２６、及び／又は浮遊ゲート２４に印加する不揮発性メモリセル装置を開示することである。

本発明は、第１導電型の半導体基板を有する不揮発性メモリ装置に関する。不揮発性メモリセルのアレイは、複数の行及び列に配置された半導体基板内にある。各メモリセルは、第２導電型の半導体基板の表面上の第１領域と、第２導電型の半導体基板の表面上の第２領域と、を備える。チャネル領域は、第１領域と第２領域との間にある。ワード線は、チャネル領域の第１部分上に重なり、そこから絶縁され、また第１領域に隣接して、第１領域とほとんど重ならない。ワード線は、浮遊ゲートの上部先端角部（図１の先端角部２５）に面する下部弓状領域（図１の領域２７）を有する。浮遊ゲートは、チャネル領域の第２部分上に重なり、第１部分に隣接し、そこから絶縁され、第２領域に隣接する。結合ゲートは浮遊ゲート上に重なる。ビット線は、第１領域に接続される。負チャージポンプ回路は、第１負電圧を発生させる。制御回路は、コマンド信号を受容して複数の制御信号を生成し、これに応答して第１負電圧を非選択メモリセルのワード線に印加する。

本発明はまた、前述の型の不揮発性メモリセル装置の動作方法に関する。

本発明の方法を適用することができる従来技術の不揮発性メモリセルの断面図である。 図１に示される従来技術の不揮発性メモリセルを使用した本発明の不揮発性メモリ装置のブロック図である。 本発明のメモリ装置用のプログラム／消去及び読み出し動作それぞれの波形図である。 本発明のメモリ装置用のプログラム／消去及び読み出し動作それぞれの波形図である。 本発明のメモリ装置用の負／正ワード線デコーダ回路及び負チャージポンプそれぞれの詳細な回路図である。 本発明のメモリ装置用の負／正ワード線デコーダ回路及び負チャージポンプそれぞれの詳細な回路図である。 本発明のメモリ装置用の第１の負／正高電圧デコーダ回路の詳細な回路図である。 本発明のメモリ装置用の第１の負／正高電圧デコーダ回路の詳細な回路図である。 本発明のメモリ装置用の第２の負／正高電圧デコーダ回路の詳細な回路図である。 本発明のメモリ装置用の第２の負／正高電圧デコーダ回路の詳細な回路図である。 本発明のメモリ装置用の第３の負／正高電圧デコーダ回路の詳細な回路図である。 本発明のメモリ装置用の第３の負／正高電圧デコーダ回路の詳細な回路図である。 本発明のメモリ装置と共に使用する負電圧チャージポンプ発生器の詳細な回路図である。 本発明のメモリ装置用の負高電圧調整回路の詳細な回路図である。 本発明のメモリ装置用の負／正パッド回路の詳細な回路図である。 従来技術のメモリ装置の製造に使用する従来技術のプロセスフローの一部を示す断面図である。 従来技術のメモリ装置の製造に使用する従来技術のプロセスフローの一部を示す断面図である。 本発明のメモリ装置を製造するプロセスフローの一部を示す断面図である。

図２を参照すると、本発明の不揮発性メモリ装置５０のブロックレベルの図が示されている。図２に示される実施形態では、メモリ装置５０は、半導体基板１２内で複数の行及び列に配置された、図１に示される型の不揮発性メモリセル１０の２つのアレイ５２Ａ及び５２Ｂを備える。不揮発性メモリセル１０の各アレイ５２に隣接するのは、復号されて、選択及び非選択メモリセル１０のワード線２２に供給されるアドレス信号を受信するためのデコーダ（それぞれＸデコーダ５４Ａ及び５４Ｂ）である。各デコーダ５４はまた、チャージポンプ５６に含まれ負電圧を発生させるための関連する負チャージポンプを有する。アレイ５２Ａと５２Ｂとの間に配置されるデコーダ（ＷＳＨＤＲＨＡＬＦＶ、ＮＣＧ）８０は、図５〜７の実施形態に示されるように制御ゲート２６及びソース線１４に対する電圧レベルを提供する。

メモリ装置５０の各メモリアレイ５２はまた、アレイ５２からメモリセル１０からの信号を受信し、装置５０からの出力信号を発生するためのそれに関連する複数のセンサー５８を有する。メモリ装置５０はまた、論理回路６０を有する。論理回路６０は、メモリ装置５０の外にあって、メモリ装置５０に様々なコマンドを実行させるホスト制御装置（図示なし）によるプログラム、消去、又は読み出し発行などのコマンドを受信する。受信したコマンドに応答して、論理回路５０は、チャージポンプ回路５６、デコード回路５４、及び検知増幅回路５８の動作及びタイミングを制御する制御信号を発生させる。アナログ回路７０は、装置５０に対してアナログバイアス電圧及び電流並びにタイミングを提供する。高電圧（正、負）制御回路９０は、調整された時系列の正負レベルを提供する。パッド回路８８は、入力バッファ、ＩＯバッファ、電力パッド（Ｖｄｄ、Ｖｓｓ）、テストパッド、及びＥＳＤ保護を提供する。

読み出し、消去、又はプログラムコマンドに応答して、論理回路６０は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時にできるだけディスターブが少ない方法で様々な電圧を供給させる。

選択及び非選択メモリセル１０に対し、印加される電圧及び電流は次のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。

不揮発性メモリセル１０の消去及びプログラムのための動作は次のとおりである。セル１０は、ワード線２２に高電圧を印加し、他の端子が０ボルトと等しくなるか、負になることにより、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２４からワード線２２にトンネリングして陽電荷を帯び、読み出し状態のセル１０がオンになる。このトンネリングは、ＦＧ先端部２５からＷＬ ２２の弓状ラップアラウンド領域２７までである。その結果生じるセルの消去状態は、「１」状態として知られる。セル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート２４に注入され、その結果、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。読み出し動作は、ビット線２０に正バイアスを、ＷＬ２２に正バイアスを、ソース線１４に０ボルトを、結合ゲート２６に正又は０ボルトを印加することによって行われる。この読み出し状態では、状態「１」のメモリセルは導電し、状態「０」のメモリセルは、導電しないか、低電流レベルを伝導する。非選択ＷＬでは、読み出し及びプログラム状態に対して０又は負電圧が印加される。

消去動作３では、ＷＬは正のＨＶ（例えば、９〜６Ｖ）であり、ＣＧは負のＨＶ（例えば、−（５〜９）Ｖ）である。非選択ＷＬは０Ｖ又は負電圧、例えば、−（０．５〜５）Ｖであり得、非選択ＣＧは０Ｖ又は負のＨＶ（例えば、−（５〜９）Ｖ）であり得る（選択の負のＣＧ ＨＶ電圧と同様）。

あるいは、プログラム動作は、０Ｖではなく、負の電圧（例えば、−６Ｖ）であるＰ基板Ｖｓｕｂ １２で実行され得る。

図３Ａを参照すると、本発明のメモリ装置５０用の上述の正／負バイアスレベルのプログラム及び消去信号について信号タイミング波形の一実施例が示されている。メモリセル１０の端子ＷＬ、ＢＬ、ＣＧ、ＳＬにそれぞれ一致するように信号ＷＬ、ＢＬ、ＣＧ、ＳＬは上述のとおりである。プログラムでは、信号ＷＬ １０２が、（後述されるデコーダ回路８０内の制御信号を設定するために）まず高くなり（例えば、〜Ｖｄｄ）、その後（バイアス電圧Ｖｐｗｌに）安定し始める。その後、信号ＢＬ １０４及びＣＧ １０６が、例えば、それぞれ、〜Ｖｉｎｈ＝〜Ｖｄｄ及び１０〜１１ｖのように高くなり、次にＳＬ １１０が高くなる（例えば、〜４．５ｖ〜５ｖ）。あるいは、ＣＧ １０６は、（点線の波形で示されるように）ＳＬ １１０の後に高くなる。信号ＷＬ １０２は、例えば１ｖのような電圧Ｖｐｗｌに安定し、信号ＢＬ １０４は、ＣＧが高くなるときに例えば、〜０．５ｖのような電圧Ｖｄｐに安定する。非選択ＷＬは、選択ＷＬ １０２が高くなる前か又はそれと同時に、０ｖ又は負（例えば−０．５ｖ）まで下がる。非選択ＣＧは、例えば０〜２．６ｖのようなスタンバイ時の値にとどまる。非選択ＳＬは、ＣＧ １０６が高くなるとき、例えば０ｖのようなスタンバイ時の値にとどまるか、又は例えば１ｖのようなバイアス電圧に切り換わる（非選択ＳＬが、ＢＬを介し非選択セルを介した漏れ電流を防ぐためにバイアスレベルに切り換わる）。

信号ＢＬ １０４は、様々な信号がプログラミング電圧までランピングする間安定しないままであることによる不慮のプログラムディスターブを防ぐために、まずＶｉｎｈ（禁止電圧）まで高くなる。時限シーケンスＣＧ １０６対ＳＬ １１０は、例えばいずれかディスターブの発生が多い方の信号が最後に高くなるなど、ディスターブの影響を低減するために最適化される。プログラミングパルスのランプダウンは、ディスターブを最小化するために逆になる（即ち、最初に上がる信号は、ここで最後に下がる）。信号ＳＬ １１０が下がり、次にＣＧ １０６が下がり、その後ＷＬ １０２及びＢＬ １０４が下がる。例えば−１ｖなどの負になる基板Ｐを使用するプログラミングの実施形態では、この負の切り換えは、信号ＷＬが低くなる又はＣＧが高くなるのと同時に起こる。

消去では、信号ＷＬ １０２は、例えばＶｄｄ（図５〜７の実施形態として後述されるデコーダ回路８０内の制御信号を設定するようなもの）のように高くなり、次に例えば０ｖ（あるいは、−０．５ｖのように負）のように低くなる。ＷＬ １０２が低くなったのとほぼ同時に、又はその後間もなく、信号ＣＧ １０６は負（例えば、−６Ｖ〜−９Ｖ）になる。その後、選択ＷＬ １０２は、高くなる（例えば、９Ｖ〜６Ｖ）。信号ＢＬ １０４、ＳＬ １１０は、スタンバイ時の値（例えば０Ｖ）にとどまる。非選択ＷＬは、選択ＷＬ １０２が高くなる前又はそれと同時に、０Ｖ又は負（例えば−０．５Ｖ）まで下がる。非選択ＣＧは、スタンバイ時の値（例えば、０〜２．６Ｖ）にとどまる。非選択ＳＬは、スタンバイ時の値（例えば０ｖ）にとどまる。

消去の別の実施形態では、基板Ｐは負（例えば、−６Ｖ）になる。

消去パルスのランプダウンは、ほぼ順番が逆になる（即ち、最初に上がる信号はここで最後に下がる）。信号ＷＬ １０２及びＣＧ １０６は、スタンバイ時の値（例えば、０Ｖ）になる。

図３Ｂを参照すると、本発明のメモリ装置５０用の上述の正／負バイアスレベルの読み出し信号について信号タイミング波形の一実施例が示されている。この読み出し信号波形は、完全な不揮発性の消去／プログラム／読み出し動作のために図３Ａのプログラム及び消去信号波形に付随する。正常読み出しの波形では、ＳＬ １１０は、スタンバイ値（例えば、０Ｖ）である。ＣＧ １０６は、スタンバイ値（例えば、０Ｖ又は２．６Ｖ）であるか、あるいは、読み出し時にバイアス値（例えば、２．６Ｖ）へ切り換わる（読み出し状態でＦＧ電位と結合するＣＧ電圧によるメモリセル電流の増加を助けるため）。スタンバイ値は、プログラム及び消去状態のスタンバイ値と同様である。ＷＬ １０２及びＢＬ １０４は、読み出し用の選択メモリセルに対して読み出し時にバイアスレベル（例えば、それぞれ２．６Ｖ及び１．０Ｖ）へ切り換わる。

読み出しマージン０の動作は、弱いプログラミングセルを検出するため、アレイ全体のプログラミング後に実行される。プログラミング後、セル電流は、通常＜ナノアンペア（ｎＡ）の非常に低い値であり、これは「０」デジタル値（セル電流が流れない）の読み出しに相当する。しかしながら、いくつかのセルは、２〜３マイクロアンペアでわずかにとどまることがあり（セル漏れ、弱いセルプログラミングの結合比、プロセスの幾何学的影響などによる弱いプログラミングのため）、これは、メモリ装置５０の動作寿命中の「０」の読み出しの失敗の原因となり得る。読み出しマージン０は、それらの弱いセルを除外するために使用される。読み出しマージン０の波形では、ＳＬ １１０は、例えば０ｖのようなスタンバイ値である。ＷＬ １０２及びＢＬ １０４は、正常読み出し状態のように読み出し用の選択メモリセルそれぞれに対して、読み出し時に例えば２．６ｖ及び１．０ｖなどのバイアスレベルに切り換わる。ＣＧ １０６は、弱いプログラムされたセルを検出するために、読み出し時に例えば３ｖのようなマージン０値（プログラム又は読み出し状態に関して図６〜８に記載される同一の回路手順によって提供される）にバイアスされる。ＣＧ電圧は、弱いプログラミングの影響を増幅するためにＦＧ電位と結合し、セル電流を実際的に増加させ、したがって弱いセルはここで「０」の代わりに「１」として読み出される（セル電流が流れない代わりに実際にセル電流が存在する）。

読み出しマージン１の動作は、弱い消去されたセルを検出するため、アレイ全体の消去後に実行される。負のＣＧ（負電圧による消去に関して図６〜８に記載される同一の回路手順によって提供される）はここで、この状態を検出するために利用される。ＳＬ １１０は、例えば０ｖのようなスタンバイ値である。ＷＬ １０２及びＢＬ １０４は、正常読み出し状態のように読み出し用の選択メモリセルそれぞれに対して、読み出し時に例えば２．６ｖ及び１．０ｖなどのバイアスレベルに切り換わる。ＣＧ １０６は、弱い消去されたセルを検出するため、読み出し時に例えば−３ｖなどのマージン１値にバイアスされる。ＣＧ電圧は、弱い消去された影響を増幅するためにＦＧ電位と負に結合し、セル電流を実際的に減少させ（ＦＧ電位より少なく）、したがって弱いセルはここで「１」の代わりに「０」として読み出される（セル電流の代わりに実際にセル電流が流れない）。

図４Ａを参照すると、本発明のメモリ装置５０用のＸデコーダ２００の回路図の一実施例が示される。Ｘデコーダ回路２００は、選択及び非選択メモリセル１０のワード線２２に供給される復号されたアドレス信号を提供する。Ｘデコーダ回路２００は、次の方法で動作する。ＮＡＮＤゲート２０１及びＩＮＶ ２０２は、ワード線（行）のプリデコード信号ＸＰＡ〜ＸＰＣ（メモリセクタ（アドレス）選択と呼ばれる）の復号化に使用される。回路２８０は、プリドライバ及び（ワード線）ドライバからなる。ＰＭＯＳトランジスタ２１０及び２１１並びにＮＭＯＳトランジスタ２１２は、プリデコードＸＰＺ＜０：７＞と結合されたワード線プリドライバである。プリデコード信号ＸＰＺ＜０：７）は、８行から１行を（＝「０」にすることによって）選択するために使用される。ＰＭＯＳトランジスタ２１３及びＮＭＯＳトランジスタ２１４は、ワード線ＷＬドライバであり、１行に通常２０４８又は４０９６セルを含むメモリ行を駆動するために使用され、したがってワード線ＲＣの遅延には大きなサイズ、即ち、大きなＷ／Ｌ比、Ｗ＝トランジスタ幅及びＬ＝トランジスタ長のトランジスタを必要とする。回路２８０は、８回繰り返され、ＮＡＮＤ ２０１及びＩＮＶ ２０２は、メモリセクタサイズ毎に８行に１回繰り返される。通常、トランジスタ２１４のソースは、選択解除状態に備えて接地ノード（即ち、０ｖ）に接続されるが、本明細書ではノードＮＷＬＬＯＷ ２４０に接続される。トランジスタ２１３のソースは、ノードＺＶＤＤ ２２０に接続され、これは読み出し動作でＶｗｌｒｄ（読み出しワード線電圧）と等しく、Ｖｐｗｌ（プログラミング動作でのプログラミングワード線電圧）と等しい。プログラミング状態では、選択ワード線に対し、例えば、ＷＬ＝ＺＶＤＤ＝Ｖｐｗｌ＝１．０ｖであり、非選択に対し、ＷＬｓ＝ＮＷＬＬＯＷであり、これは−０．５ｖと等しい。消去状態では、一実施形態において、選択ワード線ＷＬ及び非選択ＷＬＳ＝ＮＷＬＬＯＷ＝−０．５ｖである。読み出し状態では、選択ワード線に対し、例えば、ＷＬ＝ＺＶＤＤ＝Ｖｗｌｒｄ＝２ｖであり、非選択ワード線に対し、ＷＬＳ＝ＮＷＬＬＯＷであり、これは一実施形態において−０．５ｖと等しい。ワード線非選択線２５０は、プログラミング中に特定のワード線を非選択にするために使用できる。ＮＭＯＳネイティブ高電圧（ＨＶ）トランジスタ２９０〜２９７は、低電圧トランジスタ２１３及び２１４上の電圧で消去高電圧を分離する、分離トランジスタとして機能する。これらはまた、読み出し及びプログラム動作でパスゲートとしても機能する。ＷＬＩＳＯ線２９９は、トランジスタ２９０〜２６７のバイアスを、消去中は低く（例えば、１ｖ）、読み出し及びプログラム中は高く（例えば、３〜５ｖ）になるように制御する。

図４Ｂを参照すると、ワード線２２に供給される負電圧を発生させるための（負及び正電圧の両方を提供するチャージポンプ５６の一部である）負チャージポンプ発生器２６０の回路図の一実施例が示されている。負チャージポンプ回路２６０は、次の方法で動作する。第１期間で、ＰＭＯＳトランジスタ２６３及びＮＭＯＳトランジスタ２６６は、コンデンサ２６５の（＋）２６８及び（−）端子２６９をそれぞれ正バイアス電圧ＮＢＩＡＳ ２６７及びグランドレベル（即ち、０ｖ）に充電するのに使用される。第１期間後の次の期間で、トランジスタ２６６はオフされ、ＮＭＯＳトランジスタ２６４がオンされて、コンデンサ２６５の（＋）端子２６８をバイアスレベル２６８からグランドレベルまで放電する。このとき、コンデンサ２６５の（−）端子２６９は、例えば−０．５ｖなどノードＮＷＬＬＯＷ ２４０での容量性負荷に対するコンデンサ２６５の値に応じて負レベルに容量結合される。ＮＢＩＡＳ ２６７のレベル及びコンデンサ２６５の値を調節することによって、負レベルが調整される。例えば単一のウェルＣＭＯＳ（Ｎ型装置用のＰ基板及びＰ型装置用の単一のＮウェル）などのメモリ装置５０を形成するためにＰ基板＝０ｖ（接地）を使用する半導体プロセスの実施形態では、負レベルは、Ｐ／Ｎ＋順方向接合順方向バイアス（〜−０．６ｖ）にクランプされる。周知のように、メモリ装置５０は、２つのウェル（Ｐウェル及びＮウェル）が基板１２に構成されるツインウェルＰ−ｓｕｂ ＣＭＯＳプロセスで作製され得る。基板１２はＰ型導電性であるため、その中の第１Ｐウェルは、Ｎ型装置（ＮＭＯＳ）用となり、第２Ｎ型ウェルは、Ｐ型装置（ＰＭＯＳ）用となる。負電圧チャージポンプ発生器２６０及びワード線デコーダ２００を、基板１２内のトリプルウェル内にすることができる。これは、前述のツインウェルＰ−ｓｕｂ ＣＭＯＳプロセスの代わりにトリプルウェルＣＭＯＳプロセスによって行われる。その場合には、負ポンプ発生器２６０及びワード線デコーダ２００を、第３Ｐ型ウェル（第２Ｎ型ウェルで作製され基板１２内部にある）及び第２Ｎ型ウェルにする。この第３Ｐ型ウェルに、ここで特定の動作条件で有利である負電圧を印加することができる。トリプルウェルを有するメモリ装置５０を構成することは、よりプロセス集約的であるが、ポンプ発生器２６０及びワード線デコーダ２００をトリプルウェル内に有する利点は、ワード線２２に印加される負電圧を、例えば消去実施形態に使用される−６．０ｖのようにより負側にすることができることである（即ち、Ｐ／Ｎ＋接合順方向バイアス〜−０．６ｖによってクランプされない）。この場合、第３Ｐ型ウェル電圧状態は、Ｐ／Ｎ＋接合順方向バイアスを回避するために、例えば−６．０ｖ又は−８．０ｖ又は−５．６ｖなど負になり得る。ある実施形態で、メモリセル１０は、第３Ｐ型ウェル内に形成され得る。

図５を参照すると、本発明のＰｓｕｂ ＣＭＯＳプロセスのメモリ装置５０用の正／負レベル信号の高電圧デコード回路３００の第１の実施形態が示されている。ｈｖ（高電圧、例えば１２ｖ）ＰＭＯＳトランジスタ３２１及び３２２並びにｈｖ ＮＭＯＳトランジスタ３２３並びにｌｖ（低電圧、例えば３ｖ）トランジスタ３２４及び３２５からなる回路３２０は、消去／プログラム／読み出し動作のＷＬ信号の復号に使用される。トランジスタ３２２ ＷＬ電流リミッタは、消去及び／又はプログラムで電流を制限するため（ＨＶチャージポンプからの電流シンクを制限するため）に使用される。回路３１０は、選択されたセクタ（８行毎に１セクタ）のｈｖ制御を有効にするために使用されるｈｖラッチ回路であり、図３Ａに示されるように消去又はプログラミングシーケンスの初期にＷＬ信号がアサートされると（〜Ｖｄｄ）選択される。ネイティブｈｖ ＮＭＯＳトランジスタ３５１、インバータ３５２、ＮＡＮＤ ３５３、ｌｖラッチ（インバータ３５４及び３５５、並びにｌｖ ＮＭＯＳトランジスタ３５６、３５９、３５８のセット、並びにｌｖ ＮＭＯＳトランジスタ３５７のリセットからなる）からなる回路３５０は、セクタが（使用されない）不良セクタである場合にｈｖ信号を無効にするために使用される。ｌｖ ＰＭＯＳトランジスタ３３１及び３３２並びにｈｖ ＰＭＯＳトランジスタ３３３からなる回路３３０は、スタンバイ時及び読み出し時にＣＧバイアスレベルを提供するために使用される。トランジスタ３３１（ゲートがバイアスレベルである）は、ＣＧ端子に対する電流リミッタとして動作してスタンバイ状態などの不良ＣＧ端子からの電流を制限する。ｈｖ ＰＭＯＳトランジスタ３４１及び３４２からなる回路３４０は、消去／プログラム時にＣＧバイアスレベルを提供するために使用される。トランジスタ３４１は、消去／プログラム時にＣＧ端子に対する電流リミッタとして動作して、ＨＶチャージポンプから供給される電流を制限することができる。ｈｖ ＰＭＯＳトランジスタ３６１、ｈｖネイティブＮＭＯＳトランジスタ３６２、ｌｖ ＮＭＯＳトランジスタ３６３及び３６４からなる回路３６０は、ＣＧを無効にするために使用される。ｈｖ ＰＭＯＳトランジスタ３７１、ｈｖ ＮＭＯＳトランジスタ３７３、及びｌｖ ＮＭＯＳトランジスタ３７２からなる回路３７０は、消去／プログラム／読み出し状態のＳＬ信号を有効にするために使用される。ｌｖ ＮＭＯＳトランジスタ３７２は、読み出し及び消去時にＳＬをグランドまで、プログラム時に例えば＜２ｖなどバイアスレベルまでプルダウンするために使用される。回路３８０は、ＣＧ信号用の負のデコード回路である。回路３６０は、ＰＭＯＳトランジスタ３６１を分離トランジスタとして使用して、Ｐｓｕｂ ＣＭＯＳプロセスのＮＭＯＳトランジスタ３６２から（メモリセルのＣＧ端子内に進む回路３８０によって提供される）負レベルを分離する。回路３８０は、クロックされた負のブートストラップ高電圧回路スキームを使用する。回路３８０は、ＰＭＯＳトランジスタ３８１、３８２、３８５〜３９１、ＮＯＲ ３８４、及びインバータ３８４からなる。ＮＯＲ ３８４及びインバータ３８４は、トランジスタ３８７の負のポンプゲートに対するコンデンサとして動作するＰＭＯＳトランジスタ３８６及び３８８へのクロッキング信号を有効にするために使用される。トランジスタ３８５は、ＰＭＯＳトランジスタ３８７並びにＰＭＯＳコンデンサ３８６及び３８８のブートストラップトランジスタとして動作する。トランジスタ３８１／３９０及び３８２／３９１は、トランジスタ３８７のドレイン及びトランジスタ３８５のドレインをそれぞれＶｄｄレベルにクランプする働きをする。トランジスタ３８９は、ＣＧ内の負レベルのバッファとして機能する。トランジスタ３８５及び３８７のソースは、負電源ＶＣＧＮＥＧ ３９９に接続する。

図６を参照すると、本発明のトリプルウェルＣＭＯＳプロセスのメモリ装置５０用の正／負レベル信号の高電圧デコード回路４００の第２の実施例が示されている。回路３１０〜３５０、３７０は、図５のそれらと同一又は同様である。ｈｖ ＮＭＯＳトランジスタ４１０及びｌｖ ＮＭＯＳトランジスタ４１２〜４１４からなる回路４１０は、例えば０ｖなどの低レベルへのＣＧを選択解除するために使用される。ｈｖトランジスタ４１０は、分離トランジスタとして機能して、ＣＧに負レベルを分離し、したがって負レベルでもバルクＶＣＧＮＥＧとなる。回路４２０は、負レベルシフタとして機能し、ＣＧに負レベルを提供するために使用される。回路４２０は、許可エンティティとしてＮＡＮＤ ４２１、インバータ４２２、並びに交差結合された負ラッチとしてｈｖ ＰＭＯＳトランジスタ４２３及び４２４、並びにｈｖ ＮＭＯＳトランジスタ４２５及び４２６、並びにバッファとしてｈｖ ＮＭＯＳトランジスタ４２７からなる。ＮＭＯＳトランジスタ４２５、４２６、４２７のソースは、負電源ＶＣＧＮＥＧに接続する。

図７を参照すると、本発明のＰｓｕｂ ＣＭＯＳプロセスのメモリ装置５０用の正／負レベル信号の高電圧デコード回路４２０の第３の実施形態が示されている。ここでは、負電圧用のダイオードデコードスキームを使用した。回路３１０〜３７０は、図５のそれらと同一又は同様である。ｈｖ ＰＭＯＳトランジスタ５１２からなる回路５１０は、ＣＧ内に負レベルを提供するために使用される。トランジスタ５１２は、ダイオード接続され、これはゲートドレインが共に接続されることを意味し、そのゲートドレインは負電源ＶＣＧＮＥＧに接続される。そのソースはＣＧに接続される。したがって負電源ＶＣＧＮＥＧが負になるので、トランジスタのソースは、量＝ＶＣＧ ＮＥＧ−｜Ｖｔｐ｜だけ負になる。

図８を参照すると、消去動作中に結合ゲート２６に印加される負電圧を発生させる負チャージポンプ６００が示されている。回路６１０は、ＰＭＯＳトランジスタ６１２及び６１３並びにコンデンサ６１１及び６１４からなり、ポンプ段を構成する。トランジスタ６１３は、転送トランジスタ（電荷を１つの段から次の段へ転送する）である。トランジスタ６１２及びコンデンサ６１１は、転送トランジスタ６１３用のＶｔキャンセル機能として働く。コンデンサ６１４は、ポンプコンデンサ（ポンピング電荷の提供を意味する）である。ダイオード接続ＰＭＯＳトランジスタ６２０は、第１ポンプ段への電源に接続する。ダイオード接続ＰＭＯＳトランジスタ６４０は、最後のポンプ段から出力チャージポンプノードに接続する働きをする。ＰＭＯＳトランジスタ６５０及び６５２は、内部のポンプされたノードをクランプ又は初期化する働きをする。様々なクロック発生、位相ドライバ、及びバイアスは図示されない。

図９を参照すると、本発明のメモリ装置５０用の負の高電圧調整回路７００の実施形態が示されている。コンデンサ７０２及び７０４は、負電源ＶＣＧＮＥＧ ３９９からの負電圧を、例えば１ｖなど基準電圧ＶＲＥＦ ７０８と比較される電圧に分割するために使用される。ＶＲＥＦ ７０８は、コンパレータ７１０の端子に連結される。トランジスタ７１４は、ノード７０６を、例えば２ｖなどのバイアス電圧に初期化するために使用される。ノード７０６は、コンパレータ７１０の他の端子に連結される。負電源ＶＣＧＮＥＧ ３９９は、グランドなどのレベルから次第に負にポンプされるので、ノード７０６は、正２ｖなどバイアスレベルから負方向に（コンデンサ７０２及び７０４の値によって決定される比によって）比例的に次第に低く進行する。ノード７０６がＶＲＥＦ ７０８と等しい値に到達すると、コンパレータ７１０は極性を切り換える。出力ＲＥＧＯＵＴ ７１８は、次に負電源ＶＣＧＮＭＥＧ ３９９が消去状態時にＣＧに使用される−９ｖなどの望ましいレベルに到達したことを知らせるために使用される。

図１０を参照すると、本発明のＰｓｕｂ ＣＭＯＳプロセスのメモリ装置５０用の負のテストパッド回路８００の実施形態が示されている。ＰＭＯＳトランジスタ８１０は、ＮＭＯＳトランジスタ８１２を内部から外部パッドへ転送される負レベルに分離する働きをするか、逆もまた同様である。トランジスタ８１０は、分離の目的でドレインに接続されたバルクを有する。トランジスタ８１２は、ＥＳＤクランピングとして機能する。

図１１Ａ及び１１Ｂを参照すると、従来技術の正高電圧動作を有するメモリセルを製造するためのプロセスフロー断面図９００及び９０１の従来技術の実施形態が示されている。メモリセルは、層９０４（ＣＧポリ）、９０５（ＯＮＯ）、９０６（ＦＧポリ）、９０８（ＳＬポリ）、９１２（ＳＬ拡散層）、９１４（ＦＧゲート酸化物）、９５５（ＷＬポリ）を含む。プロセスフロー断面図９００で、周辺ＨＶ装置は、９８２（ゲートポリ）、９８８（ゲートポリ下のチャネル領域）、ＬＤＤ ９８０（ＬＤＤ注入）を含む。この場合、周辺ＨＶゲートポリ９８２は、ＬＤＤ注入９８０がチャネル領域９８８に進入するのを防ぐことができる厚みがある。先進的なより小さい幾何学的技術ノードに適用できるプロセスフロー断面図９０１では、メモリセルは、ＷＬポリ９６５を含み、周辺ＨＶ装置は、９８４（ゲートポリ）、９８８（基板）、ＬＤＤ ９８０（ＬＤＤ注入）を含む。ゲートポリ９８４は、ゲートポリ９８２よりも著しく薄い。この場合、ＬＤＤ注入９８０は、ゲートポリ９８４に浸透してチャネル９８８を電気で調整するチャネル領域９８８まで達する。この効果は望ましくない。この場合、ＬＤＤ注入がチャネルに浸透するのを防ぐために付加マスキング及び／又はプロセス層工程が必要とされることがある。

図１１Ｃを参照すると、本発明のメモリ装置用の負電圧動作を有するメモリセル１０の製造のためのプロセスフローの実施形態が示されている。この場合のＬＤＤ注入９８１は、負電圧動作の１１ｖに対して例えば９ｖなどより低い高電圧要求によって、エネルギーが著しく低い。したがってこの場合では、薄いゲートポリ９８４の厚さを有する、より小さい幾何学的技術ノードでも、ＬＤＤ注入はチャネル９８８まで浸透しない。このプロセスフローはしたがって、負電圧動作と共に使用するためのメモリセルの製造に好適である。

負電圧を読み出し、消去、及びプログラムの動作中に非選択又は選択メモリセル１０のワード線２２に印加する利点は、メモリセルをより効果的に小型化できることである。消去の間、選択メモリセルのワード線上の負電圧は、消去電圧全体を低くすることができ、したがってセルの寸法をより小さくすることを可能にする（水平又は垂直の間隔、分離、幅、長さなど様々なセル間又は層間の寸法にわたって少ない電圧を維持する）。プログラムの間、非選択メモリセルのワード線上の負電圧は、非選択メモリセルに対する漏れを低減し、より少ないディスターブ（同一のセクタ内の非選択セルに対する）、より正確なプログラミング電流（選択セルに対してより少ない漏洩障害）、及びより少ない消費電力をもたらす。読み出しでは、非選択メモリセルのワード線上の負電圧は、漏れによる障害がより少ないことによる、より正確な検知をもたらす。消去／プログラム電圧及び電流の低減、より効果的な消去及びプログラミング、より少ないセルディスターブ、及びより少ないセルの漏れをもたらす、メモリアレイ動作用に負ワード線、負結合ゲート、及び負Ｐ基板を結合することは、有利でもある。

Claims (40)

1. 不揮発性メモリ装置であって、
   第１導電型の半導体基板と、
   複数の行及び列に配置された前記半導体基板内にある不揮発性メモリセルのアレイと、を含む、不揮発性メモリ装置であって、各メモリセルが、
   第２導電型の半導体基板の表面上の第１領域と、
   前記第２導電型の半導体基板の表面上の第２領域と、
   前記第１領域と前記第２領域との間にあるチャネル領域と、
   前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線と、
   前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、
   前記浮遊ゲート上に重なる結合ゲートと、
   前記第１領域に接続されるビット線と、
   第１負電圧を発生させるための負チャージポンプ回路と、
   コマンド信号を受容して複数の制御信号を生成し、これに応答して前記第１負電圧を選択メモリセルの前記結合ゲートに印加するための制御回路と、を含む、不揮発性メモリ装置。
2. 消去コマンドに応答して前記複数の制御信号が生成される、請求項１に記載の不揮発性メモリ装置。
3. 前記負チャージポンプが第２負電圧を発生させ、前記制御回路が前記第２負電圧を非選択メモリセルの前記ワード線に印加する、請求項２に記載の不揮発性メモリ装置。
4. 読み出しコマンドに応答して前記複数の制御信号が生成される、請求項１に記載の不揮発性メモリ装置。
5. プログラムコマンドに応答して前記複数の制御信号が生成される、請求項１に記載の不揮発性メモリ装置。
6. 前記負チャージポンプが、前記半導体基板内のトリプルウェル内にある、請求項１に記載の不揮発性メモリ装置。
7. 前記メモリセル、前記負チャージポンプ、前記制御回路が、ツインウェルＰ−ｓｕｂ ＣＭＯＳプロセス内で提供される半導体Ｐ基板内に形成される、請求項１に記載の不揮発性メモリ装置。
8. 前記制御回路が、負電圧ダイオードデコード回路を備える、請求項１に記載の不揮発性メモリ装置。
9. 前記制御回路が、負レベルシフタ回路と、クロックされた負ブートストラップ回路と、を備える、請求項１に記載の不揮発性メモリ装置。
10. 高電圧ＰＭＯＳトランジスタと、高電圧ＮＭＯＳトランジスタと、を含む、負テストパッド回路を更に備える、請求項１に記載の不揮発性メモリ装置。
11. コンデンサ分割器ベースのコンパレータを有する負調整回路を更に含む、請求項１に記載の不揮発性メモリ装置。
12. 前記制御回路が、正又は負の高電圧を前記メモリセルに供給するため高電圧デコーダ内に電流リミッタを含む、請求項１に記載の不揮発性メモリ装置。
13. 前記制御回路が、前記ワード線上の消去電圧を前記メモリセルに供給するため高電圧デコーダ内に電流リミッタを含む、請求項１に記載の不揮発性メモリ装置。
14. 前記制御回路が、前記メモリセルの前記結合ゲート上の電圧を供給するため高電圧デコーダ内に電流リミッタを含む、請求項１に記載の不揮発性メモリ装置。
15. 前記制御回路が、プログラム又は消去動作中に前記メモリセルの前記結合ゲート上の電圧を供給するため高電圧デコーダ内に電流リミッタを含む、請求項１４に記載の不揮発性メモリ装置。
16. 前記制御回路が、プログラム又は消去又は読み出し動作中に前記メモリセルに電圧を供給するため高電圧デコーダ内に高電圧ラッチを含む、請求項１に記載の不揮発性メモリ装置。
17. 前記制御回路が、プログラム又は消去又は読み出し動作中に前記メモリセルに電圧を供給するため高電圧デコーダ内に高電圧レベルシフタを含む、請求項１に記載の不揮発性メモリ装置。
18. 前記制御回路が、プログラム又は消去又は読み出し動作中に前記メモリセルに電圧を供給するため高電圧デコーダ内に低電圧ラッチを含む、請求項１に記載の不揮発性メモリ装置。
19. プログラム又は消去又は読み出し動作中に前記メモリセルに電圧を供給するため低電圧デコーダを更に含む、請求項１に記載の不揮発性メモリ装置。
20. 前記低電圧デコーダが、プログラム、消去又は読み出し動作中に前記メモリセルに電圧を供給するためワード線ドライバ内に分離トランジスタを含む、請求項１９に記載の不揮発性メモリ装置。
21. 各メモリセルが分割ゲートフラッシュメモリセルである、請求項１に記載の不揮発性メモリ装置。
22. 各メモリセルが、先端消去部を備える分割ゲートフラッシュメモリセルである、請求項２０に記載の不揮発性メモリ装置。
23. 各メモリセルが、前記ワード線から前記浮遊ゲートまで先端消去部を備える分割ゲートフラッシュメモリセルである、請求項２０に記載の不揮発性メモリ装置。
24. 第１導電型の半導体基板と、複数の行及び列に配置された前記半導体基板内にある不揮発性メモリセルのアレイと、を有する型の不揮発性メモリセル装置の動作方法であって、各メモリセルが、第２導電型の半導体基板の表面上の第１領域と、前記第２導電型の半導体基板の表面上の第２領域と、前記第１領域と前記第２領域との間にあるチャネル領域と、前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線と、前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、前記浮遊ゲート上に重なる結合ゲートと、前記第１領域に接続されるビット線と、を有し、前記方法が、
    第１負電圧を選択メモリセルの前記結合ゲートに印加することと、
    非負電圧を前記選択メモリセルの前記ワード線、前記ビット線、及び前記第２領域に印加することと、を含む方法。
25. 前記方法が前記選択メモリセルの消去用である、請求項２４に記載の方法。
26. ゼロ電圧が前記選択メモリセルの前記ビット線及び前記第２領域に印加され、正電圧が前記選択メモリセルの前記ワード線に印加される、請求項２５に記載の方法。
27. 他の電圧が前記選択メモリセルの前記ワード線及び前記第２領域に印加される前に、負電圧が前記結合ゲートに印加される、請求項２６に記載の方法。
28. 前記選択メモリセルの前記結合ゲートに印加される前記電圧が負である、請求項２４に記載の方法。
29. 前記方法が前記選択メモリセルの読み出し用である、請求項２４に記載の方法。
30. 前記方法が前記選択メモリセルのプログラミング用である、請求項２４に記載の方法。
31. 前記方法がソース側注入による前記選択メモリセルのプログラミング用である、請求項３０に記載の方法。
32. 前記選択メモリセルの前記ワード線、前記ビット線、前記結合ゲート、及び前記第２領域に非負電圧を印加する前記方法が、読み出し及びプログラムの動作用のみである、請求項２４に記載の方法。
33. 前記方法が、
    消去動作中に非選択メモリセルの前記結合ゲートに負電圧を印加することを更に含む、請求項３２に記載の方法。
34. 前記方法が、
    プログラミング動作中に前記選択メモリセルの第２領域に第２負電圧を印加する工程を更に含む、請求項３０に記載の方法。
35. 前記第２負電圧が、前記第１負電圧と異なる、請求項３３に記載の方法。
36. 前記プログラミング中に、前記電圧が前記選択メモリセルの前記第２領域に印加された後で、前記電圧が前記結合ゲートに印加される、請求項３２に記載の方法。
37. 前記読み出し中に、前記電圧が前記選択メモリセルの前記ワード線及びビット線に印加される前に、前記結合ゲートに印加された前記電圧が印加される、請求項２５に記載の方法。
38. トンネリングが前記ワード線から前記浮遊ゲートまでである、請求項２５に記載の方法。
39. 前記トンネリングが前記ワード線の弓状領域から前記浮遊ゲートまでである、請求項３８に記載の方法。
40. 前記トンネリングが前記ワード線から前記浮遊ゲートの先端角部までである、請求項３８に記載の方法。

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