JP2011171582A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルＭＣを含む第１セルアレイ３２が形成された第１導電型の第１のウェル領域と、複数のメモリセルＭＣを含む第２セルアレイ３２が形成された第１導電型の第２のウェル領域と、第１、第２のウェル領域を含む第２導電型の第３のウェル領域とを備える。さらに、第１セルアレイ３２が含むメモリセルと第２セルアレイ３２が含むメモリセルとに共通に接続されたビット線ＢＬと、ビット線ＢＬに接続されたカラムデコーダ１３とを備える。
【選択図】図５

Description

本発明は、不揮発性半導体記憶装置に関し、例えば電気的に書き込み及び消去が可能なフラッシュメモリに関するものである。

従来から、電気的に書き込み及び消去が可能なフラッシュメモリとして、ＮＯＲ型フラッシュメモリが多く用いられている。ＮＯＲ型フラッシュメモリでは、記憶容量に関して大容量化が進められ、書き込み／消去が大容量単位で行われている。

近年、このようなＮＯＲ型フラッシュメモリにおいて、小容量単位での書き込み／消去を行いたいとの要求がある。

そこで、ＮＯＲ型フラッシュメモリの中には、書き込み／消去におけるディスターブ（Disturb）の影響を最小限に抑えるため、セクタ毎にウェル領域を分離し、かつデコーダも１セクタ毎に独立して設けられたものがある（例えば、特許文献１参照）。

しかしながら、小容量のセクタを実現しようとした場合、ウェル領域の分離数が増加し、さらに増加したウェル領域（セクタ）毎にカラムデコーダを設ける必要があるため、チップサイズが増大するという問題があった。

特開２００１−４３６９１号公報

本発明は、書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。

本発明の一実施態様の不揮発性半導体記憶装置は、複数のメモリセルを含む第１セルアレイが形成された第１導電型の第１のウェル領域と、複数のメモリセルを含む第２セルアレイが形成された第１導電型の第２のウェル領域と、前記第１、第２のウェル領域を含む第２導電型の第３のウェル領域と、前記第１セルアレイが含むメモリセルと前記第２セルアレイが含むメモリセルとに共通に接続されたビット線と、前記ビット線に接続されたカラムデコーダとを具備することを特徴とする。

本発明によれば、書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供できる。

本発明の実施形態の不揮発性半導体記憶装置の全体構成を示すブロック図である。 ＮＯＲ型フラッシュメモリにおける消去動作を示すメモリセルの断面図である。 ＮＯＲ型フラッシュメモリにおける書き込み動作を示すメモリセルの断面図である。 図２及び図３に示した消去動作及び書き込み動作後のメモリセルのしきい値分布を示す図である。 本発明の第１実施形態の不揮発性半導体記憶装置の構成を示す図である。 第１実施形態の不揮発性半導体記憶装置における消去動作時のバイアス状態を示す断面図である。 第１実施形態における消去動作を示すタイミングチャートである。 第１実施形態における消去動作時に使用する電源回路の構成を示すブロック図である。 第１実施形態における消去動作時の充放電スイッチ回路の回路図である。 比較例としての不揮発性半導体記憶装置の構成を示す回路図である。 比較例の書き込み前と書き込み後のメモリセルのしきい値分布を示す図である。 本発明の第２実施形態の不揮発性半導体記憶装置の構成を示す回路図である。 第２実施形態における書き込み動作を示すフローチャートである。 第２実施形態における書き込み前と書き込み後のメモリセルのしきい値分布を示す図である。 第２実施形態における書き込み動作時のドレイン領域のストレスによりしきい値変動が発生した場合の図である。 第２実施形態における書き込み動作時に使用する電源回路の構成を示すブロック図である。 他の比較例の不揮発性半導体記憶装置の構成を示す図である。

以下、図面を参照して本発明の実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＯＲ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］実施形態の全体構成
まず、本発明の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。

図１は、実施形態の不揮発性半導体記憶装置の全体構成を示すブロック図である。

図示するように、不揮発性半導体記憶装置は、メモリセルアレイ１１、ローデコーダ１２、カラムデコーダ１３、センスアンプ１４、電源スイッチ回路１５、高電圧発生回路１６、アドレスデコーダ１７、出力バッファ１８、ベリファイ回路１９、コマンドデコーダ２０、及びステートマシン（シーケンサ）２１から構成されている。

アドレスデコーダ１７は、アドレスＡＤＤ及びチップイネーブル信号ＣＥを受け取り、アドレスＡＤＤをデコードしてデコード信号をローデコーダ１２、カラムデコーダ１３に出力する。

ローデコーダ１２は、デコード信号に基づいてメモリセルに接続されたワード線を選択する。カラムデコーダ１３は、デコード信号に基づいてメモリセルに接続されたビット線を選択する。

メモリセルアレイ１１は、アレイ状に配列された複数のメモリセルからなり、所定数のメモリセルが形成されたセルアレイ（ウェル領域）を複数備えている。

コマンドデコーダ２０は、アドレスＡＤＤ及びライトイネーブル信号ＷＥを受け取り、これらをデコードしてコマンド信号をステートマシン２１に出力する。ステートマシン２１は、コマンド信号に基づいて記憶装置内の各部の動作を制御する。

高電圧発生回路１６は、書き込み及び消去動作で使用する電圧を発生する。

センスアンプ１４は、デコーダ１２，１３により選択されたメモリセルからデータを読み出す。出力バッファ１８は、センスアンプ１４により読み出されたデータを一時的に記憶し、外部に出力する。ベリファイ回路１９は、センスアンプ１４により読み出されたデータを検証し、検証結果をステートマシン２１に出力する。

［２］ＮＯＲ型フラッシュメモリの消去／書き込み動作
以下に、ＮＯＲ型フラッシュメモリの消去動作、及び書き込み動作について説明する。

図２は、ＮＯＲ型フラッシュメモリにおける消去動作を示すメモリセルの断面図であり、図３は、書き込み動作を示すメモリセルの断面図である。図４は、消去動作及び書き込み動作後のメモリセルのしきい値分布を示す図である。

まず、図２を参照して、ＮＯＲ型フラッシュメモリのメモリセルアレイ１１を構成するメモリセルの構造を簡単に説明しておく。

図２に示すように、半導体基板３０にはＮウェル領域３１が形成され、Ｎウェル領域３１上にはＰウェル領域３２が形成されている。Ｐウェル領域３２の表面領域には、ソース領域（Ｎ+領域）３３とドレイン領域（Ｎ+領域）３４とが互いに離隔して配置されている。

ソース領域３３とドレイン領域３４との間のＰウェル領域３２上には、図示しないゲート絶縁膜を介して浮遊ゲート電極３５が形成されている。浮遊ゲート電極３５上には、図示しないゲート間絶縁膜を介して制御ゲート電極３６が形成されている。メモリセルは、制御ゲート電極３６と浮遊ゲート電極３５を含むセルトランジスタ（不揮発性メモリセル）から構成されている。

以下に、図２を参照して消去動作の一例を説明する。

消去動作時には、図２に示すように、Ｐウェル領域３２、及びＮウェル領域３１に１０Ｖが印加される。ソース領域３３には、１０Ｖ（ソース電圧Ｖｓ）が印加される。制御ゲート電極３６には、−７．５Ｖ（ゲート電圧Ｖｇ）が印加される。ドレイン領域３４は、電圧が印加されずオープンとなる。これにより、浮遊ゲート電極３５に蓄積されていた電子が、ＦＮ（Fowler-Nordheim）トンネル電流によりチャネル領域（Ｐウェル領域３２）に抜け出る。

次に、図３を参照して書き込み動作の一例を説明する。

書き込み動作時には、図３に示すように、Ｐウェル領域３２、及びＮウェル領域３１に０Ｖが印加される。ソース領域３３には、０Ｖ（ソース電圧Ｖｓ）が印加される。制御ゲート電極３６には、１０Ｖ（ゲート電圧Ｖｇ）が印加される。ドレイン領域３４には、５Ｖ（ドレイン電圧Ｖｄ）が印加される。これにより、チャネル領域から浮遊ゲート電極３５へ電子が注入される。

消去動作の終了後、図４に示すように、メモリセルのしきい値は、過消去ベリファイ電圧（例えば、２Ｖ）と消去ベリファイ電圧（例えば、４Ｖ）との間の電圧となる。一方、書き込み動作後、メモリセルのしきい値は、書き込みベリファイ電圧以上の電圧となる。

［３］第１実施形態
次に、本発明の第１実施形態に係る不揮発性半導体記憶装置の構成と消去動作について説明する。

［３−１］第１実施形態の構成
図５（ａ）及び図５（ｂ）は、第１実施形態の不揮発性半導体記憶装置の構成を示す図である。ここでは、メモリセルアレイ１１、カラムデコーダ１３、及びセンスアンプ１４を示し、その他の構成は省略する。また、メモリセルアレイ１１として、複数のセルアレイを含む１つのＮウェル領域を示す。

図５（ａ）に示すように、複数のメモリセルを有するセルアレイ（Ｐウェル領域）３２がビット線方向に複数配列されている。セルアレイ３２は、所定の小さな記憶容量、例えば４ＫＢの記憶容量を持つ。セルアレイ３２には、隣接するようにカラムデコーダ１３が配置されている。さらに、カラムデコーダ１３の近傍には、センスアンプ１４が配置されている。

図５（ｂ）に、図５（ａ）に示したセルアレイ３２とカラムデコーダ１３の回路図を示す。

Ｎウェル領域３１は、複数のセルアレイ３２とカラムデコーダ１３を備える。

セルアレイ３２の各々は、Ｐウェル領域３２に形成された複数のメモリセルＭＣと、ワード線ＷＬを備える。複数のメモリセルＭＣはワード線方向に沿って配列され、メモリセルの各々のゲートがワード線ＷＬに接続されている。また、複数のセルアレイ３２間では、ビット線方向に配列されたセルアレイ３２内のそれぞれのメモリセルのドレインに、ビット線ＢＬが接続されている。

また、カラムデコーダ１３は、複数のセルアレイ３２を有するＮウェル領域３１毎に設けられている。カラムデコーダ１３は、複数の選択トランジスタＳＴと選択トランジスタＳＴのゲートに接続されたカラム選択線ＣＬを備える。選択トランジスタＳＴのドレインにはそれぞれビット線ＢＬが接続されている。選択トランジスタＳＴのゲートには、カラム選択線ＣＬが接続されている。そして、カラム選択線ＣＬにより、ビット線ＢＬとセンスアンプ１４との接続状態が制御される。

図５（ｂ）に示したように、複数のセルアレイは複数の分割されたＰウェル領域３２に形成されている。すなわち、１つのセルアレイは１つのＰウェル領域３２に形成され、複数のセルアレイ（Ｐウェル領域）３２は、１つのＮウェル領域３１に形成されている。

［３−２］第１実施形態の動作
第１実施形態の不揮発性半導体記憶装置における消去動作及び従来例に対して新たに発生するディスターブ対策について説明する。

図６は、第１実施形態の不揮発性半導体記憶装置における消去動作時のバイアス状態を示す断面図である。消去対象のメモリセルを含むＰウェル領域３２Ａを選択Ｐウェル領域（選択セルアレイ）と記し、消去対象のメモリセルを含まないＰウェル領域３２Ｂを非選択Ｐウェル領域（非選択セルアレイ）と記す。

まず、選択Ｐウェル領域３２Ａと非選択Ｐウェル領域３２Ｂで共有化されているＮウェル領域３１と、選択Ｐウェル領域３２Ａを、例えば１０Ｖに充電する。このとき、選択Ｐウェル領域３２Ａと非選択Ｐウェル領域３２Ｂとでビット線ＢＬが共有化されているため、選択Ｐウェル領域３２ＡのＰＮジャンクションを介して“１０Ｖ−Ｖｆ”がビット線ＢＬに印加される。ここで、Ｖｆは、ＰＮダイオードにおける順方向降下電圧を示す。

例えば、従来のように、非選択Ｐウェル領域の電圧が０Ｖであれば、非選択Ｐウェル領域３２Ｂ内のドレイン領域３４とＰウェル領域３２Ｂとの間の耐圧（ドレイン耐圧）が問題となるため、本実施形態では非選択Ｐウェル領域３２Ｂを、例えば６Ｖに充電する。

前記ウェル領域の電位関係が、“非選択Ｐウェル領域３２Ｂ＞Ｎウェル領域３１”になると、フォワードバイアスとなりラッチアップの懸念がある。このため、Ｎウェル領域３１、選択Ｐウェル領域３２Ａ、及び非選択Ｐウェル領域３２Ｂの充電タイミングは、常時、“非選択Ｐウェル領域３２Ｂ≦Ｎウェル領域３１”の電位関係にする必要がある。

図７に示すタイミングチャートを用いて、消去動作を詳述する。

まず、時刻０〜Ｔ１の期間で、選択Ｐウェル領域３２Ａ、Ｎウェル領域３１、及び非選択Ｐウェル領域３２Ｂを同時に充電し、選択Ｐウェル領域３２Ａ及びＮウェル領域３１を例えば、１０Ｖ（＝電圧ＶDDH）に、非選択Ｐウェル領域３２Ｂを例えば、６Ｖ（＝電圧ＶSWBS）にする。このとき、ソース線ＳＬには、例えば１０Ｖが印加される。なお、ここでは、選択Ｐウェル領域３２Ａ、Ｎウェル領域３１、及び非選択Ｐウェル領域３２Ｂを同時に充電したが、タイミングをずらして充電しても良い。また、図７に示すＡにおいては、電圧ＶSWBSの上がり過ぎを防止するために放電パスが行われている。

前記ウェル領域の充電が完了した後、時刻Ｔ１〜Ｔ２において、消去対象のメモリセルの制御ゲート電極３６に接続された選択ワード線を、例えば−７．５Ｖ（＝電圧ＶBB）にする。これにより、選択ワード線に接続されたメモリセルを含む選択ページおいては、選択Ｐウェル領域３２Ａが１０Ｖ、選択ワード線が−７．５Ｖになるため、１７．５Ｖの電位差が生じる。これによって、浮遊ゲート電極３５からチャネル領域に電子が抜けるＦＮトンネル電流が発生して、消去が行われる。

このとき、消去対象でないメモリセルの制御ゲート電極３６に接続された非選択ワード線の電圧は、選択Ｐウェル領域３２Ａで発生する消去ディスターブ、および非選択Ｐウェル領域３２Ｂで発生する消去ディスターブ／ＧＩＤＬ(Gate Induced Drain Leakage)によるしきい値変動を抑えるために、Ｐウェル領域３２Ａ，３２Ｂとの電位差は小さいほうが好ましい。本実施形態では、ローデコーダの素子耐圧を１０Ｖとした場合、例えば２．５Ｖ（＝電圧ＶSW）を非選択ワード線に印加する。

これにより、非選択ワード線に接続されたメモリセルを含む非選択ページおいては、選択Ｐウェル領域３２Ａが１０Ｖ、非選択ワード線が２．５Ｖになるため、７．５Ｖの電位差が生じる。しかし、この電位差では、浮遊ゲート電極３５からチャネル領域に抜ける電子の数は少なく問題とはならない。

一方、非選択Ｐウェル領域３２Ｂでは、非選択ワード線に接続されたメモリセルを含む非選択ページ（非選択セクタ）おいて、非選択Ｐウェル領域３２Ｂが６Ｖ、非選択ワード線が２．５Ｖになるため、３．５Ｖの電位差が生じる。しかし、この電位差では、浮遊ゲート電極３５からチャネル領域に抜ける電子の数は少なく問題とはならない。

消去が終了した後、時刻Ｔ２〜Ｔ３において、前記ウェル領域の電圧を放電する。充電時と同様の制約を守るため、すなわち“非選択Ｐウェル領域３２Ｂ≦Ｎウェル領域３１”の電位関係を守るため、選択Ｐウェル領域３２Ａ及びＮウェル領域３１（１０Ｖ）と、非選択Ｐウェル領域３２Ｂ（６Ｖ）と、非選択ワード線（２．５Ｖ）をトランジスタを介してショートさせる。すなわち、図７に示すＢにおいて、非選択Ｐウェル領域３２Ｂの電圧が上がると、非選択ワード線の電圧も上がってしまい、耐圧違反を起こすので、非選択Ｐウェル領域３２Ｂの電圧が６Ｖより上がらないようにクランプしてショートさせる。

本実施形態では、５Ｖ（＝電圧ＶDDR）がゲートに入力されるトランジスタを挿入することにより、カップリングノイズなどによる電位の逆転を抑制しつつ、ウェル領域３２Ａ，３２Ｂ，３１の電圧を０Ｖへ放電する。

以上により、複数のＰウェル領域（複数のセルアレイ）間でビット線を共有化することにより発生する、ドレイン耐圧、消去ディスターブ、ＧＩＤＬの問題を解決することができる。

図８は、前述した消去動作時に使用する電源回路の構成を示すブロック図である。

図示するように、電源回路は、正電圧チャージポンプ４１、負電圧チャージポンプ４２、オシレータ（ＯＳＣ）４３，４４、レベル検知回路４５，４６、ＢＧＲ（Band Gap Reference）回路４７、レギュレータ４８、デジタル／アナログコンバータ（Ｄ／ＡＣ）４９から構成されている。

正電圧チャージポンプ４１は、レベル検知回路４５及びオシレータ４３を用いて、Ｎウェル領域３１及び選択Ｐウェル領域３２Ａを充電するための電圧ＶDDH（１０Ｖ）を発生する。レギュレータ４８は、電圧ＶDDHを調整して非選択Ｐウェル領域３２Ｂを充電するための電圧ＶSWBSを出力する。

デジタル／アナログコンバータ４９は、デジタルコードをアナログ電圧に変換する回路であり、電圧ＶDDHを用いて非選択ワード線に供給される電圧ＶSW（２．５Ｖ）を出力する。負電圧チャージポンプ４２は、レベル検知回路４６及びオシレータ４４を用いて、選択ワード線に供給される電圧ＶBB（−７．５Ｖ）を発生する。

次に、消去動作において、選択Ｐウェル領域３２Ａ、非選択Ｐウェル領域３２Ｂ、及びＮウェル領域３１に対して充放電を行う充放電スイッチ回路について説明する。

図９は、消去動作時におけるウェル領域の充放電スイッチ回路の回路図である。

図示するように、充放電スイッチ回路は、非選択Ｐウェル用電源回路５１、非選択ワード線用電源回路５２、及びショート回路５３を備えている。

非選択Ｐウェル用電源回路５１は、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタ）ＴＲ１，ＴＲ２，…，ＴＲ７、抵抗Ｒ１から構成されている。非選択ワード線用電源回路５２は、ＭＯＳトランジスタＴＲ８から構成される。さらに、ショート回路５３は、ＭＯＳトランジスタＴＲ９，ＴＲ１０，…，ＴＲ１２から構成されている。

ＭＯＳトランジスタＴＲ１、ＴＲ５、ＴＲ９の一端には、電圧ＶDDHがそれぞれ供給されている。ＭＯＳトランジスタＴＲ５、ＴＲ２のゲートには、電圧ＶSWBSがそれぞれ供給されている。ＭＯＳトランジスタＴＲ９、ＴＲ１１のゲートには、電圧ＶDDRがそれぞれ供給されている。

ＭＯＳトランジスタＴＲ７のゲートにはイレーズ信号ＥＲＡが入力され、ＭＯＳトランジスタＴＲ８のゲートには、イレーズ信号ＥＲＡの反転信号であるイレーズ信号/ＥＲＡが入力されている。なお、“/”は反転信号であることを示す。

ＭＯＳトランジスタＴＲ１、ＴＲ１０、ＴＲ１２のゲートにはショート信号ＳＨＯがそれぞれ入力され、ＭＯＳトランジスタＴＲ４のゲートには、ショート信号ＳＨＯの反転信号であるショート信号/ＳＨＯが入力されている。

さらに、ＭＯＳトランジスタＴＲ４、ＴＲ７の一端には、基準電圧、例えば接地電位Ｖssがそれぞれ供給されている。

図９に示した回路において、消去動作の充電時には、イレーズ信号ＥＲＡ、/ＥＲＡが入力され、放電時にはショート信号ＳＨＯ、/ＳＨＯが入力される。

第１実施形態では、メモリセルアレイの分割を、Ｐウェル領域３２のみで行い、複数のＰウェル領域３２をＮウェル領域３１内に形成している。すなわち、複数のＰウェル領域３２でＮウェル領域３１を共有化している。これにより、小さい記憶容量単位で消去動作を行うことができ、消去時間を短縮することが可能である。さらに、小さい記憶容量単位で消去動作を行うことができるため、大きな記憶容量単位で行う場合に比べて、消去動作におけるディスターブを抑制することができる。

また、複数のセルアレイ内のそれぞれのメモリセルに共通のビット線を接続している。このように、ウェル領域で分離された複数のセルアレイ間でビット線を共通にすることにより、必要なカラムデコーダの個数を減らすことができる。これにより、チップサイズの増大を抑制できる。さらに、主ビット線と主ビット線に接続された副ビット線とを有する構造、すなわち２重ビット線構造が不要となるため、配線層の削減が可能である。

［４］第２実施形態
次に、第２実施形態の不揮発性半導体記憶装置について説明する。前記第１実施形態では、複数のセルアレイ間で共通のビット線を使用している。すなわち、ビット線を２重構造にする必要がなく、同一のビット線に複数のセルアレイが配置可能である。一方、このような構造では書き込み時のディスターブが悪化する。そこで、第２実施形態では、書き込み時のディスターブを抑制する手段として、書き込み動作時にドレイン領域に印加する電圧をステップアップ方式で高めていく手段を用いる。

第２実施形態を説明する前に、第２実施形態の理解を容易にするために、比較例における書き込み動作について説明する。

図１０は比較例としての不揮発性半導体記憶装置の構成を示す回路図であり、図１１は書き込み前（初期状態）と書き込み後のメモリセルのしきい値分布を示す図である。

比較例における書き込み動作時の制御では、書き込み時間を短縮するために、書き込み特性の遅いメモリセルに着目し、書き込み特性の遅いメモリセルに合わせて、書き込み時に印加するゲート電圧Ｖｇ／ドレイン電圧Ｖｄ／書き込みパルスｔＰＷを決定していた。

例として、１ビット線当たり、例えば５１２個のメモリセルが接続されているとする。このとき、Ｖｇ＝１０Ｖ、Ｖｄ＝５Ｖ、ｔＰＷ＝１μＳの書き込み条件により、図１１に示すように、５１２個の全てのメモリセルが１回の書き込みで書き込み動作が終了するとしたとき、５１２個のメモリセルに対し１００Ｋ回ずつ書き込みを行った場合、ドレイン領域のストレスは、ドレイン電圧Ｖｄ＝５Ｖ、５１Ｓで表すことができる。なおここで、１００Ｋ回は、一般的に市場で要求される書き込み可能な回数である。

［４−１］第２実施形態の構成
図１２は、第２実施形態の不揮発性半導体記憶装置の構成を示す回路図である。第２実施形態では、メモリセルアレイ１１、カラムデコーダ１３、及びセンスアンプ１４の構成が第１実施形態と同様であるため、図１２に示すように簡略化して示す。また、ここでも例として、１ビット線当たり、例えば５１２個のメモリセルが接続されているとする。

［４−２］第２実施形態の動作
図１３は、第２実施形態における書き込み動作を示すフローチャートである。図１４は、書き込み前（初期状態）と書き込み後のメモリセルのしきい値分布を示す図である。

図１３に示すように、書き込み時のディスターブを緩和するために、まず、メモリセルに対して低電圧のドレイン電圧Ｖｄ、例えば４Ｖ（第１の書き込み電圧）で書き込みを行う（ステップＳ１）。

その後、メモリセルに対して書き込みベリファイを行う（ステップＳ２）。このとき、書き込み特性が速いメモリセルは、書き込みベリファイ電圧ＰＶと同じかまたは高いしきい値まで書き込まれるため、これらのメモリセルの書き込みは終了する。一方、書き込み特性が遅いメモリセルは、しきい値が書き込みベリファイ電圧ＰＶより低くなるため、第１の書き込み電圧より高いドレイン電圧Ｖｄ、例えば５Ｖ（第２の書き込み電圧）で再度、書き込みを行う（ステップＳ３）。すなわち、ドレイン電圧Ｖｄ＝４Ｖで書き込まれなかったメモリセルのみを、４Ｖより高い５Ｖで書き込みを行う。これにより、書き込み特性が遅いメモリセルのみを再度書き込む。

このときのドレイン領域のストレスを計算すると、“Ｖｄ＝４Ｖ、５１Ｓ”＋“Ｖｄ＝５Ｖ、２５Ｓ”となる。

図１５は、前述した書き込み動作時のドレイン領域のストレスによりしきい値変動が発生した場合の図である。

比較例におけるドレイン領域のストレスは、Ｖｄ＝５Ｖ、５１Ｓで、しきい値変動が約１．５Ｖである。これに対して、第２実施形態では、ドレイン領域のストレスが“Ｖｄ＝４Ｖ、５１Ｓ”＋“Ｖｄ＝５Ｖ、２５Ｓ”で、しきい値変動が約１．３Ｖであり、しきい値変動が改善（低減）できる。このため、ディスターブによるしきい値変動を抑制することができる。さらに、メモリセルにおいて書き込み特性のばらつきが大きい場合は、さらに効果が増大する。

一方、メモリセルへの書き込み時間は約１．５倍に増加するが、外部電源の低電圧化によりワード線の昇圧（１０Ｖ）に必要な時間が支配的であるため、書き込み動作の全体の時間に対する前記書き込み時間の増加分は小さく、さほど問題とはならない。

図１６は、前述した書き込み動作時に使用する電源回路の構成を示すブロック図である。

図示するように、電源回路は、正電圧チャージポンプ６１、負電圧チャージポンプ６２、オシレータ（ＯＳＣ）６３，６４、レベル検知回路６５，６６、ＢＧＲ（Band Gap Reference）回路６７、レギュレータ６８、デジタル／アナログコンバータ（Ｄ／ＡＣ）６９から構成されている。

正電圧チャージポンプ６１は、レベル検知回路６５及びオシレータ６３を用いて電圧ＶDDH（１０Ｖ）を発生する。レギュレータ６８は、電圧ＶDDHを調整して、選択されたメモリセルのドレイン領域を充電するためのドレイン電圧Ｖｄ（４Ｖまたは５Ｖ）を出力する。

デジタル／アナログコンバータ６９は、デジタルコードをアナログ電圧に変換する回路であり、電圧ＶDDHを用いて選択ワード線に供給されるゲート電圧Ｖｇ（１０Ｖ）を出力する。負電圧チャージポンプ６２は、レベル検知回路６６及びオシレータ６４を用いて電圧ＶBB（０Ｖ）を発生する。

第２実施形態では、メモリセルのドレイン領域に印加するドレイン電圧を徐々に高めながら、複数回書き込みを行うことにより、ドレイン領域のストレスを低減できるため、書き込み動作におけるディスターブを抑制することができる。さらに、第１実施形態と同様に、ウェル領域で分離された複数のセルアレイ間でビット線を共有することにより、必要なカラムデコーダの個数を減らすことができる。これにより、チップサイズの増大を抑制することが可能である。その他の効果は、前記第１実施形態と同様である。

［５］比較例
次に、前記実施形態の不揮発性半導体記憶装置と比較するために、比較例としての不揮発性半導体記憶装置について図１７を用いて説明する。この説明において、前記実施形態と重複する部分の詳細な説明は省略する。

［５−１］比較例の構成
図１７（ａ）及び図１７（ｂ）は、比較例の不揮発性半導体記憶装置の構成を示す図である。

図１７（ａ）に示すように、複数のメモリセルを有するセルアレイ１０１がビット線方向に複数配列されている。セルアレイ１０１は、４ＫＢの記憶容量を持つ。１つのセルアレイ１０１には、隣接するように１つのカラムデコーダ１０２が配置されている。さらに、カラムデコーダ１０２の近傍には、センスアンプ１０３が配置されている。

図１７（ｂ）に、図１７（ａ）に示したセルアレイ１０１とカラムデコーダ１０２の回路図を示す。セルアレイ１０１は、複数のメモリセルＭＣ、ワード線ＷＬ、複数の副ビット線ＳＢＬ、及び主ビット線ＭＢＬを有する。ワード線方向に配列されたメモリセルＭＣのゲートにはワード線ＷＬが接続され、ビット線方向に配列されたメモリセルＭＣのドレインには、副ビット線ＳＢＬが接続されている。

カラムデコーダ１０２内で、副ビット線ＳＢＬは選択トランジスタＳＴを介して主ビット線ＭＢＬに接続されている。

比較例として示すフラッシュメモリでは、大容量化が要求される一方で、携帯機器向けに、書き換え時間の高速化、小容量単位の書き換え、書き換え回数の保障などの要求がある。これらを満足させようとした場合、メモリセルアレイの小分割化が必要である。しかし、メモリセルアレイを小分割化すると、チップサイズの増大が問題となる。

以上説明したように第１、第２実施形態では、書き込みまたは消去におけるディスターブによるしきい値変動を抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供することができる。

なお、前述した実施形態では、不揮発性半導体記憶装置としてＮＯＲ型フラッシュメモリを例に取り説明したが、本発明はこれに限るわけではなく、その他の不揮発性半導体記憶装置にも適用可能である。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

１１…メモリセルアレイ、１２…ローデコーダ、１３…カラムデコーダ、１４…センスアンプ、１５…電源スイッチ回路、１６…高電圧発生回路、１７…アドレスデコーダ、１８…出力バッファ、１９…ベリファイ回路、２０…コマンドデコーダ、２１…ステートマシン（シーケンサ）、３０…半導体基板、３１…Ｎウェル領域、３２…Ｐウェル領域、３３…ソース領域（Ｎ+領域）、３４…ドレイン領域（Ｎ+領域）、３５…浮遊ゲート電極、３６…制御ゲート電極、３２Ａ…選択Ｐウェル領域、３２Ｂ…非選択Ｐウェル領域、４１…正電圧チャージポンプ、４２…負電圧チャージポンプ、４３，４４…オシレータ（ＯＳＣ）、４５，４６…レベル検知回路、４７…ＢＧＲ回路、４８…レギュレータ４８、デジタル／アナログコンバータ（Ｄ／ＡＣ）４９、５１…非選択Ｐウェル用電源回路、５２…非選択ワード線用電源回路、５３…ショート回路、６１…正電圧チャージポンプ、６２…負電圧チャージポンプ、６３，６４…オシレータ（ＯＳＣ）、６５，６６…レベル検知回路、６７…ＢＧＲ回路、６８…レギュレータ、６９…デジタル／アナログコンバータ（Ｄ／ＡＣ）。

Claims (6)

1. 複数のメモリセルを含む第１セルアレイが形成された第１導電型の第１のウェル領域と、
   複数のメモリセルを含む第２セルアレイが形成された第１導電型の第２のウェル領域と、
   前記第１、第２のウェル領域を含む第２導電型の第３のウェル領域と、
   前記第１セルアレイが含むメモリセルと前記第２セルアレイが含むメモリセルとに共通に接続されたビット線と、
   前記ビット線に接続されたカラムデコーダと、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 消去動作において、前記第１セルアレイの消去対象メモリセルを消去するとき、前記第１のウェル及び前記第３のウェル領域を第１電圧とし、前記第２のウェル領域を前記第１電圧より低い第２電圧とし、
   前記第１セルアレイ内の前記消去対象メモリセルのゲートに、前記第２電圧より低い第３電圧を印加し、前記消去対象メモリセル以外のメモリセルのゲートに、前記第２電圧より低く、前記第３電圧より高い第４電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１のウェル及び前記第３のウェル領域を第１電圧とし、
   前記第２のウェル領域を前記第１電圧より低い第２電圧とし、
   前記第１セルアレイ内の消去動作の対象メモリセルのゲートに、前記第２電圧より低い第３電圧を印加し、
   前記消去動作の対象メモリセル以外のメモリセルのゲートに、前記第２電圧より低く、前記第３電圧より高い第４電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記消去動作において、
   前記第１のウェル領域と前記第３のウェル領域を充電する第１昇圧回路と、
   前記第２のウェル領域を充電する第２昇圧回路と、
   をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記第１、第２のウェル領域はＰ型半導体領域であり、前記第３のウェル領域はＮ型半導体領域であり、
   前記消去動作において、前記第３のウェル領域が持つ電圧は、前記第１、第２のウェル領域が持つ電圧以上に設定されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 書き込み動作時に、メモリセルのドレイン領域に印加するドレイン電圧を徐々に高めながら、複数回書き込みを行うことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。

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