JP2016514446A

JP2016514446A - フラッシュメモリ装置のハイブリッドチャージポンプ並びに調節手段及び方法

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Publication number: JP2016514446A
Application number: JP2015560181A
Authority: JP
Inventors: ヒューヴァントラン; アィンリー; トゥアンヴー; フンクオックグエン
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Filing date: 2014-01-14
Publication date: 2016-05-19
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Abstract

メモリ装置で使用するためのハイブリッドチャージポンプ及び制御回路が開示される。

Description

（優先権の主張）
本願は、米国特許法第１１９条及び第１２０条に基づいて、参照することにより本明細書に組み込まれる、２０１３年３月１５日出願の米国特許仮出願第６１／７９２，６４３号の優先権を主張するものである。

（発明の分野）
メモリ装置で使用するためのハイブリッドチャージポンプ及び制御回路が開示される。

浮遊ゲートを使用して電荷をその上に蓄積するフラッシュメモリセル、及び半導体基板内に形成されるそのような不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的に、そのような浮遊ゲートメモリセルは、スプリットゲート型又は積層ゲート型のものとなっている。

１つの従来技術の不揮発性メモリセル１０を図１に示す。分割ゲートのスーパーフラッシュ（ＳＦ）メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１を備える。基板１は、上にＮ型などの第２の導電型の第１の領域２（ソース線ＳＬとしても知られる）が形成される表面を有する。Ｎ型などの第２の導電型の第２の領域３（ドレイン線としても知られる）も基板１の表面に形成される。第１の領域２と第２の領域３との間は、チャネル領域４である。ビット線（ＢＬ）９は、第２の領域３に接続される。ワード線（ＷＬ）８（選択ゲートとも称される）は、チャネル領域４の第１の部分の上に位置付けられ、そこから絶縁される。ワード線８は、第２の領域３とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）５は、チャネル領域４の他の部分の上方にある。浮遊ゲート５は、そこから絶縁され、ワード線８に隣接する。浮遊ゲート５はまた、第１の領域２に隣接する。結合ゲート（ＣＧ）７（制御ゲートとしても知られる）は、浮遊ゲート５の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）６は、第１の領域２の上方にあり、浮遊ゲート５及び結合ゲート７に隣接し、そこから絶縁される。消去ゲート６はまた、第１の領域２から絶縁される。

従来技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な操作は、次の通りである。セル１０は、ファウラーノルドハイムトンネリング機構によって、消去ゲートＥＧ６に高電圧が印加され、他の端子がゼロボルトと等しくなることによって、消去される。電子は、浮遊ゲートＦＧ５から消去ゲートＥＧ６までトンネル移動し、その結果、浮遊ゲートＦＧ５が正電荷を帯び、読み取り状態のセル１０をオンにする結果として得られたセルが消去された状態は、「１」状態として知られている。消去の別の実施形態は、消去ゲートＥＧ６に正電圧Ｖｅｇｐが印加され、結合ゲートＣＧ７に負電圧Ｖｃｇｎが印加され、他の端子がゼロボルトと等しくなることによる。負電圧Ｖｃｇｎは、浮遊ゲートＦＧ５に負に結合し、したがって消去に必要な正電圧Ｖｃｇｐがより少なく済む。電子は、浮遊ゲートＦＧ５から消去ゲートＥＧ６までトンネル移動し、その結果、浮遊ゲートＦＧ５が正電荷を帯び、読み取り状態のセル１０をオンにする（セル状態「１」）。ワード線ＷＬ８（Ｖｗｌｅ）及びソース線ＳＬ２（Ｖｓｌｅ）は代わりに消去に必要とされる消去ゲートＦＧ５上の正電圧を更に低減するように負にすることができる。この場合の負電圧Ｖｗｌｅ及びＶｓｌｅの大きさは、ｐ−ｎ接合が正方向に動作しない程度に小さい。セル１０は、ソース側のホット電子プログラミング機構により、結合ゲートＣＧ７に高電圧を印加し、ソース線ＳＬ２に高電圧を印加し、消去ゲートＥＧ６に中電圧を印加し、かつビット線ＢＬ９にプログラミング電流を印加することによって、プログラミングされる。ワード線ＷＬ８と浮遊ゲートＦＧ５との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲートＦＧ５に注入され、その結果、浮遊ゲートＦＧ５が負電荷を帯び、読み取り状態のセル１０をオフにする。結果として得られたセルをプログラムした状態は、「０」状態として知られている。

セル１０は、ビット線ＢＬ９に阻害電圧を印加することによって、（例えば、その行の別のセルはプログラムされるべきだが、セル１０はプログラムされない場合、）プログラミングの際に阻害され得る。セル１０は、米国特許第７，８６８，３７５号に更に具体的に記載され、この開示は、参照することにより本明細書にその全体が組み込まれる。

図１の従来技術の例示の動作電圧を以下の表１に示す。

表１に列挙した値の典型的な値を表２に示す。

図２は、従来技術の二次元フラッシュメモリシステムの典型的な従来技術のアーキテクチャを示す。チップ１２は、任意にメモリセル１０を図１のように使用している、データ格納用のメモリアレイ１５及びメモリアレイ２０と、チップ１２の他の部品と典型的には、順にピン（図示せず）に接続するワイヤボンド（図示せず）又はパッケージ化されたチップの外側から集積回路にアクセスするのに用いられるパッケージバンプとの間の電気通信を可能にするパッド３５及びパッド８０と、システムに正負電圧源を提供するために用いられる高電圧回路７５と、冗長性及び組み込み自己テストなどの様々な制御機能を提供するための制御ロジック７０と、アナログロジック６５と、メモリアレイ１５及びメモリアレイ２０からそれぞれデータを読み出すために用いられる検出回路６０及び６１と、それぞれ読み出し又は書き込みが行われるメモリアレイ１５及びメモリアレイ２０の行にアクセスするのに用いられるロウデコーダ回路４５及びロウデコーダ回路４６と、それぞれ読み出し又は書き込みが行われるメモリアレイ１５及びメモリアレイ２０の列にアクセスするのに用いられるカラムデコーダ５５及びカラムデコーダ５６と、それぞれメモリアレイ１５及びメモリアレイ２０に対してプログラム及び消去操作のために電圧を上昇させるために用いられるチャージポンプ回路５０及びチャージポンプ回路５１と、読み出し及び書き込み（消去／プログラム）操作のためにメモリアレイ１５及びメモリアレイ２０によって共有される高電圧ドライバ回路３０と、読み出し及び書き込み操作中にメモリアレイ１５によって使用される高電圧ドライバ回路２５及び読み出し及び書き込み（消去／プログラム）操作中にメモリアレイ２０によって使用される高電圧ドライバ回路２６と、それぞれメモリアレイ１５及びメモリアレイ２０に対する書き込み操作中にプログラムされることを意図しないビット線を非選択にするために用いられるビット線阻害電圧回路４０及びビット線阻害電圧回路４１と、を備える。これらの機能ブロックは当業者によって理解され、図２に示されるブロックレイアウトは従来技術において既知である。

上記のように、チャージポンプは、フラッシュメモリ装置の操作において重要な役割を果たす。プログラム及び消去機能には高電圧が必要である。

図３は、従来技術のチャージポンプを示す。プログラム操作中、ＳＬポンプ１００はＶｓｌｐ及びＶｅｇｐ電圧（これらは典型的には約４Ｖ〜５Ｖである）を生成するために使用され、ＣＧ−ＥＧポンプ１１０はＶｃｇｐ電圧（これは典型的には約９Ｖ〜１０Ｖである）を生成するために使用される。消去操作中、ＳＬポンプ１００は使用されず、ＣＧ−ＥＧポンプはＶｅｇｅ電圧（これは典型的には約１０〜１１．５Ｖである）を生成するために使用される。これらの電圧は相対的に高電圧であり、著しいレベルの電力を消費する。

必要とされるものは、従来技術のチャージポンプで使用される電圧よりも低電圧である、フラッシュメモリ装置におけるプログラム操作及び消去操作用の電圧を生成することができる改善されたチャージポンプである。

前述の問題及び必要性は、改善されたチャージポンプの実施形態によって対処される。一実施形態では、１つのチャージポンプは正電圧を発生させ、１つのチャージポンプは負電圧を発生させる。別の実施形態では、ハイブリッドチャージポンプは、所望により高電圧を生成するか、又はその高電圧より少ない大きさの電圧をそれぞれ生成する２つのチャージポンプに分割することができる。別の実施形態では、チャージポンプ制御回路が開示される。他の実施形態では、チャージポンプで使用するインバータ回路が開示される。

従来技術の分割ゲートフラッシュメモリセルを示す。従来技術のフラッシュメモリ装置のレイアウトを示す。従来技術のチャージポンプを示す。チャージポンプの実施形態を示す。チャージポンプの実施形態のための回路設計を示す。チャージポンプの実施形態を示す。ハイブリッドチャージポンプの実施形態のための回路設計を示す。チャージポンプのための制御回路を示す。チャージポンプで使用するインバータを示す。チャージポンプで使用するインバータを示す。

図４は、改善されたチャージポンプの実施形態を示す。プログラム操作中、Ｃポンプ１１２０はＶｓｌｐ及びＶｅｇｐ（従来技術にあるようにこれらは典型的には約４〜５Ｖである）を生成し、ＣＧ−ＥＧポンプ１３０はＶｃｇｐ（従来技術にあるようにこれらは典型的には約４〜５Ｖである）を生成する。しかしながら、消去操作中、Ｃポンプ１１２０はＶｃｇｅ（これは約−８Ｖである）を生成し、ＣＧ−ＥＧポンプ１３０はＶｅｇｅ（これは約８Ｖである）を生成する。したがって、消去操作中、約８Ｖが消去ゲート６に印加され、約−８Ｖが制御ゲート７に印加されるだろう。あるいは、負電圧（例えば、−０４ｖ）をワード線８（Ｖｗｌｅ）及びソース線２（Ｖｓｌｅ）上にそれぞれＣポンプ１１２０由来の負電圧を用いて印加することができる。

図５は、チャージポンプ回路２００を示す。チャージポンプ回路２００は、スイッチ２１０、スイッチ２２０、電圧源位相ドライバ２７０、電圧源位相ドライバ２８０、並びにダイオード２３０、ダイオード２４０、ダイオード２５０、ダイオード２６０、コンデンサ２３５、コンデンサ２４５、及びコンデンサ２５５を備える３つの充電ステージ（それぞれがダイオード及びコンデンサを備え、その組み合わせはオンにするスイッチによって異なる）を備える。スイッチ２１０をオンにし、スイッチ２２０をオフにした場合、正帯電が発生し、Ｖｏｕｔｐ２９５は、例示のチャージポンプ回路２００がＣＧ−ＥＧポンプ１３０の役割を果たしてＶｅｇｅを生成することができる正電圧（８Ｖなど）を含むだろう。スイッチ２１０をオフにし、スイッチ２２０をオンにした場合、負帯電が発生し、Ｖｏｕｔｎ２９０は、例示のチャージポンプ回路２００がＣポンプ１１２０の役割を果たしてＶｃｇｅを生成することができる負電圧（−８Ｖなど）を含むだろう。このように、従来技術のシステムと違い、生成された最高電圧は１１．５Ｖの代わりに８Ｖである。これは電力使用を節約することができ、またフラッシュメモリ製品の信頼性を向上することができる。ダイオード２３０、２４０、２５０、２６０は、エンハンスメントＮＭＯＳ及びＰＭＯＳトランジスタ又はｐ−ｎ接合ダイオードによって作製することができる。コンデンサ２３５、２４５、２５５は、エンハンスメントＮＭＯＳ及びＰＭＯＳトランジスタ、又はＭＯＭ（金属酸化物金属）コンデンサ、又はその組み合わせによって作製することができる。スイッチ２１０は、エンハンスメントＰＭＯＳとして実装される。スイッチ２１０の代替実施形態は、ＮＭＯＳトランジスタであり、この場合、そのバルクｐ基板端子は、負の出力Ｖｏｕｔｎ２９０から分離される必要がある。スイッチ２２０は、エンハンスメントＮＭＯＳとして実装される。スイッチ２２０の代替実施形態は、ＰＭＯＳトランジスタであり、この場合、そのバルクＮｗｅｌｌ端子は、正の出力Ｖｏｕｔｐ２９５から分離される必要がある。位相ドライバ２７０及び２８０は、位相ドライバ回路（図示せず）によって生成され、それらは典型的には１０〜８０Ｍｈｚで概して重ならないクロック位相である。

別の実施形態が図６に示される。プログラム操作中、Ｃポンプ１３００はＶｓｌｐ及びＶｅｇｐ（従来技術にあるようにこれらは典型的には約５Ｖである）を生成し、ＣＧ−ＥＧポンプ３１０はＶｃｇｐ（従来技術にあるようにこれらは典型的には約５Ｖである）を生成する。しかしながら、消去操作中、Ｃポンプ１＋Ｍステージ３０１は再構成されてＶｃｇｅ（これは約−８Ｖである）を生成し、ＣＧ−ＥＧポンプ＋Ｎステージ３１１は再構成されてＶｅｇｅ（これは約８Ｖである）を生成する。再構成は、ＣＧ＿ＥＧポンプ３１０をＮステージポンプ及びＭステージポンプに分割することによって行われる。次に、ＣＧ＿ＥＧポンプ３１０のＭステージポンプをＣポンプ１３００に結合して新しいポンプ３０１を作製することによる。Ｎステージは、元のＣＧ＋ＥＧポンプ３１０と共に残されて新しいポンプ３１１を作製する。このシステムの効果は、ハイブリッドチャージポンプを使用して高いＶｅｇｅ電圧を生成できるが、はるかに小さいＶｃｇｐ及びＶｃｇｎ電圧を生成することもできることである。

図７は、ハイブリッド再構成可能チャージポンプ３２０を示す。チャージポンプ３２０は、２つのチャージポンプ部品を収容し、そのそれぞれは、それ自体がチャージポンプである。チャージポンプ部品３３０は、Ｎ個の充電ステージ（ここでは、Ｎ＝３、ただしＮは任意の正の整数とすることができる）を備え、チャージポンプ部品３４０は、Ｍ個の充電ステージ（ここでは、Ｍ＝３、ただしＭは任意の正の整数とすることができる）を備える。チャージポンプ部品３３０及びチャージポンプ部品３４０は、スイッチ３５０によって連結される。スイッチ３５０がオンであるとき、チャージポンプ部品３３０及びチャージポンプ部品３４０は、Ｎ＋Ｍ個の充電ステージの１つのチャージポンプとして互いに連結される。スイッチ３５０がオフであるとき、チャージポンプ部品３３０及びチャージポンプ部品３４０は、互いに連結されず別個のチャージポンプとして動作する。このようにチャージポンプ３２０を、Ｎ＋Ｍ個のステージを有するポンプ又は２つの別個のポンプ、即ちＮステージポンプ及びＭステージポンプ、となるように構成することができる。チャージポンプ３２０は（より高い正電圧までポンピングする）正の動作のためである。代替実施形態は、（図５に示すように）同様の再構成可能性を有する負の動作のためである。異なるセグメントポンプ用の異なる組み合わせの負／正セグメントポンプは、再構成によってＮステージポンプ３３０が負であり、Ｍステージポンプ３４０が正であるように実行される。

チャージポンプ部品３３０は、電圧源位相ドライバ３６０、電圧源位相ドライバ３６５、ダイオード３３１、ダイオード３３２、ダイオード３３３、ダイオード３３４、コンデンサ３３５、コンデンサ３３６、コンデンサ３３７を備え、出力３９０を生成する。ダイオード３３１、３３２、３３３、３３４は、エンハンスメントＮＭＯＳ及びＰＭＯＳトランジスタ又はｐ−ｎ接合ダイオードによって作製することができる。コンデンサ３３５、３３６、３３７は、エンハンスメントＮＭＯＳ及びＰＭＯＳトランジスタ若しくはＭＯＭ（金属酸化物金属）コンデンサ又はその併用によって作製することができる。位相ドライバ３６０及び３６５は、位相ドライバ回路（図示せず）によって生成され、それらは典型的には１０〜８０Ｍｈｚで概して重ならないクロック位相である。

チャージポンプ部品３４０は、電圧源位相ドライバ３７０、電圧源位相ドライバ３７５、ダイオード３４１、ダイオード３４２、ダイオード３４３、ダイオード３４４、コンデンサ３４５、コンデンサ３４６、コンデンサ３４７を備え、出力３８０を生成する。ダイオード３４１、３４２、３４３、３４４は、エンハンスメントＮＭＯＳ及びＰＭＯＳトランジスタ又はｐ−ｎ接合ダイオードによって作製することができる。コンデンサ３４５、３４６、３４７は、エンハンスメントＮＭＯＳ及びＰＭＯＳトランジスタ若しくはＭＯＭ（金属酸化物金属）コンデンサ又はその併用によって作製することができる。位相ドライバ３７０及び３７５は、位相ドライバ回路（図示せず）によって生成され、それらは典型的には１０〜８０Ｍｈｚで概して重ならないクロック位相である。

図８は、ハイブリッドチャージポンプ制御回路４００を示す。チャージポンプ制御回路は、チャージポンプ出力を取り出し、それを降圧し（又は、負電圧については昇圧し）、その結果を基準電圧と比較して、高いときにチャージポンプ動作を継続し、低いときにチャージポンプ動作を中止するイネーブル信号を次に生成する。

ＶＰＯＳ４８０など、所望の電圧が正であるとき、スイッチ４３０はオンになり、スイッチ４４０はオフになる。ＶＰＯＳ４８０は、一連のトランジスタ４１０に供給され、それによってＶＰＯＳ４８０は、各トランジスタを通じて閾値電圧によって減少される。その結果は、コンパレータ４５０によって基準電圧と比較される。基準電圧が降圧ＶＰＯＳ電圧を超える場合は、次にイネーブル信号４６０がアサートされる。イネーブル信号４６０は、チャージポンプ動作を維持するチャージポンプオシレータ（図示せず、位相ドライバ回路に供給されて図５の信号２７０及び２８０などの位相ドライバクロックを生成する）に送信することができる。基準電圧が降圧ＶＰＯＳ電圧より低い場合は、次にイネーブル信号４６０がデアサートされ、チャージポンプは動作を中止する。

ＶＮＥＧ４９０など、所望の電圧が負であるとき、スイッチ４４０はオンになり、スイッチ４３０はオフになる。ＶＮＥＧ４９０は、一連のトランジスタ４２０に供給され、それによってＶＮＥＧは、各トランジスタを通じて閾値電圧によって増大される。その結果は、コンパレータ４５０によって基準電圧と比較される。基準電圧が昇圧ＶＮＥＧ電圧より低い場合は、次にイネーブル信号４６０がアサートされる。イネーブル信号４６０を、チャージポンプ操作を維持するチャージポンプオシレータ（図示せず）に送信することができる。基準電圧が昇圧ＶＮＥＧ電圧より高い場合は、次にイネーブル信号４６０がデアサートされ、チャージポンプは動作を中止する。

図９は、チャージポンプの出力を反転するインバータ回路５００を示す。例えば、ＶＨＶＰ−ＩＮ５０１が＋１０Ｖである場合、ＶＨＶＮ−ＯＵＴは−１０Ｖになるだろう。インバータ回路５００は、ＰＭＯＳトランジスタ５０５、ＮＭＯＳトランジスタ５１０、コンデンサ５１５、ＰＭＯＳトランジスタ５２０、ＰＭＯＳトランジスタ５２５、ＰＭＯＳトランジスタ５３０、ＰＭＯＳトランジスタ５３５、及び出力コンデンサ５４０を備える。これらの部品は、図９に示すように互いに連結される。動作は以下の通りである。まず、ＰＭＯＳトランジスタ５０５は、コンデンサ５１５の端子５０１をＶＨＶＰ−ＩＮ５０１レベルまで充電可能となる。ノードＶＨＶＮ５０３は、グランドより上のＶｔ（ＰＭＯＳトランジスタ５２０、５２５の閾値電圧）でクランプされるだろう。次に、ＰＭＯＳトランジスタ５０５はオフになり、ＮＭＯＳトランジスタ５１０はオンになり、これにより順番に端子５０１をグランドに引き寄せ、コンデンサ連結アクションによって、ノード５０３は負に引き寄せられるようになり、次に順番に出力ノード５０４をＰＭＯＳトランジスタ５３０及び５３５によって負に引き寄せる。次にこのシーケンスは、出力ノード５０４が実質的にＶＨＶ−ＰＩＮ５０１と等しくなるまで繰り返す。

図１０は、チャージポンプの出力を反転する別のインバータ回路６００を示す。例えば、ＶＨＶＰ−ＩＮ６０１が＋１０Ｖである場合、ＶＨＶＮ−ＯＵＴ６０４は−１０Ｖになるだろう。インバータ回路６００は、ＰＭＯＳトランジスタ６０５、ＰＭＯＳトランジスタ６１０、ＰＭＯＳトランジスタ６１５、コンデンサ６２０、ＮＭＯＳトランジスタ６２５、ＮＭＯＳトランジスタ６３０、ＮＭＯＳトランジスタ６３５、及びスイッチ６４０を備える。これらの部品は、図１０に示すように互いに連結される。その動作は、図９の動作と同様である。スイッチ６４０と共にＮＭＯＳトランジスタ６３０、６３５は、ここでは充電相においてグランドへとノード６０３を制御する。

本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用されるとき、用語「上に（over）」及び「上に（on）」の両方は、「直接上に」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に上に」（中間の材料、要素、又は間隙が間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、並びに１つ以上の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。

Claims

フラッシュメモリ装置用のハイブリッドチャージポンプであって、
Ｎ個（Ｎは正の整数である）の充電ステージを備える第１のチャージポンプと、
Ｍ個（Ｍは正の整数である）の充電ステージを備える第２のチャージポンプと、
前記第１のチャージポンプ及び前記第２のチャージポンプを連結するスイッチと、を備え、
前記スイッチがオンであるとき、前記第１のチャージポンプ及び第２のチャージポンプは共にＮ＋Ｍ個の充電ステージを有する第３のチャージポンプを備え、前記スイッチがオフであるとき、前記第１のチャージポンプ及び第２のチャージポンプは別個のチャージポンプとして機能する、ハイブリッドチャージポンプ。
前記Ｎ個の充電ステージのそれぞれが、ダイオードと、コンデンサと、を備える、請求項１に記載のハイブリッドチャージポンプ。
前記Ｍ個の充電ステージのそれぞれが、ダイオードと、コンデンサと、を備える、請求項２に記載のハイブリッドチャージポンプ。
前記第３のチャージポンプがフラッシュメモリのプログラミング用の正電圧を提供する、請求項１に記載のハイブリッドチャージポンプ。
前記第２のチャージポンプが別のチャージポンプと更に結合され、フラッシュメモリの消去用の負電圧を提供するように再構成される、請求項１に記載のハイブリッドチャージポンプ。
前記第１のチャージポンプがフラッシュメモリの消去用の正電圧を提供するように構成される、請求項５に記載のハイブリッドチャージポンプ。
前記フラッシュメモリが分割ゲートフラッシュメモリである、請求項４に記載のハイブリッドチャージポンプ。
前記フラッシュメモリが分割ゲートフラッシュメモリである、請求項５に記載のハイブリッドチャージポンプ。
前記フラッシュメモリが分割ゲートフラッシュメモリである、請求項６に記載のハイブリッドチャージポンプ。
フラッシュメモリ装置用のチャージポンプであって、
第１の電圧入力と連結された第１のスイッチと、
第２の電圧入力と連結された第２のスイッチと、
前記第１のスイッチ及び前記第２のスイッチと連結され、第１の出力ノード及び第２の出力ノードを備える、複数個の充電ステージと、を備え、
前記第１のスイッチがオンであり、前記第２のスイッチがオフであるとき、前記第１の出力ノードは前記第１の電圧入力の前記電圧より高い正電圧を出力し、前記第１のスイッチがオフであり、前記第２のスイッチがオンであるとき、前記第２の出力ノードは前記第２電圧入力の前記電圧より低い負電圧を出力する、チャージポンプ。
前記第２の電圧入力がグランドである、請求項１０に記載のチャージポンプ。
前記複数個の充電ステージの各充電ステージが、ダイオードと、コンデンサと、を備える、請求項１０に記載のチャージポンプ。
少なくとも１つのコンデンサが第１の電圧源位相ドライバと連結される、請求項１２に記載のチャージポンプ。
少なくとも１つのコンデンサが第２の電圧源位相ドライバと連結される、請求項１３に記載のチャージポンプ。
前記第１のスイッチがＰＭＯＳトランジスタを備える、請求項１０に記載のチャージポンプ。
前記第２のスイッチがＮＭＯＳトランジスタを備える、請求項１５に記載のチャージポンプ。
フラッシュメモリ装置用のハイブリッドチャージポンプ制御回路であって、
第１の入力と、
第２の入力と、
第１のスイッチと、
第２のスイッチと、
前記第１の入力の電圧を降圧するためのトランジスタの第１のセットと、
前記第２の入力の電圧を昇圧するためのトランジスタの第２のセットと、
第１の基準電圧と、
第２の基準電圧と、
前記第１のスイッチがオンであり、前記第２のスイッチがオフであるとき、前記第１の基準電圧を前記トランジスタの第１のセットの出力と比較し、前記第１のスイッチがオフであり、前記第２のスイッチがオンであるとき、前記第２の基準電圧を前記トランジスタの第２のセットの出力と比較するためのコンパレータと、を備え、前記コンパレータがチャージポンプを制御するための出力を生成する、回路。
前記第１の入力の前記電圧が正である、請求項１７に記載の回路。
前記第２の入力の前記電圧が負である、請求項１８に記載の回路。
前記トランジスタの第１のセット内の各トランジスタがＰＭＯＳトランジスタである、請求項１７に記載の回路。
前記トランジスタの第２のセット内の各トランジスタがＰＭＯＳトランジスタである、請求項２０に記載の回路。
前記第１の基準電圧が第３のスイッチを通じて前記コンパレータと連結される、請求項１７に記載の回路。
前記第２の基準電圧が第４のスイッチを通じて前記コンパレータと連結される、請求項２２に記載の回路。
インバータ回路であって、
前記インバータ回路の入力に接続された第１の端子と、第１のコンデンサに接続された第２の端子と、を備える第１のスイッチと、
前記第１のコンデンサに接続された第１の端子と、グランドに接続された第２の端子と、を備える第２のスイッチと、
前記第１のコンデンサとグランドとの間を連結した１つ以上のトランジスタの第１のセットと、
前記第１のコンデンサと前記インバータ回路の出力との間を連結した１つ以上のトランジスタの第２のセットと、を備え、
前記インバータ回路が入力の電圧を反転して出力の電圧を生成する、インバータ回路。
前記出力に、及びグランドに連結された第２のコンデンサを更に備える、請求項２４に記載のインバータ回路。
前記１つ以上のトランジスタの第１のセット内の前記トランジスタが、ＰＭＯＳトランジスタである、請求項２４に記載のインバータ回路。
前記１つ以上のトランジスタの第２のセット内の前記トランジスタが、ＰＭＯＳトランジスタである、請求項２６に記載のインバータ回路。
前記１つ以上のトランジスタの第１のセット内の前記トランジスタが、ＮＭＯＳトランジスタである、請求項２４に記載のインバータ回路。
前記１つ以上のトランジスタの第２のセット内の前記トランジスタが、ＰＭＯＳトランジスタである、請求項２８に記載のインバータ回路。
前記１つ以上のトランジスタの第１のセットを制御するように構成されたスイッチを更に備える、請求項２８に記載のインバータ回路。
前記１つ以上のトランジスタの第１のセットを制御するように構成されたスイッチを更に備える、請求項２９に記載のインバータ回路。