CN107077891B - 非易失性分裂栅存储器装置及其操作方法 - Google Patents

Abstract

本发明公开了一种具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置。每个存储器单元包括位于所述半导体衬底表面上的第二导电类型的第一区，以及位于所述半导体衬底表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不与或完全不与所述第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。在编程、读取或擦除操作期间，可将负电压施加至所述未选择存储器单元的所述字线。

Description

非易失性分裂栅存储器装置及其操作方法

技术领域

本发明涉及非易失性存储器单元装置及其操作方法。更具体地讲，本发明涉及在读取、编程或擦除操作期间其中负电压被施加至控制栅和/或字线且选择性地与存储器单元的其他端子相组合的这类存储器装置。

背景技术

非易失性存储器单元在本领域中是熟知的。图1中示出一种现有技术的非易失性分裂栅存储器单元10。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有在其上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)的表面。也为N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL20连接至第二区16。字线WL22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。耦合栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。SL多晶硅28连接到第一区14(源极线SL)。

在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作。现有技术没有对这些操作施加负电压。

本发明的一个目的是公开非易失性存储器单元装置，该非易失性存储器单元装置在读取、编程和/或擦除操作期间将负电压施加到字线22、耦合栅26和/或浮栅24。

发明内容

本发明涉及具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在半导体衬底中以多个行和列布置。每个存储器单元包括位于半导体衬底表面上的第二导电类型的第一区，以及位于半导体衬底表面上的第二导电类型的第二区。沟道区位于第一区和第二区之间。字线覆盖在沟道区的第一部分上面并与其绝缘，并且与第一区相邻且几乎不与或完全不与第一区重叠。字线具有面向浮栅的顶部顶角(图1中的顶角25)的底部弓形区(图1中的区域27)。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。

本发明还涉及操作前述类型的非易失性存储器单元装置的方法。

附图说明

图1是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。

图2是使用图1中示出的现有技术的非易失性存储器单元的本发明的非易失性存储器装置的框图。

图3A和3B分别是用在本发明的存储器装置中的编程/擦除和读取操作的波形图。

图4A和4B分别是用在本发明的存储器装置中的负/正字线解码器电路和负电荷泵的详细电路图。

图5是用在本发明的存储器装置中的第一负/正高电压解码器电路的详细电路图。

图6是用在本发明的存储器装置中的第二负/正高电压解码器电路的详细电路图。

图7是用在本发明的存储器装置中的第三负/正高电压解码器电路的详细电路图。

图8是与本发明的存储器装置一起使用的负电压电荷泵生成器的详细电路图。

图9是用在本发明的存储器装置中的负高压调节电路的详细电路图。

图10是用在本发明的存储器装置中的负/正焊盘电路的详细电路图。

图11A和图11B是示出用在制作现有技术的存储器装置的现有技术工艺流程的一部分的剖视图。

图11C是示出用于制作本发明的存储器装置的工艺流程的一部分的剖视图。

具体实施方式

参考图2，示出了本发明的非易失性存储器装置50的框级图。在图2中示出的实施例中，存储器装置50包括图1中所示类型的非易失性存储器单元10的两个阵列52A和52B，这两个阵列在半导体衬底12中以多个行和列布置。解码器(分别为X解码器54A和54B)与非易失性存储器单元10的每一个阵列52相邻，其用于接收待解码并供应至选择的和未选择的存储器单元10的字线22的地址信号。解码器54中的每一个解码器还具有包括在电荷泵56中以生成负电压的相关联负电荷泵。放置在阵列52A和52B之间的解码器(WSHDRHALFV,NCG)80为控制栅26和源极线14提供电压电平，如在图5-图7中的实施例中所示。

存储器装置50的存储阵列52中的每一个存储阵列还具有多个与其相关联的传感器58，以接收来自阵列52的存储器单元10的信号并生成装置50的输出信号。存储器装置50还具有逻辑电路60。逻辑电路60接收由存储器装置50外部的主机控制器(未示出)发出的命令(诸如编程、擦除或读取)，以使存储器装置50执行各种命令。响应于所接收的命令，逻辑电路50生成控制信号，所述控制信号对电荷泵电路56和解码电路54和读出放大器电路58的操作和时序进行控制。模拟电路70为装置50提供模拟偏置电压和电流及时序。高电压(正、负)控制电路90提供经调节和经时间排序的正和负电平。焊盘电路88提供输入缓冲区、IO缓冲区、电力焊盘(Vdd、Vss)、测试焊盘和ESD保护。

响应于读取、擦除或编程命令，逻辑电路60使各种电压以及时且干扰最低的方式供应至选择的存储器单元10和未选择的存储器单元10两者的各个部分。

对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦合栅26(CG)。

1号操作：

2号操作：

3号操作：

非易失性存储器单元10的擦除和编程的操作如下。通过福勒-诺德海姆隧穿机制，借助在字线22上施加高电压而使其他端子等于零伏或负值来擦除单元10。电子从浮栅24隧穿到字线22中而带正电，从而在读取条件下打开单元10。隧穿从FG顶端25到WL22的弓形包裹区27。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，以及在位线20上施加编程电流。流过字线22与浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取条件下关断单元10。所得的单元编程状态被称为‘0’状态。通过在位线20上施加正偏置，在WL22上施加正偏置，在源极线14上施加零电压，在耦合栅26上施加正电压或零电压来进行读取操作。利用该读取条件，具有状态‘1’的存储器单元导通电流，而具有状态‘0’的存储器单元不导通电流或导通低电流电平。对于未选择的WL，可以施加零电压或负电压以用于读取和编程条件。

在3号擦除操作中，WL处于正HV，例如9-6V；CG处于负HV，例如-(5-9)V。未选择的WL可处于0V或处于负电压，例如-(0.5-5)V；未选择的CG可处于0V或处于负HV，例如-(5-9)V(与所选择的负CGHV电压相同)。

作为另外一种选择，可以用负的(而非0V)P衬底Vsub12(例如，-6V)来执行编程操作。

参考图3A，示出了如上所述在本发明的存储器装置50中使用的正/负偏置电平的编程和擦除信号的信号时序波形的一个示例。分别与存储器单元10的端子WL、BL、CG、SL对应的信号WL、BL、CG、SL如上文所述。对于编程而言，信号WL102首先升高(例如，～Vdd)(诸如以设定将稍后进行描述的解码器电路80中的控制信号)，然后开始沉下(至偏置电压Vpwl)。然后信号BL104和CG106分别升高，例如，～Vinh＝～Vdd和10至11v，然后SL110升高(例如，～4.5v至5v)。作为另外一种选择，CG106在SL110之后升高(如虚线波形所示)。信号WL102沉下至电压Vpwl，例如1v，并且信号BL104随着CG升高而沉下至电压Vdp，例如～0.5v。未选择的WL在所选择的WL102升高之前或升高的同时下降至0v或负值，例如-0.5v。未选择的CG保持待机值，例如0v至2.6v。随着CG106升高，未选择的SL保持待机值，例如0v，或切换到偏置电压，例如1v(未选择的SL切换到偏置电平，以防止泄漏电流通过BL流经未选择的单元)。

信号BL104首先升高至Vinh(抑制电压)以防止由于在斜坡至编程电压期间各个信号尚未稳定而出现的不注意的编程干扰。将CG106相对于SL110的时序序列优化以降低干扰影响，例如，引起更多干扰的任何信号最后都会升高。使编程脉冲的斜坡下降反转，以便最小化干扰(即，首先升高的信号现在最后下降)。信号SL110下降，接着CG106下降，接着WL102和BL104下降。在用变为负(例如，-1V)的P衬底进行编程的实施例中，该负切换与信号WL降低或CG升高同时发生。

对于擦除而言，信号WL102升高，例如至Vdd(诸如以设定解码器电路80中的控制信号，这将稍后如图5-图7中的实施例所描述的)，然后降低，例如至0V(或作为另外一种选择，至负值，诸如-0.5V)。在WL102降低的大约同时或其后短时间内，信号CG106变为负，例如-6V至-9V。然后所选择的WL102升高，例如9V至6V。信号BL104、SL110保持待机值，例如0V。未选择的WL在所选择的WL102升高之前或升高的同时下降至0V或负值，例如-0.5V。未选择的CG保持待机值，例如0V至2.6V。未选择的SL保持待机值，例如0V。

在擦除的另一个实施例中，衬底P变负，例如-6V。

擦除脉冲的斜坡下降在次序上大致反转(即，首先升高的信号现在最后下降)。信号WL102和CG106变为待机值，例如0V。

参考图3B，示出了如上所述在本发明的存储器装置50中使用的正/负偏置电平的读取信号的信号时序波形的一个示例。该读取信号波形与图3A中的编程和擦除信号波形相配，以完成非易失性擦除/编程/读取操作。对于读取正常波形，SL110处于待机值，例如0V。CG106处于待机值，例如0V或2.6V，或作为另外一种选择，在读取中切换至偏置值，例如2.6V(以帮助增大存储器单元电流，这归因于在读取状态中CG电压耦合至FG电势)。所述待机值与用于编程和擦除状态的那些待机值类似。WL102和BL104在读取中针对选择的用于读取的存储器单元分别切换至偏置电平，例如2.6V和1.0V。

在对整个阵列进行编程之后执行读取裕度0(ReadMargin0)操作，以检测弱编程单元。在编程之后，单元电流通常处于<纳安(nA)的极低值，这与读出‘0’数字值(无单元电流)对应。然而，一些单元可或多或少地保持在数微安培处(归因于弱编程，该弱编程归因于各种原因，诸如单元泄漏、弱单元编程耦合率、工艺几何效应，等等)，并且这可能使在存储器装置50的操作寿命期间读取‘0’失败。使用读取裕度0来筛选出那些弱单元。对于读取裕度0波形，SL110处于待机值，例如0v。对于选择的用于读取的存储器单元，与在读取正常的状态中一样，WL102和BL104在读取中分别切换至偏置电平，例如2.6v和1.0v。CG106在读取中被偏置在裕度0值(margin0)值(例如3v)处(如针对编程或读取状态由与图6-8中所述相同的电路装置提供)以检测弱的已编程单元。CG电压将耦合到FG电势中以放大弱编程效果，从而有效地增大单元电流，因此弱单元现在读取为‘1’而非‘0’(实际上，存在单元电流，而不是无单元电流)。

在对整个阵列进行擦除之后执行读取裕度1(ReadMargin1)操作，以检测弱的已擦除单元。现在利用负的CG(如针对用负电压进行的擦除由与图6-8中所述相同的电路装置提供)来检测该状态。SL110处于待机值，例如0v。对于选择的用于读取的存储器单元，与在读取正常的状态中一样，WL102和BL104在读取中分别切换至偏置电平，例如2.6v和1.0v。CG106在读取中偏置在裕度1值(例如-3v)处，以检测弱的已擦除单元。CG电压将负地耦合到FG电势中以放大弱擦除效果，从而有效地降低单元电流(较低的FG电势)，因此弱的已擦除单元现在读取为‘0’而非‘1’(实际上，不存在单元电流，而不是有单元电流)。

参考图4A，示出了用在本发明的存储器装置50中的X解码器200中的电路图的一个示例。X解码器电路200提供待供应至选择的和未选择的存储器单元10的字线22的解码的地址信号。X解码器电路200以下面的方式进行操作。NAND栅极201和INV202用于对字线(行)预解码的信号XPA-XPC(其被称为存储器扇区(地址)选择)进行解码。电路280由预驱动器和(字线)驱动器组成。PMOS晶体管210和211以及NMOS晶体管212是与预解码的XPZ<0:7>组合的字线预驱动器。预解码的信号XPZ<0:7)用于从八行中选出一行(通过＝‘0’)。PMOS晶体管213和NMOS晶体管214为字线WL驱动器，用于驱动在行中通常包括2048个或4096个单元的存储器行，并且因此由于字线的RC延迟而需要大尺寸晶体管，即，大的W/L比，W＝晶体管宽度，且L＝晶体管长度。电路280重复8次，而NAND201和INV202针对每存储器扇区尺寸8行重复一次。通常，通常，对于取消选择状态，晶体管214的源极连接至接地节点(即，0v)，此处它连接至节点NWLLOW240。晶体管213的源极连接至节点ZVDD220，节点ZVDD在读取操作中等于Vwlrd(读取字线电压)，等于Vpwl(在编程操作中的编程字线电压)。对于编程状态，对于选择的字线而言，例如WL＝ZVDD＝Vpwl＝1.0v，对于未选择的字线而言，WL＝NWLLOW，其等于-0.5v。对于擦除状态，对于选择的字线WL和未选择的字线而言，在一个实施例中，WL＝NWLLOW＝-0.5v。对于读取状态，对于选择的字线而言，例如WL＝ZVDD＝Vwlrd＝2v，对于未选择的字线而言，WL＝NWLLOW，在一个实施例中其等于-0.5v。字线取消选择线250可用于在编程期间取消选择特定字线。NMOS本地高电压(HV)晶体管290-297用作隔离晶体管，以隔离低电压晶体管213和214上的擦除高电压导通电压。它们还在读取和编程操作中用作传输栅。WLISO线299是晶体管290-267的栅极的控制偏置，在擦除期间降低，例如1v，并且在读取和编程期间升高，例如3-5v。

参考图4B，示出了用于生成待供应至字线22的负电压的负电荷泵生成器260(其为提供负电压和正电压两者的电荷泵56的一部分)的电路图的一个示例。负电荷泵电路260以下面的方式进行操作。在第一时间段中，PMOS晶体管263和NMOS晶体管266用于分别将电容器265的(+)端子268和(-)端子269充电至正偏置电压NBIAS267和接地电平(即，0v)。在第一时间段之后的下一个时间段中，晶体管266关闭且NMOS晶体管264接通，以将电容器265的(+)端子268从偏置电平268放电至接地电平。此时，电容器265的(-)端子269将电容性地耦合至负电平，例如-0.5v，这取决于电容器265在节点NWLLOW240处的电容性负载的值。通过调节NBIAS267的电平和电容器265的值，对该负电平进行调整。对于用于形成存储器装置50的使用P衬底＝0v(接地)的半导体工艺的实施例(例如，单阱CMOS(用于N型器件的P衬底，且用于P型器件的单N阱))而言，负电平被钳制在P/N+正向结正向偏置(～-0.6v)处。如公知的，存储器装置50可由双阱P衬底CMOS工艺制成，其中两个阱(P阱和N阱)构造在衬底12中。由于衬底12具有P型导电性，因此其中的第一P阱将用于N型器件(NMOS)，而第二N型阱将用于P型器件(PMOS)。负电压电荷泵生成器260和字线解码器200可在衬底12中的三阱内制成。这通过三阱CMOS工艺而不是之前所述的双阱P衬底CMOS工艺来完成。在这种场合，负泵生成器260和字线解码器200将在第三P型阱(其在衬底12内的第二N型阱中制成)和第二N型阱中制成。现在可向该第三P型阱施加负电压，这在特定操作条件下是有利的。尽管构造具有三阱的存储器装置50在工艺上更密集，但使泵生成器260和字线解码器200在三阱中的有益效果在于施加至字线22的负电压将为更负的，例如用于擦除实施例的-6.0v(即，未受P/N+结正向偏置～-0.6v钳制)。在这种情况下，第三P型阱电压状态可为负以避免P/N+结正向偏压，例如-6.0v或-8.0v或-5.6v。在实施例中，存储器单元10可形成于第三P型阱中。

图5示出了用在本发明P衬底CMOS工艺的存储器装置50中的针对正/负电平信号的高电压解码电路300的第一实施例。电路320由hv(高电压，例如12v)PMOS晶体管321和322和hvNMOS晶体管323以及lv(低电压，例如3v)晶体管324和325组成，其用于对用于擦除/编程/读取操作的WL信号进行解码。晶体管322WL限流器用于限制擦除和/或编程中的电流(以限制来自HV电荷泵的电流渗漏)。电路310为hv闩锁电路，其用于使得能够对选择的扇区(每8行1个扇区)进行hv控制，一旦在如图3A中所示的擦除或编程序列的起始处声明了WL信号(～Vdd)，就会选择该扇区。由本地hvNMOS晶体管351、反相器352、NAND353、lv闩锁(其由反相器354和355，设置lvNMOS晶体管356、359、358以及重置lvNMOS晶体管357组成)组成的电路350用于在扇区为坏扇区(不会被使用)时禁用hv信号。由lvPMOS晶体管331和332以及hvPMOS晶体管333组成的电路330用于在待机和读取中提供CG偏置电平。晶体管331(其栅极处于偏置电平)充当CG端子的限流器，以限制诸如在待机状态下来自坏CG端子的电流。由hvPMOS晶体管341和342组成的电路340用于在擦除/编程中提供CG偏置电平。晶体管341可在擦除/编程中充当CG端子的限流器，以限制由HV电荷泵供应的电流。由hvPMOS晶体管361、hv本地NMOS晶体管362、lvNMOS晶体管363和364组成的电路360用于禁用CG。由hvPMOS晶体管371、hvNMOS晶体管373和lvNMOS晶体管372组成的电路370用来使能用于擦除/编程/读取状态的SL信号。lvNMOS晶体管372用于在读取和擦除中将SL下拉至接地，并且在编程过程中将SL下拉至偏置电平，例如<2v。电路380是用于CG信号的负解码电路。电路360将PMOS晶体管361用作隔离晶体管，以将负电平(由进入存储器单元的CG端子的电路380提供)与用于P衬底CMOS工艺的NMOS晶体管362隔离。电路380使用时钟控制的负自举高电压电路方案。电路380由PMOS晶体管381、382、385-391以及NOR384和反相器384组成。NOR384和反相器384用于使得时钟信号能够进入PMOS晶体管386和388，所述PMOS晶体管386和388充当晶体管387的负泵送栅极的电容器。晶体管385充当PMOS晶体管387以及PMOS电容器386和388的自举晶体管。晶体管381/390和382/391用来分别将晶体管387的漏极和晶体管385的漏极钳制在Vdd电平处。晶体管389用作负电平进入CG的缓冲器。晶体管385和387的源极连接至负电源VCGNEG399。

参考图6，示出了用在本发明的三阱CMOS工艺的存储器装置50中的针对正/负电平信号的高电压解码电路400的第二实施例。电路310-350、370与图5的那些电路相同或类似。由hvNMOS晶体管410和lvNMOS晶体管412-414组成的电路410用于将CG取消选择至低电平，例如0v。hv晶体管410用作将负电平隔离到CG中的隔离晶体管，因此其大量VCGNEG也处于负电平。电路420用作负电平移位器，其用于为CG提供负电平。电路420由NAND421、作为使能实体的反相器422以及作为交叉耦合的负闩锁的hvPMOS晶体管423和424与hvNMOS晶体管425和426，以及作为缓冲器的hvNMOS晶体管427组成。NMOS晶体管425、426、427的源极连接至负电源VCGNEG。

参考图7，示出了用在本发明的P衬底CMOS工艺的存储器装置50中的针对正/负电平信号的高电压解码电路420的第三实施例。它使用用于负电压的二极管解码方案。电路310-370与图5的那些相同或类似。由hvPMOS晶体管512组成的电路510用于将负电平提供到CG中。晶体管512为二极管连接的晶体管，意指栅-漏极连接在一起，并且其栅-漏极连接至负电源VCGNEG。其源极连接至CG。因此，当负电源VCGNEG变为负时，晶体管的源极也以量＝VCGNEG-|Vtp|来变为负。

参考图8，示出了负电荷泵600，其生成在擦除操作期间施加至耦合栅26的负电压。电路610由PMOS晶体管612和613以及电容器611和614组成，且构成泵级。晶体管613为转移晶体管(将电荷从一个级转移到下一级)。晶体管612和电容器611用作用于转移晶体管613的Vt取消功能。电容器614为泵电容器(意指提供泵送电荷)。二极管连接的PMOS晶体管620连接至电源节点再连接至第一泵级。二极管连接的PMOS晶体管640用于从最后一个泵级连接至输出电荷泵节点。PMOS晶体管650和652用于钳制或初始化内部泵送节点。各种时钟生成、相驱动器和偏置均未示出。

参考图9，示出了用在本发明的存储器装置50中的负高压调节电路700的实施例。电容器702和704用于将来自负电源VCGNEG399的负电压划分成用于与参考电压VREF708(例如，1v)进行比较的电压。VREF708耦合至比较器710的端子。晶体管714用于将节点706初始化为偏置电压，例如2v。节点706耦合至比较器710的另一个端子。当负电源VCGNEG399从诸如接地的电平逐步地进行负泵送时，节点706从偏置电平(例如，+2v)成比例地沿负方向逐步地下降(按照电容器702和704的值所确定的比率)。一旦节点706达到等于VREF708的值，比较器710便切换极性。随后使用输出REGOUT718来发出负电源VCGNMEG399已达到所需电平(诸如，在擦除状态下用于CG的-9v)的信号。

参考图10，示出了用于本发明的PsubCMOS工艺的存储器装置50中的负测试焊盘电路800的实施例。PMOS晶体管810用于将NMOS晶体管812隔离到将要从内部焊盘转移至外部焊盘(反之亦然)的负电平。出于隔离的目的，晶体管810的本体连接至其漏极。晶体管812起ESD钳制作用。

参考图11A和11B，示出了用于生产具有现有技术的正高电压操作的存储器单元的现有技术实施例的工艺流程截面图900和901。存储器单元包括层904(CG多晶硅))、层905(ONO)、层906(FG多晶硅)、层908(SL多晶硅)、层912(SL扩散层)、层914(FG栅极氧化物)、层955(WL多晶硅)。对于工艺流程横截面900而言，外围HV装置包括982(栅极多晶硅)、988(栅极多晶硅下面的沟道区)、LDD980(LDD植入物)。对于这种情况而言，外围HV栅极多晶硅982是厚的，其可阻止LDD植入物980进入沟道区988内。对于工艺流程横截面901，其适用于先进的更小的几何技术节点，存储器单元包括WL多晶硅965，且外围HV装置包括984(栅极多晶硅)、988(衬底)、LDD980(LDD植入物)。栅极多晶硅984比栅极多晶硅982明显更薄。在这种情况下，LDD植入物980渗透栅极多晶硅984而进入沟道区988，从而对沟道988进行电调制。这种效果是不期望的。在这种情况下，可能需要附加的掩模和/或工艺层步骤来阻止LDD植入物渗入沟道。

参考图11C，示出了用于生产具有负电压操作的、用在本发明的存储器装置50中的存储器单元10的工艺流程的实施例。在这种情况下，由于较低的高电压要求(例如，9v对用于负电压操作的11v)，因此LDD植入物981的能量显著更低。因此，在这种情况下，即便在更小的几何技术节点的情况下，在薄栅极多晶硅984厚度的情况下，LDD植入物不会渗入沟道988。该工艺流程因此适合于生产与负电压操作一起使用的存储器单元。

在读取、擦除和编程操作期间向未选择或选择的存储器单元10的字线22施加负电压的有益效果在于允许存储器单元更有效地按比例减小。在擦除期间，选择的存储器单元的字线上的负电压允许全部擦除待降低的电压，从而允许单元尺寸更小(维持跨越各个单元间或层间尺寸上的水平或垂直间隔、隔离、宽度、长度等的较小的电压)。在编程期间，未选择存储器单元的字线上的负电压使未选择的存储器单元的泄漏降低，从而使干扰更少(对于同一扇区中的未选择单元而言)、编程电流更准确(对于所选择单元而言，泄漏干扰更少)且功率消耗更少。对于读取而言，由于来自泄漏的干扰更少，因此未选择的存储器单元的字线上的负电压使感测更为准确。将负字线、负耦合栅和负P衬底组合以用于存储阵列操作也是有利的，这导致擦除/编程电压和电流更低、擦除和编程更有效、单元干扰更少且单元泄漏更少。

Claims (20)

1.一种非易失性存储器装置，包括：

第一导电类型的半导体衬底；

在所述半导体衬底中以多个行和列布置的非易失性存储器单元的阵列，每个存储器单元包括：

位于所述半导体衬底的表面上的第二导电类型的第一区；

位于所述半导体衬底的所述表面上的第二导电类型的第二区；

位于所述第一区和所述第二区之间的沟道区；

字线，所述字线覆盖所述沟道区的第一部分并与其绝缘，与所述第一区相邻且不与所述第一区重叠；

浮栅，所述浮栅覆盖所述沟道区的第二部分，与所述第一部分相邻并与其绝缘，且与所述第二区相邻；

覆盖所述浮栅的耦合栅；

连接至所述第一区的位线；

用于生成在-5伏至-9伏之间的第一负电压的负电荷泵电路，其中所述负电荷泵形成在所述半导体衬底中的三阱中；以及

控制电路，所述控制电路用于接收用于选择的单元的擦除操作的命令信号以及用于将第一负电压施加至每个所述选择的单元的耦合栅，将0伏电压施加至每个所述选择的单元的所述位线，以及将6至9伏电压施加至每个所述选择的单元的所述字线。

2.根据权利要求1所述的非易失性存储器装置，其中所述存储器单元、所述负电荷泵、所述控制电路在以双阱P衬底CMOS工艺提供的半导体P衬底中形成。

3.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电压二极管解码电路。

4.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电平位移器电路和时钟式负自举电路。

5.根据权利要求1所述的非易失性存储器装置，还包括一负测试焊盘电路，所述负测试焊盘电路包括高电压PMOS晶体管和高电压NMOS晶体管。

6.根据权利要求1所述的非易失性存储器装置，还包括具有基于电容分压器的比较器的负调节电路。

7.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于向所述存储器单元提供正或负的高电压。

8.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于向所述存储器单元提供所述字线上的擦除电压。

9.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于在所述存储器单元的所述耦合栅上提供电压。

10.根据权利要求9所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的限流器，所述高电压解码器用于在编程或擦除操作期间在所述存储器单元的所述耦合栅上提供电压。

11.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的高电压锁存器，所述高电压解码器用于在编程或擦除或读取操作中向所述存储器单元提供电压。

12.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的高电压电平移位器，所述高电压解码器用于在编程或擦除或读取操作中向所述存储器单元提供电压。

13.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括位于高电压解码器中的低电压锁存器，所述高电压解码器用于在编程或擦除或读取操作中向所述存储器单元提供电压。

14.根据权利要求1所述的非易失性存储器装置，还包括低电压解码器，所述低电压解码器用于在编程或擦除或读取操作中向所述存储器单元提供电压。

15.根据权利要求14所述的非易失性存储器装置，其中所述低电压解码器包括位于字线驱动器中的隔离晶体管，所述字线驱动器用于在编程、擦除或读取操作中向所述存储器单元提供电压。

16.根据权利要求1所述的非易失性存储器装置，其中每个存储器单元是分裂栅闪存单元。

17.根据权利要求15所述的非易失性存储器装置，其中每个存储器单元是具有顶端擦除的分裂栅闪存单元。

18.根据权利要求15所述的非易失性存储器装置，其中每个存储器单元是具有从所述字线到所述浮栅的顶端擦除的分裂栅闪存单元。

19.一种操作具有第一导电类型的半导体衬底的非易失性存储器装置的方法；非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置；每个存储器单元具有在所述半导体衬底的表面上的第二导电类型的第一区；位于所述半导体衬底的所述表面上的第二导电类型的第二区；位于所述第一区和所述第二区之间的沟道区，字线端子覆盖所述沟道区的第一部分并与其绝缘，且与所述第一区相邻且不与所述第一区重叠；覆盖所述沟道区的第二部分、与所述第一部分相邻并与其绝缘且与所述第二区相邻的浮栅；覆盖所述浮栅的耦合栅端子；连接至所述第一区的位线端子；其中所述方法包括：

通过将在-5伏至-9伏之间的第一负电压施加到选择的存储器单元的所述耦合栅端子，将0伏电压施加到所述选择的存储器单元的所述位线端子，将在6伏至9伏之间的电压施加到所述选择的存储器单元的所述字线端子，来擦除所述阵列中的所述选择的存储器单元；以及

在擦除所述选择的存储器单元时，将第二负电压施加到未选择的存储器单元的耦合栅端子，以防止擦除所述未选择的存储器单元。

20.根据权利要求19所述的方法，其中所述第二负电压不同于所述第一负电压。

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