TWI641113B - 非揮發性分離閘記憶體裝置及其操作方法 - Google Patents

非揮發性分離閘記憶體裝置及其操作方法 Download PDF

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Abstract

一種非揮發性記憶體裝置，其具有一第一導電性類型之一半導體基材。一非揮發性記憶體單元陣列以複數列及行配置於該半導體基材中。各記憶體單元包含在該半導體基材之一表面上的一第二導電性類型之一第一區域，及在該半導體基材之該表面上的該第二導電性類型之一第二區域。該第一區域與該第二區域間有一通道區域。一字線上覆該通道區域之一第一部分且與其絕緣，且相鄰於該第一區域且與該第一區域具有很少或無重疊。一浮閘上覆該通道區域之一第二部分、相鄰於該第一部分且與其絕緣，且相鄰於該第二區域。一耦合閘上覆該浮閘。一位元線經連接至該第一區域。一負電荷泵電路產生一第一負電壓。一控制電路接收一命令信號並回應於此而產生複數個控制信號，且施加該第一負電壓至經取消選取記憶體單元的字線。在程式化、讀取或抹除操作期間，可將一負電壓施加至該等經取消選取記憶體單元之該等字線。

Description

非揮發性分離閘記憶體裝置及其操作方法
本發明係關於一種非揮發性記憶體單元裝置及其操作方法。更具體而言，本發明係關於記憶體裝置，其中在讀取、程式化或抹除操作期間，一負電壓經施加於控制閘及/或字線且選擇性地結合記憶體單元之其他端子。
非揮發性記憶體單元已為所屬技術領域中所熟知。圖1展示一先前技術之非揮發性分離閘記憶體單元10。記憶體單元10包含第一導電性類型(諸如P類型)半導體基材12。基材12具有表面，其上形成有第一區域14(亦已知為源極線(SL))，其為第二導電類型，如N型。在基材12的表面上形成有第二區域16(亦已知為汲極線)，其亦為N型。第一區域14與第二區域16之間係通道區域18。位元線BL 20連接至第二區域16。字線WL 22係位在通道區域18之第一部分上且與其絕緣。字線22極少或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分之上。浮閘24與字線22相鄰且與其絕緣。浮閘24亦與第一區域14相鄰。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕緣。一SL多晶矽(poly)28 經連接至第一區域14(源極線SL)。
在先前技術中，正或零電壓之多種組合經施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。對於這些操作，先前技術並未施加負電壓。
本發明之一項目標係揭示一種在讀取、程式化、以及抹除操作期間施加一負電壓至字線22、耦合閘26、及/或浮閘24之非揮發性記憶體單元裝置。
本發明係關於一種非揮發性記憶體裝置，其具有一第一導電性類型之一半導體基材。一非揮發性記憶體單元陣列以複數列及行配置於該半導體基材中。各記憶體單元包含在該半導體基材之一表面上的一第二導電性類型之一第一區域，及在該半導體基材之該表面上的該第二導電性類型之一第二區域。該第一區域及該第二區域間有一通道區域。一字線上覆(overlie)該通道區域之一第一部分且與其絕緣，且相鄰於該第一區域且與該第一區域具有很少或無重疊。該字線具有一底部拱形區域(圖1中之區域27)，該底部拱形區域面向一浮閘之一頂部尖端隅角(圖1中之尖端隅角25)。該浮閘上覆該通道區域之一第二部分、相鄰於該第一部分且與其絕緣，且相鄰於該第二區域。一耦合閘上覆該浮閘。一位元線經連接至該第一區域。一負電荷泵電路產生一第一負電壓。一控制電路接收一命令信號並回應於此產生複數個控制信號，且施加該第一負電壓至經取消選取記憶體單元的字線。
本發明亦係關於一種操作上述類型之一非揮發性記憶體單元裝置之方法。
10‧‧‧非揮發性分離閘記憶體單元
12‧‧‧半導體基材；基材
14‧‧‧第一區域；源極線
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧位元線；BL
22‧‧‧字線；WL
24‧‧‧浮閘；FG
25‧‧‧尖端隅角；尖端
26‧‧‧耦合閘；控制閘；CG
27‧‧‧區域
28‧‧‧SL多晶矽
50‧‧‧非揮發性記憶體單元；記憶體裝置；邏輯電路
52A、52B‧‧‧陣列
54A、54B‧‧‧X解碼器
56A、56B‧‧‧電荷泵；電荷泵電路
58A、58B‧‧‧感測器；感測放大器電路
60‧‧‧邏輯電路
70‧‧‧類比電路
80‧‧‧解碼器；解碼器電路
88‧‧‧墊電路
90‧‧‧高電壓(正，負)控制電路
102‧‧‧信號WL；WL
104‧‧‧信號BL；BL
106‧‧‧CG；經時間定序CG；信號CG
110‧‧‧SL；信號
200‧‧‧X解碼器；X解碼器電路；字線解碼器
201‧‧‧NAND閘；NAND
202‧‧‧INV
210、211、263、620、640、650、652‧‧‧PMOS電晶體
212、264‧‧‧NMOS電晶體
213‧‧‧PMOS電晶體；電晶體；低電壓電晶體
214‧‧‧NMOS電晶體；電晶體；低電壓電晶體
220‧‧‧節點ZVDD
240‧‧‧節點NWLLOW
250‧‧‧字線取消選取線
260‧‧‧負電荷泵產生器；負電壓電荷泵產生器
265‧‧‧電容器
266‧‧‧NMOS電晶體；電晶體
267‧‧‧電晶體；正偏壓NBIAS；NBIAS
268‧‧‧(+)端子；偏壓位準
269‧‧‧(-)端子
280、310、320、330、340、350、360、370、380、510、610‧‧‧電路
321‧‧‧高電壓(HV)PMOS電晶體
322、341‧‧‧HV PMOS電晶體；電晶體
323、351、373‧‧‧HV NMOS電晶體
324‧‧‧低電壓(LV)電晶體
325‧‧‧LV電晶體
331‧‧‧LV PMOS電晶體；電晶體
332‧‧‧LV PMOS電晶體
333、371、342‧‧‧HV PMOS電晶體
352、354、355、422‧‧‧反相器
353、421‧‧‧NAND
356、358、359‧‧‧設定LV NMOS電晶體
357‧‧‧重設LV NMOS電晶體
361‧‧‧HV PMOS電晶體；PMOS電晶體
362‧‧‧HV原生NMOS電晶體；NMOS電晶體
363、364、372、412、413、414‧‧‧LV NMOS電晶體
381、382、385、387、391、612、810‧‧‧PMOS電晶體；電晶體
384‧‧‧NOR；反相器
386、388‧‧‧PMOS電晶體；PMOS電容器
389、390、714‧‧‧電晶體
399‧‧‧負電力供應器VCGNEG；負供應器VCGNEG
410‧‧‧HV NMOS電晶體；HV電晶體
420‧‧‧電路；高電壓解碼電路
423、424、512‧‧‧HV PMOS電晶體；電晶體
425、426、427‧‧‧HV NMOS電晶體；NMOS電晶體
611、614、702、704‧‧‧電容器
613‧‧‧PMOS電晶體；電晶體；轉移電晶體
706‧‧‧節點
708‧‧‧參考電壓VREF；VREF
710‧‧‧比較器
718‧‧‧輸出REGOUT
800‧‧‧負測試墊電路
812‧‧‧NMOS電晶體；電晶體
900、901‧‧‧製程流程剖面
904‧‧‧層(CG多晶矽)
905‧‧‧層(ONO)
906‧‧‧層(FG多晶矽)
908‧‧‧層(SL多晶矽)
912‧‧‧層(SL擴散層)
914‧‧‧層(FG閘極氧化物)
955‧‧‧層(WL多晶矽)
965‧‧‧WL多晶矽
980‧‧‧LDD
981‧‧‧LDD植入
982‧‧‧閘極多晶矽；周邊HV閘極多晶矽
984‧‧‧閘極多晶矽
988‧‧‧通道區域；基材；通道
BL‧‧‧位元線；端子；信號
CG‧‧‧耦合閘；端子；信號
FG‧‧‧浮閘
SL‧‧‧源極線；端子；信號
WL‧‧‧字線；端子；信號
圖1係可應用本發明之方法之先前技術非揮發性記憶體單元之剖面圖。
圖2係本發明之一非揮發性記憶體裝置之方塊圖，該非揮發性記憶體裝置使用圖1所示之先前技術非揮發性記憶體單元。
圖3A及圖3B分別係用於本發明之記憶體裝置的程式化/抹除及讀取操作之波形圖。
圖4A及圖4B分別係用於本發明之記憶體裝置的一負/正字線解碼器電路及負電荷泵之詳細電路圖。
圖5A及圖5B係用於本發明之記憶體裝置的一第一負/正高電壓解碼器電路之詳細電路圖。
圖6A及圖6B係用於本發明之記憶體裝置的一第二負/正高電壓解碼器電路之詳細電路圖。
圖7A及圖7B係用於本發明之記憶體裝置的一第三負/正高電壓解碼器電路之詳細電路圖。
圖8係用於本發明之記憶體裝置的一負電壓電荷泵產生器之詳細電路圖。
圖9係用於本發明之記憶體裝置的一負高電壓調整電路之詳細電路圖。
圖10係用於本發明之記憶體裝置的一負/正墊電路之詳細電路圖。
圖11A及圖11B係展示用於製造先前技術之記憶體裝置的先前技術之一製程流程的一部分的剖面圖。
圖11C係展示用於製造本發明之記憶體裝置之一製程流程的一部分的剖面圖。
請參照圖2，圖中展示本發明之非揮發性記憶體單元50的方塊層級圖。在圖2所示之實施例中，記憶體裝置50包含圖1所示類型之非揮發性記憶體單元10的兩個陣列52A及52B，該等非揮發性記憶體單元以複數列及行配置於半導體基材12中。相鄰於非揮發性記憶體單元10之各陣列52者係一解碼器(分別為X解碼器54A及54B)，用於接收待解碼之位址信號並將經解碼之位址信號供應至經選取及經取消選取記憶體單元10的字線22。解碼器54之各者亦具有包括於電荷泵56中之一相關聯的負電荷泵，以產生一負電壓。置於陣列52A及52B間之一解碼器(WSHDRHALFV,NCG)80提供用於控制閘26及源極線14之電壓位準，如圖5A至圖7B之實施例所示。
記憶體裝置50之記憶體陣列52之各者亦具有與其相關聯之複數個感測器58，以從陣列52接收來自記憶體單元10之信號並從裝置50產生輸出信號。記憶體裝置50亦具有邏輯電路60。邏輯電路60接收由一主機控制器(未展示)發出之命令(諸如程式化、抹除、或讀取)，該主機控制器在記憶體裝置50之外部以使記憶體裝置 50執行該多種命令。回應於所接收的命令，邏輯電路50產生控制信號，該等控制信號控制電荷泵電路56、解碼器電路54、以及感測放大器電路58之操作及時序。類比電路70提供用於裝置50之類比偏壓電壓及電流及時序。高電壓(正，負)控制電路90提供經調節且經時間定序之正及負位準。墊電路88提供輸入緩衝器、IO緩衝器、電源墊(Vdd、Vss)、測試墊、以及ESD保護。
回應於讀取命令、抹除命令或程式化命令，邏輯電路60使該多種電壓以一種合時且最不干擾之方式供應至經選取記憶體單元10及經取消選取記憶體單元10二者的多個部分。
對於經選取及經取消選取之記憶體單元10，施加之電壓及電流如下：於本文中使用下列縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、以及耦合閘26(CG)。
操作#1：
操作#2：
操作#3：
下文說明非揮發性記憶體單元10之抹除及程式化操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特或負值的情況下在字線22上施加高電壓來抹除單元10。從浮閘24穿隧至字線22的電子帶正電，使單元10在讀取條件中為接通狀態。該穿隧係從FG尖端25至字線22之區域27周圍包覆之拱形。所得的單元抹除狀態已知為「1」狀態。透過源極側熱電子程式化機制，藉由在耦合閘26上施加高電壓、在源極線14上施加高電壓，及在位元線20上施加程式化電流來程式化單元10。流過字線22和浮閘24之間間隙的一部分電子獲得足夠的能量以注入到浮閘24，致使浮閘24帶負電， 使單元10在讀取條件中為關斷狀態。所得的單元程式化狀態係已知為「0」狀態。讀取操作之完成係藉由在位元線20上施加一正偏壓、在WL 22上施加一正偏壓、在源極線14上施加零伏特、以及在耦合閘26上施加一正或零伏特。在此讀取條件中，狀態「1」之記憶體單元傳導一電流，而狀態「0」之記憶體單元不傳導或傳導低電流位準。對於經取消選取WL，對於讀取及程式化條件可施加零或負電壓。
在抹除操作#3中，WL係在一正HV(例9至6V)，CG係在一負HV(例如-(5至9)V)。經取消選取WL可係在0V或在一負電壓(例如-(0.5至5)V)，經取消選取CG可係在0V或在一負HV(例如-(5至9)V(相同於經選取CG HV電壓))。
替代地，程式化操作可以P基材Vsub 12為負值而非0V(例如-6V)執行。
請參照圖3A，圖中展示用於如上述之正/負偏壓位準之程式化及抹除信號的一信號時序波形之一實例，其用於本發明之記憶體裝置50中。分別對應於記憶體單元10之端子WL、BL、CG、SL的信號WL、BL、CG、SL係如上述。對於程式化，信號WL 102首先升高(例如~Vdd)(諸如為了在將於稍後描述之解碼器電路80中設定控制信號)然後開始穩定下來(至偏壓電壓Vpwl)。接著信號BL 104及CG 106升高(例如分別為~Vinh=~Vdd及10至11V)，再接著SL 110升高(例如~4.5V至5V)。替代地，CG 106在SL 110後升高(如虛線波形所示)。隨著CG升高，信號WL 102穩定至電壓Vpwl(例如1V)，且信號BL 104穩定至電壓Vdp(例如~0.5 V)。在經選取WL 102升高之前或同時，經取消選取WL下降至0V或負值(例如-0.5V)。經取消選取CG保持在待命值(例如0至2.6V)。隨著CG 106升高，經取消選取SL保持在一待命值(例如0V)或切換至一偏壓電壓(例如1V)(經取消選取SL切換至一偏壓位準以預防洩漏電流透過該等BL而通過經取消選取單元)。
信號BL 104首先升高至Vinh(抑制電壓)以預防由於在斜坡升高(ramp)至程式化電壓期間多種信號尚未穩定而造成無意的程式化干擾。經時間定序CG 106對SL 110經最佳化以降低干擾效應，例如引起較多干擾者則最後升高。程式化脈衝之斜坡下降經反轉以將干擾最小化(即，首先升高的信號現在最後下降)。信號SL 110下降，接著CG 106下降，隨後WL 102及BL 104下降。在使基材P變為負值(例如-1V)程式化之實施例中，此負切換與信號WL降低或CG升高係同時發生。
對於抹除，信號WL 102升高(例如Vdd)(諸如為了在將於稍後作為實施例在圖5A至圖7B中描述之解碼器電路80中設定控制信號)然後下降(例如0V，或替代地一負值，諸如-0.5V)。大約在WL 102降低的同時或稍後，信號CG 106變為負值(例如-6V至-9V)。經選取WL 102接著升高(例如9V至6V)。信號BL 104、SL 110保持在一待命值(例如0V)。在經選取WL 102升高之前或同時，經取消選取WL下降至0V或負值(例如-0.5V)。經取消選取CG保持在待命值(例如0至2.6V)。經取消選取SL保持在一待命值(例如0V)。
在抹除之另一實施例中，基材P變為負值(例如-6V)。
抹除脈衝之斜坡下降經大約依序反轉(即，首先升高的信號現在最後下降)。信號WL 102及CG 106變為待命值(例如0V)。
請參照圖3B，圖中展示用於如上述之正/負偏壓位準之讀取信號的一信號時序波形之一實例，其用於本發明之記憶體裝置50中。在完整的非揮發性抹除/程式化/讀取操作中，此讀取信號之波形跟隨圖3A的程式化及抹除信號之波形。對於讀取正常(Read Normal)波形，SL 110係在待命值(例如0V)。CG 106係在待命值(例如0V或2.6V)或替代地在讀取中切換至一偏壓值(例如2.6V，以幫助增加記憶體單元電流，此係由於在讀取條件中CG電壓耦合至FG電位)。該等待命值相似於程式化及抹除條件之待命值。WL 102及BL 104在讀取中切換至偏壓位準(例如分別為2.6V及1.0V)以選取用於讀取的記憶體單元。
在程式化整個陣列後，執行一讀取邊限0(Read Margin0)操作以偵測弱的程式化單元。在程式化後，單元電流通常處在一非常低的值(<奈安培(nA))，此相應於讀出一「0」數位值(無單元電流)。然而，一些單元可能會約略保持在幾微安培(由於因多種原因所致的弱程式化，諸如單元漏電、弱的單元程式化耦合比、程序幾何效應等)，而此可在記憶體裝置50之操作壽命期間導致讀取「0」失敗。使用一讀取邊限0以篩除彼等弱的單元。對於讀取邊限0波形，SL 110係在待命值(例如0V)。WL 102及BL 104在讀取中切換至偏壓位準(例如分別為2.6V及1.0V)以選取用於讀取的記憶 體單元，如同在讀取正常條件中。CG 106在讀取中經偏壓在一邊限0值(例如3V，由圖6A至圖8所述之用於程式化或讀取條件之相同的電路裝置提供)以偵測弱的經程式化單元。CG電壓將耦合至FG電位中以放大該弱程式化效應，實際地增加單元電流，以使該等弱的單元現在讀數為「1」而不是「0」(實際上有單元電流，而非沒有單元電流)。
在抹除整個陣列後，執行一讀取邊限0操作以偵測弱的抹除單元。現在利用負的CG(由圖6A至圖8所述之用於以負電壓抹除之相同的電路裝置提供)以偵測此條件。SL 110係在待命值(例如0V)。WL 102及BL 104在讀取中切換至偏壓位準(例如分別為2.6V及1.0V)以選取用於讀取的記憶體單元，如同在讀取正常條件中。CG 106在讀取中經偏壓在一邊限1值(例如-3V)以偵測弱的經抹除單元。CG電壓將負耦合至FG電位中以放大該弱抹除效應，實際地減少單元電流(較少的FG電位)，以使該等弱的經抹除單元現在讀數為「0」而不是「1」(實際上沒有單元電流，而非有單元電流)。
請參照圖4A，圖中展示一X解碼器200之電路圖的一實例，其用於本發明之記憶體裝置50中。X解碼器電路200提供待供應至經選取及經取消選取記憶體單元10的字線22之經解碼位址信號。X解碼器電路200之操作方式如下。使用NAND閘201及INV 202用於解碼字線(列)經預解碼信號XPA-XPC(此稱為記憶體區段(位址)選擇)。電路280係由一預驅動器及一(字線)驅動器組成。PMOS電晶體210及211及NMOS電晶體212係與經預解碼之 XPZ<0：7>結合的字線預驅動器。經預解碼信號XPZ<0：7)係用於從八列中選擇一列(藉由係=「0」)。PMOS電晶體213及NMOS電晶體214係字線WL驅動器，用於驅動一記憶體列(一列一般包括2048或4096個單元)，因此需要大尺寸之電晶體以用於字線RC延遲，即大的W/L比，W=電晶體寬度，及L=電晶體長度。對於每記憶體區段大小8列，電路280經重覆8次，而NAND 201與INV 202經重覆1次。一般而言，對於取消選取條件，電晶體214之源極連接至一接地節點(即，0V)，在此電晶體214之源極連接至節點NWLLOW 240。電晶體213之源極連接至節點ZVDD 220，該源極在讀取操作中等於Vwlrd(讀取字線電壓)，在程式化操作中等於Vpwl(程式化操作中的程式化字線電壓)。對於程式化條件，例如，對於經選取字線，WL=ZVDD=Vpwl=1.0V，對於經取消選取WL=NWLLOW，其等於-0.5V。對於抹除條件，在一實施例中，對於經選取字線WL及經取消選取WL=NWLLOW=-0.5V。對於讀取條件，例如，對於經選取字線，WL=ZVDD=Vwlrd=2V，對於經取消選取字線WL=NWLLOW，在一實施例中，其等於-0.5V。可使用字線取消選取線250以在程式化期間取消選取特定之字線。NMOS原生高電壓(HV)電晶體290至297作用為隔離電晶體以隔離低電壓電晶體213及214上之電壓之抹除高電壓，該等電晶體在讀取及程式化操作中亦作用為通過閘(pass gate)。WLISO線299係電晶體290至267之閘極的控制偏壓，在抹除期間下降(例如1V)及在讀取及程式化期間升高(例如3至5V)。
請參照圖4B，圖中展示負電荷泵產生器260(此為提供負及正電壓二者之電荷泵56之部分)之一電路圖的一實例，負電荷泵產生器260係用於產生一負電壓以供應至字線22。負電荷泵產生器260之操作方式如下。在一第一時間週期中，使用PMOS電晶體263及NMOS電晶體266以將電容器265之(+)端子268及(-)端子269分別充電至一正偏壓電壓NBIAS 267及一接地位準(即，0V)。在該第一時間週期後之下一個時間週期中，斷開電晶體266並且接通NMOS電晶體264，以將電容器265之(+)端子268從偏壓位準268放電至接地位準。此時，電容器265之(-)端子269將會經電容耦合至一負位準(例如-0.5V)，取決於電容器265之值對節點NWLLOW 240處之電容負載。藉由調整NBIAS 267之位準及電容器265之值，調整該負位準。對於使用P基材=0V(經接地)以形成記憶體裝置50之一半導體製程的之實施例，例如單井CMOS(P-基材用於N類型裝置，及一單一N井用於P類型裝置)，該負位準經鉗位於一P/N+順向接面順向偏壓(~-0.6V)。如所熟知，記憶體裝置50可以一雙井P基材CMOS製程製造，其在基材12中建構兩個井(P井及N井)。由於基材12係屬P類型導電性，基材12中之一第一P井會是用於N類型裝置(NMOS)，且一第二N類型井會是用於P類型裝置(PMOS)。負電壓電荷泵產生器260及字線解碼器200可經製於基材12之一三井(triple well)中。此係以一三井CMOS製程完成，而非稍早所述之雙井P基材CMOS製程。在彼情況下，負泵產生器260及字線解碼器200會是製於一第三P類型井(其係製於基材12中之該第二N類型井 中)中及該第二N類型井中。此第三P類型井現在可被施加負電壓，此在特定操作條件中係有利的。雖然建構具有一三井之記憶體裝置50需要更多製程，但是在一三井中具有泵產生器260及字線解碼器200的好處是經施加至字線22的負電壓可更負值，例如用於一抹除實施例的-6.0V(即，未被P/N+接面順向偏壓~-0.6V鉗位)。在此情況中，該第三P類型井電壓條件可係負的，以避免P/N+接面順向偏壓(例如-6.0V或-8.0V或-5.6V)。在一實施例中，記憶體單元10可形成於該第三P類型井中。
請參照圖5A及圖5B，圖中展示用於正/負位準信號之高電壓解碼電路300之一第一實施例，其用於本發明之P基材CMOS製程的記憶體裝置50中。使用由HV(高電壓，例如12V)PMOS電晶體321及322及HV NMOS電晶體323及LV(低電壓，例如3V)電晶體324及325組成之電路320以解碼用於抹除/程式化/讀取操作之WL信號。使用電晶體322 WL電流限制器(current limiter)以限制抹除及/或程式化中的電流(以限制從HV電荷泵汲取(sink)之電流)。電路310係一HV鎖存電路，用於啟用對經選取區段(每8列1區段)之HV控制，該區段在該抹除或程式化序列開始時一旦確證(~Vdd)一WL信號時(如圖3A所示)旋即經選取。由原生HV NMOS電晶體351、反相器352、NAND 353、一LV鎖存器(由反相器354及355及設定LV NMOS電晶體356、359、358及重設LV NMOS電晶體357)組成的電路350係用於在該區段係損壞區段(不予使用)時停用HV信號。由LV PMOS電晶體331與332及HV PMOS電晶體333組成的電路330係用於在待命及讀取中提供CG偏壓位準。電晶體331(其閘極處於一偏壓位準)作用為CG端子之電流限制器，以限制諸如在待命條件中來自損壞CG端子之電流。由HV PMOS電晶體341及342組成的電路340係用於在抹除/程式化中提供CG偏壓位準。電晶體341可在抹除/程式化中作用為CG端子之電流限制器，以限制從HV電荷泵供應的電流。由HV PMOS電晶體361、HV原生NMOS電晶體362、LV NMOS電晶體363及364組成的電路360係用於停用該CG。由HV PMOS電晶體371、HV NMOS電晶體373及LV NMOS電晶體372組成的電路370係用於對於抹除/程式化/讀取條件啟用SL信號。LV NMOS電晶體372係用於在讀取及抹除中將該SL下拉至接地、及在程式化中將該SL下拉至一偏壓位準(例如<2V)。電路380係用於該CG信號之一負解碼電路。電路360將PMOS電晶體361用作為隔離電晶體，以為P基材CMOS製程隔離負位準(由電路380提供而進入記憶體單元之CG端子)與NMOS電晶體362。電路380使用經時控負自舉式高電壓電路架構(clocked negatively bootstrapped high voltage circuit scheme)。電路380係由PMOS電晶體381、382、385至391及NOR 384及反相器384組成。NOR 384及反相器384係用於啟用進入PMOS電晶體386及388之一時控信號，PMOS電晶體386及388係作用為一電容器，以泵送負壓至電晶體387之閘極。電晶體385作用為用於PMOS電晶體387及PMOS電容器386及388之一自舉電晶體(bootstrap transistor)。電晶體381/390及382/391作用以分別將電晶體387之汲 極及電晶體385之汲極鉗位於Vdd位準。電晶體389作用為用於至CG中之負位準的緩衝器。電晶體385及387之源極連接至一負電力供應器VCGNEG 399。
請參照圖6A及圖6B，圖中展示用於正/負位準信號之高電壓解碼電路400之第二實施例，其用於本發明之三井CMOS製程的記憶體裝置50中。電路310至350、370相同於或相似於圖5之電路。由HV NMOS電晶體410及LV NMOS電晶體412至414組成的電路410係用於將CG取消選取至一低位準(例如0V)。HV電晶體410作用為隔離電晶體，以隔離進入CG之負位準，因此其主體(bulk)VCGNEG亦處於一負位準。作用為一負位準移位器(negative level shifter)之電路420係用於為CG提供負位準。電路420係由下列組成：NAND 421、反相器422(作為啟用實體(enabling entity))及HV PMOS電晶體423與424及HV NMOS電晶體425與426(作為一經交叉耦合之負鎖存器)及HV NMOS電晶體427(作為一緩衝器)。NMOS電晶體425、426、427之源極連接至一負電力供應器VCGNEG。
請參照圖7A及圖7B，圖中展示用於正/負位準信號之高電壓解碼電路420之一第三實施例，其用於本發明之P基材CMOS製程的記憶體裝置50中。第三實施例使用用於負電壓之一二極體解碼架構(diode decoding scheme)。電路310至370相同於或相似於圖5A及圖5B之電路。由HV PMOS電晶體512組成的電路510用於提供負位準至CG中。電晶體512經二極體連接(diode-connected，意指 閘極-汲極連接在一起)，且其閘極-汲極連接至一負電力供應器VCGNEG。電晶體512之源極連接至CG。因此隨著負電力供應器VCGNEG變為負值，電晶體之源極變為負值，其量值=VCG NEG-|Vtp|。
請參照圖8，圖中展示負電荷泵600，其在抹除操作期間產生施加至耦合閘26之負電壓。電路610係由PMOS電晶體612及613組成，而電容器611及614構成一泵級(pump stage)。電晶體613係轉移電晶體(將電荷從一級轉移至下一級)。電晶體612及電容器611作用為轉移電晶體613之Vt消除功能。電容器614係泵電容器(意指提供泵電荷(pumping charge))。經二極體連接之PMOS電晶體620連接至第一泵級之一電力供應節點。經二極體連接之PMOS電晶體640作用以從最後之泵級連接至一輸出電荷泵節點。PMOS電晶體650及652作用以將內部泵送節點鉗位或初始化。未展示各種時脈產生、相位驅動器及偏壓。
請參照圖9，圖中展示一負高電壓調節電路700之一實施例，其用於本發明之記憶體裝置50中。電容器702及704係用於將來自負電力供應器VCGNEG 399之負電壓劃分成待與參考電壓VREF 708(例如1V)比較之一電壓。VREF 708耦合至比較器710之一端子。電晶體714用於將節點706初始化至一偏壓電壓(例如2V)。節點706耦合至比較器710之另一端子。隨著負供應器VCGNEG 399從諸如接地之一位準負漸進泵送，節點706成比例地從一偏壓位準(例如正2V)漸進地往一負方向(以由電容器702及704之值測定之比率)下降。一旦節點706 達到等於VREF 708之一值，比較器710旋即切換極性。接著使用輸出REGOUT 718發信號表示電力供應器VCGNMEG 399已達到抹除條件中用於CG之一所欲位準(諸如-9V)。
請參照圖10，圖中展示一負測試墊電路800之一實施例，其用於本發明之P基材CMOS製程之記憶體裝置50中。PMOS電晶體810作用以將NMOS電晶體812隔離於待從內部轉移至外部墊之一負位準，或反之亦然。為隔離之目的，電晶體810之主體經連接至其汲極。電晶體812作用為ESD鉗位。
請參照圖11A及圖11B，圖中展示製程流程剖面900及901之先前技術實施例，以製造具有先前技術之正高電壓操作的記憶體單元。一記憶體單元包括層904(CG多晶矽)、905(ONO)、906(FG多晶矽)、908(SL多晶矽)、912(SL擴散層)、914(FG閘極氧化物)、955(WL多晶矽)。對於製程流程剖面900，周邊HV裝置包括982(閘極多晶矽)、988(該閘極多晶矽下方之通道區域)、LDD 980(LDD植入)。對於此情況，周邊HV閘極多晶矽982係厚的，這可阻止LDD植入980進入通道區域988。對於製程流程剖面901(其適用於進階較小幾何結構技術節點)，記憶體單元包括WL多晶矽965，而周邊HV裝置包括984(閘極多晶矽)、988(基材)、LDD 980(LDD植入)。閘極多晶矽984顯著比閘極多晶矽982薄。在此情況中，LDD植入980穿透閘極多晶矽984進入通道區域988，其將通道988電性模組化。此效應非為所欲。在此情況 中，可能會需要額外的遮罩(masking)及/或製程層步驟(process layer step)以阻止LDD植入穿透進入該通道。
請參照圖11C，圖中展示一製程流程之一實施例，其係用於生產具有負電壓操作之記憶體單元10以用於本發明之記憶體裝置50中。在此情況中，由於負電壓操作要求較低的高電壓(例如9V對11V)，LDD植入981係顯著較低能量。因此在此情況中，即使具有較小幾何結構技術節點，具有厚度薄之閘極多晶矽984，LDD植入並不穿透進入通道988。因此，此製程流程合適於生產用於負電壓操作的記憶體單元。
在讀取、抹除及程式化操作期間施加一負電壓至經取消選取或經選取記憶體單元10之字線22的好處是，其允許更有效地縮小記憶體單元之尺度。在抹除期間，經選取記憶體單元之字線上的負電壓允許讓整體抹除電壓降低，進而允許讓單元尺寸變得較小(跨多種單元間或層間維度之水平或垂直間隔、隔離、寬度、長度等維持較少的電壓)。在程式化期間，經取消選取記憶體單元之字線上的負電壓使經取消選取記憶體單元漏電減少，導致較少干擾(對於相同區段內之經取消選取單元)、較精確之程式化電流(對於經選取單元則為較少之漏電干擾)及較少耗電。對於讀取，經取消選取記憶體單元之字線上的負電壓由於來自漏電的干擾較少，導致較精確的感測。將負字線、負耦合閘及負P基材結合用於記憶體陣列操作中亦係有利的，得到降低的抹除/程式化電壓及電流、較有效的抹除及程式化、較少單元干擾、以及較少單元漏電。

Claims (23)

  1. 一種非揮發性記憶體裝置，其包含：一半導體基材，其為一第一導電性類型；一非揮發性記憶體單元陣列，該等記憶體單元以複數列及行配置於該半導體基材中，各列連接至一個別的字線，各行連接至一個別的位元線，且各記憶體單元包含：一第二導電性類型之一第一區域，其在該半導體基材之一表面上；該第二導電性類型之一第二區域，其在該半導體基材之該表面上；一通道區域，其在該第一區域與該第二區域間；用以存取該記憶體裝置的端子，其僅由下列端子構成：一字線端子，其上覆該通道區域之一第一部分且與其絕緣，且相鄰於該第一區域且與該第一區域具有很少或無重疊，其中該字線端子係連接至連接於包含該記憶體單元的該列的該字線；一耦合閘端子，其上覆一浮閘；一位元線端子，其連接至該第一區域，其中該位元線端子係連接至連接於包含該記憶體單元的該行的該位元線；及一源極線端子，其連接至該第二區域；以及一負電荷泵電路，其用以產生介於-5伏特及-9伏特間之一第一負電壓；以及一控制電路，其用於接收一命令信號，並回應於該命令信號而產生複數個控制信號；其中響應於用於一抹除操作的一命令信號，該控制電路施加該第一負電壓至一記憶體單元的該耦合閘端子、施加一0伏特的電壓至該記憶體單元的該位元線端子、及施加一6至9伏特的電壓至該記憶體單元的該字線端子。
  2. 如請求項1之非揮發性記憶體裝置，其中該等記憶體單元及控制電路係形成於在一雙井(twin well)P基材(P-sub)CMOS製程中所提供之一半導體P基材中。
  3. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含一負電壓二極體解碼電路。
  4. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含一負位準移位器電路及一經時控負自舉電路(clocked negative bootstrapping circuit)。
  5. 如請求項1之非揮發性記憶體裝置，其進一步包含一負測試墊電路，該負測試墊電路包括一高電壓PMOS電晶體及一高電壓NMOS電晶體。
  6. 如請求項1之非揮發性記憶體裝置，其進一步包含具有一基於電容分壓器(capacitor-divider-based)之比較器的一負調節電路。
  7. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含在高電壓解碼器中之一電流限制器，以用於供應正或負高電壓至該等記憶體單元。
  8. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含在一高電壓解碼器中之一電流限制器，以用於在該字線上供應一抹除電壓至該等記憶體單元。
  9. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含在一高電壓解碼器中之一電流限制器，以用於在該等記憶體單元之該耦合閘上供應一電壓。
  10. 如請求項9之非揮發性記憶體裝置，其中該控制電路包含在一高電壓解碼器中之一電流限制器，以用於在程式化或抹除操作期間在該等記憶體單元之該耦合閘上供應一電壓。
  11. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含在一高電壓解碼器中之一高電壓鎖存器，以用於在程式化或抹除或讀取操作中供應電壓至該等記憶體單元。
  12. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含在一高電壓解碼器中之一高電壓位準移位器(high voltage level shifter)，以用於在程式化或抹除或讀取操作中供應電壓至該等記憶體單元。
  13. 如請求項1之非揮發性記憶體裝置，其中該控制電路包含在一高電壓解碼器中之一低電壓鎖存器，以用於在程式化或抹除或讀取操作中供應電壓至該等記憶體單元。
  14. 如請求項1之非揮發性記憶體裝置，其進一步包含一低電壓解碼器，以用於在程式化或抹除或讀取操作中供應電壓至該等記憶體單元。
  15. 如請求項14之非揮發性記憶體裝置，其中該低電壓解碼器包含在一字線驅動器中之一隔離電晶體，以用於在程式化、抹除或讀取操作中供應電壓至該等記憶體單元。
  16. 如請求項1之非揮發性記憶體裝置，其中各記憶體單元係一分離閘快閃記憶體單元。
  17. 如請求項15之非揮發性記憶體裝置，其中各記憶體單元係具有尖端抹除(tip erasing)之一分離閘快閃記憶體單元。
  18. 如請求項15之非揮發性記憶體裝置，其中各記憶體單元係具有從該字線至浮閘之尖端抹除的一分離閘快閃記憶體單元。
  19. 一種操作一非揮發性記憶體裝置之方法，該非揮發性記憶體裝置包含一非揮發性記憶體單元陣列，該等記憶體單元以複數列及複數行配置於一第一導電性類型的一半導體基材中，各列連接至一個別的字線且各行連接至一個別的位元線，其中，各記憶體單元具有：一第二導電性類型之一第一區域在該半導體基材之一表面上、該第二導電性類型之一第二區域在該半導體基材之該表面上、一通道區域在該第一區域與該第二區域間、用以存取該記憶體裝置的端子；該等端子包含：一字線端子，其上覆該通道區域之一第一部分且與其絕緣，且相鄰於該第一區域且與該第一區域具有很少或無重疊，其中該字線端子係連接至連接於包含該記憶體單元的該列的該字線；一耦合閘端子，其上覆一浮閘；一位元線端子，其連接至該第一區域，其中該位元線端子係連接至連接於包含該記憶體單元的該行的該位元線；及連接至該第二區域之一源極線端子；該方法包含：藉由施加介於-5伏特及-9伏特間的一負電壓至該陣列中的一選定記憶體單元的該耦合閘端子、施加一0伏特的電壓至該選定記憶體單元的該位元線端子、及施加一介於6伏特及9伏特間之電壓至該選定記憶體單元的該字線端子，而抹除該選定記憶體單元。
  20. 如請求項19之方法，其中該方法進一步包含：在一抹除操作期間施加一負電壓至經取消選取之該記憶體單元之該耦合閘。
  21. 如請求項19之方法，包含從該字線穿隧至該浮閘。
  22. 如請求項21之方法，其中該穿隧係從該字線拱形區域至該浮閘。
  23. 如請求項21之方法，其中該穿隧係從該字線至該浮閘尖端隅角(floating gate tip corner)。
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