KR19990088517A

KR19990088517A - 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법

Info

Publication number: KR19990088517A
Application number: KR1019990018722A
Authority: KR
Inventors: 왈드케이스알; 팡찬슈이; 마유에예일
Original assignee: 마 유에 예일; 브라이트 마이크로일렉트로닉스 인코포레이티드
Priority date: 1998-05-22
Filing date: 1999-05-24
Publication date: 1999-12-27
Also published as: US6493262B1; TW508578B; US20030071301A1

Abstract

본 발명은 셀의 소거성능을 향상시키기 위한 플래쉬 메모리 셀, 특히 소스사이드 인젝션 셀용의 신규의 소거 방법 및 장치를 제공한다. 본 발명은 부전압을 사용하여 셀의 선택게이트 단자를 작동시킴으로써 소거 성능을 향상시킬 수 있음을 최초로 발견한 것을 통해 이룩되었다. 한 실시예에 있어서, 본 발명은 두개는 부전압이고 나머지 하나는 정전압인 셀 단자들에 인가되는 3개의 중복 전압 신호들을 위해 제공된다. 다른 실시예에서는, 메모리셀이 P형 기판상의 격리용 N-웰내의 "내부 P-웰"상에 구축된다. 이 경우에, 소거 모드는 메모리셀의 본체 전위를 변이시킴으로써 두개는 부전압, 나머지 두개는 정전압인 4개의 중복 소거신호들을 사용한다. 실험 데이타에 의하면, 반대 극성의 최고 소거전압들이 양호한 "크기 균형"을 이룬다는 것이 실증된다. 소거속도를 일정하게 유지하면서 소거동작을 위해 단지 적당한 전압만이 필요하므로 온칩 전하 펌프 및 구동회로를 위한 트랜지스터 강복전압에 대한 엄격한 요건이 완화될 수 있다.

Description

비휘발성 메모리셀 구조 및 비휘발성 메모리셀을 작동시키는 방법{A NONVOLATILE MEMORY CELL STRUCTURE AND METHOD FOR OPERATING NONVOLATILE MEMORY CELLS}

본 발명은 비휘발성 반도체 메모리 소자 및 그 소자를 작동시키는 방법에 관한 것으로서, 구체적으로는 비휘발성 메모리셀 특히, 삼중 폴리실리콘 소스사이드 인젝션 플래쉬(triple-polysilicon source-side injection flash) EEPROM(전기적으로 소거가능하고 프로그램가능한 리드 온리 메모리) 셀을 소거하는 방법 및 조건에 관한 것이다.

플래쉬 메모리셀은 부동게이트(floating-gate)에 의해 전하를 저장한다. 이 전하의 양과 극성은 배후 채널의 전류 통과 능력에 영향을 준다. 현재 공지된 플래쉬 메모리셀은 통상 이중 폴리실리콘 공정에 의해 제작된 4단자 소자(드레인, 제어게이트, 소스 및 기판을 갖춤)의 형태 또는 통상 삼중 폴리실리콘 공정에 의해 제작된 5단자 소자(드레인, 제어게이트, 선택게이트, 소스 및 기판을 갖춤)의 형태로 구성된다. 상기 어느 형태이든 간에 부동게이트는 제어게이트 및 기판 사이에 위치한다.

도 1a는 전형적인 4단자 드레인사이드 인젝션 셀(10)의 횡단면도이다. 도1A를 참조하면, 상기 셀(10)은 P형 기판 (12), N+ 소스(14), 제어게이트(16), 부동게이트(18) 및 N+ 드레인(20)을 구비한다. 이 셀에서의 소거작용은 도면에 표시한 바와 같이 단일 또는 이중 확산형 접합부인 소스영역(14)에서 일어난다. 도 1b는 두가지 소거신호 즉 정 소스전압(Vs)(22) 및 부 제어게이트 전압(Vcg)(24)를 포함하는 메모리셀(10)의 소거모드 바이어싱 조건을 나타낸다.

도 2a는 5단자 플래쉬 메모리셀(30)의 횡단면도이다. 셀(30)은 P형 기판(32), N+ 소스(34), 측벽게이트(36), 제어게이트(38), 부동게이트(40) 및 N+ 드레인(42)를 구비한다. 도 2b는 마찬가지로 두가지 소거신호 즉 부 제어게이트전압(Vcg)(44) 및 정 드레인 전압(Vd)(46)을 포함하는 셀(30)의 소거모드 바이어싱 조건을 나타낸다.

도 3a는 P형 실리콘 기판(62), 한 쌍의 중 도우핑된 N형 소스 및 드레인 영역(64,72) 및 절연체로 둘러싸인 3개의 폴리실리콘(폴리) 층을 구비하는 전형적인 소스사이드 인젝션 셀(60)을 도시한다. 첫번째 폴리실리콘 층은 전하가 저장되는 부동게이트(70)를 구비하며 두번째 폴리실리콘 층은 제어게이트(68)을 구비한다. 모든 소스사이드 인젝션 셀들의 특징에 의하면, 그 셀들 또한 소스(64), 채널영역(74)의 일부, 제어게이트(68) 및 드레인(72)와 겹치거나 그들 너머로 연장되는 3중 폴리 층으로 이루어진 선택게이트(66)를 구비한다. 이러한 메모리셀(60)의 작동시, 소스(64), 드레인(72), 제어게이트(68) 및 선택게이트(66)는 각각 전압공급부에 접속되고, 기판 단자(62)는 접지에 연결된다. 소스단자(64)와 드레인 단자(72) 사이의 기판 표면(62)상에 형성된 셀 채널(74)은 하나는 드레인(72)에 접속되어 부동게이트(70) 아래에 놓이고 다른 하나는 소스(64)에 접속되어 선택게이트(66) 아래에 놓인 두개의 직렬부로 나누어진다. 드레인 대 소스 전압의 인가에 따라 채널전류는 부동게이트(70) 및 선택게이트(66)로부터의 전압들에 의해 제어된다. 전류가 통하도록 하기 위하여 부동게이트(70) 및 선택게이트(66)에서의 전압들은 정의 값을 가져야 하고 또 전류를 차단시키기 위하여 단지 부동게이트(70) 또는 선택게이트(66)상에 나타나는 접지전위의 혹은 그 이하의 전압을 필요로 한다.

도 3b는 다른 5단자 셀(80)의 횡단면도이다. 그 셀(80)은 P형 기판(82), N+ 소스(84), 선택게이트(86), 제어게이트(88), 부동게이트(90) 및 N+ 드레인(92)를 구비한다. 선택게이트(86)는 채널영역(74)의 일부 너머로 연장되고 부분적으로는 제어게이트와 겹치거나 그 너머로 연장된다. 반면에, 도 3a의 선택게이트(66)는 소스(64), 제어게이트(68) 및 드레인(72)와 완전히 겹치게 된다. 도 3b의 소스사이드 인젝션 셀(80)은 도 3a의 것과 동일한 기능을 갖는다. 도 3c는 셀(80)의 소거모드 바이어싱 조건을 나타낸다. 두가지 소거신호들 중 정전압(Vd)(94)은 드레인(92)상에 나타나고 부전압(Vcg)(96)은 제어게이트(88)상에 나타난다. 이와 완전히 동일한 소거조건이 도 3a의 셀에 적용될 수 있다.

Y. Ma씨 등에 의해 개시된 3중 플레쉬 메모리 어레이용 소스사이드 인젝션 셀(미국특허 제 5,280,446 호 및 제 5,278,439 호)은 종래의 4단자(a.k.a. "드레인사이드 인젝션") 셀에 비해 다음의 두가지 기본적 장점을 갖는다.

(1) 기입모드에서, 소요 채널전류의 감소면에서 우수한 프로그래밍 효율을 제공한다.

(2) 소거모드에서, 필수적인 스필트 게이트(spilt-gate)가 소위 "과소거" 조건을 제거하므로 논스필트 게이트(non-spilt gate) 셀이 직면하게 되는 문제점을 피할 수 있다.

Fukumoto 씨의 특허(미국특허 제 5,394,360 호)는 3중 폴리실리콘 기술을 기초로 하여 다양한 소스사이드 인젝션 메모리셀의 구성에 관해 개시하고 있다. 플레쉬 메모리셀의 응용은 세가지 기본적 동작모드 즉 쓰기(write), 소거(erase) 및 읽기(read) 모드를 포함한다. 다시말하여, 셀 수단에 쓰기동작을 행하여 부동게이트상에 부전하를 주입하는 것, 셀 수단에 소거동작을 행하여 부동게이트로부터 부전하를 제거하거나 부전하를 정전하로 대치하는 것, 그리고 셀 수단에 일기동작을 행하여 부동게이트의 아래쪽에 위치한 드레인 대 소스 채널을 통해 흐르는 전류를 감지하여 부동게이트의 저장된 전하의 상태를 검출함으로써 2진 논리상태 또는 다중레벨 논리상태로 되게하는 것을 포함한다.

Fowler-Nordheim 터넬링(tunneling)은 부동게이트로부터의 전하를 기판에 이송하기 위한 주요한 소거 메카니즘이다. Haddad 씨 등의 특허(미국특허 제 5,077,691 호)는 정의 소스전압(예: +0.5V 내지 +5.0V)과 합성된 대단히 큰 부 제어게이트 전압(예: -12V 내지 -17V)을 사용하여 4단자 셀을 소거하는 방법에 관하여 개시하고 있다. 소거시, 전하 이송은 부동게이트와 소스 접합부 사이의 중복된 캐퍼시터에서 일어난다. Caywood 씨의 특허(미국특허 제 5,235,544 호)는 상기와 유사한 조건들(예: Vcg = -11V, Vd = +5V)을 사용하여 5단자 셀을 소거하는 방법에 관하여 개시하고 있다. 여기서, 선택게이트 단자는 비활성 상태이거나 부동상태가 된다. 이경우의 전하 이송은 부동게이트와 드레인 접합부 사이의 중복된 캐퍼시터에서 일어난다. 상기 두가지 방법의 공통점은 셀 소거에 있어 두가지 신호 즉 정의 신호 및 부의 신호가 관련되어 있고 또 기판(본체 단자)이 접지전위로 유지된다는 점이다. 비교적 낮은 정의 소거신호가 "표준 5V 전원 전압"으로부터 전하펌핑없이 직접 얻어진다. 그러나, 제어게이트용의 부의 소거신호는 전자의 터넬링을 위해 강한 전계를 공급하기 위하여 강력한 전하펌핑을 요한다. 후술될 바와 같이, 필요한 부 및 정 전압들 간의 "크기 불일치"는 선진 기술을 위한 양호한 조건이 아니다. 구체적으로, 크기 불일치는 전압 응력이 셀 유전체 중의 하나에 집중되게 하는 결과를 낳는다. 보다 높은 메모리 밀도 및 보다 소형의 트랜지스터를 포함하는 발전된 모델의 메모리칩은 전원 전압이 "종래의 5V 표준" 이하로 감소되는 것을 요한다. 실제로, 최근의 전원은 3.3V, 2.5V 또는 1.8V로 다시 표준화되고 있다. 낮은 전원 전압을 위해, 전압 펌핑은 소거조건을 만족시키도록 정 및 부 극성의 양자를 필요로 한다. 이 경우에, 부전압과 정전압 간의 크기 불일치는 다음의 세가지 이유때문에 대단히 바람직스럽지 못하게 된다.

(1) 저레벨(예: 3.3V)의 공급 전압으로부터의 전압 펌핑은 "종래의 5V 표준" 전원으로 부처의 전압 펌핑 보다 훨씬 어렵다.

(2) 특히 트랜지스터가 소형일수록 전압 펌핑은 상용의 온칩 트랜지스터의 강복전압에 의해 쉽게 제한된다.

(3) 메모리셀 크기가 작아짐에 따라 관련 어레이 디코더들도 셀 피치에 맞추기 위하여 작아저야 하기 때문에 고전압 디코딩 동작이 곤란하거나 불가능하게 된다.

후술될 바와 같이, 본 발명은 4단자 "소스사이드 인젝션" 메모리셀의 경우 그 셀의 소거 효율을 향상시킬 수 있는 개선된 소거방법을 제공한다. 또한, 실험 데이타는 격리 N-웰(well) 내의 " 내부 P-웰"의 메모리셀들을 기판상에 구축함으로써 소거동작시 소자 단자들을 위해 필요한 다양한 전압들이 고속의 소거동작을 유지하면서 보다 나은 크기 균형을 얻을 수 있음을 보여준다. 이는 제품의 신뢰도 및 제조시의 마진에서 장점을 가져다 준다.

따라서, 본 발명의 목적은 신규의 비휘발성 메모리셀 구조와, 플래쉬 메모리셀, 특히 소스사이드 인젝션 비휘발성 메모리 셀을 작동시키는 방법 및 장치를 제공하는 것이다.

5단자 소스사이드 인젝션 셀의 우수한 프로그램 가능성은 종래의 여러 특허 및 문헌에서 실증되어 왔지만, 본 발명은 소거모드 동작시 상술한 5단자 셀 구조에 관하여 면밀히 고찰한다. 실험 데이타에 의거 후술될 바와 같이, 부전압을 사용하여 셀의 선택게이트 단자를 작동시킴으로써 소거 성능이 향상될 수 있음을 본 발명자는 최초로 알게되었다. 즉, (1) 소거 속도 또는 소거전압 감소 면에서의 셀의 소거 효율의 향상과, (2) 선택게이트와 제어게이트 사이에 존재하는 전압 응력의 감소면에서의 셀 신뢰성의 향상이 가능하게 된다. 이와같은 향상을 이루는 메카니즘은 명확하지 않지만, 이같은 효과들이 제 3 세대의 처리기술(현재 이용되고 있는 0.35μm, 0.5μm 및 0.6μm 석판술 포함)을 안정되게 하고 재현가능하게 한다는 사실은 본 발명이 모든 3중 폴리실리콘 소스사이드 인젝션 셀들에 적용될 수 있음을 시사한다.

본체 영역이 독립적으로 바이어싱될 수 있게끔 반도체 기판으로 부터 전기적으로 격리된 본체 영역내의 5단자 셀을 이용할 수 있다. 한 실시예에서는, 깊은 N-웰에 위치한 "내부 P-웰" 내의 소스사이드 인젝션셀을 원 P형 기판상에 구현함으로써 셀이 구축된다. 이렇게 함으로써 "내부 P-웰"이 작은 정전압에서 바이어싱된 다하더라도 양호한 소거동작 조건이 달성될 수 있다. 정밀 라인 석판술이란 선진 처리기술의 경우, 메모리셀의 제어게이트 및 드레인 단자들을 위한 부전압과 정전압간의 양호한 "크기 균형"을 이룰 수 있도록 양호한 소거동작 조건들이 정의된다. 이러한 양호한 조건들은 N-채널 및 P-채널 트랜지스터들이 게이트 산화물의 두께가 다르거나 다이오드 접합이 깊어지지 않고서도 최적의 강복 레벨에서 동작할 수 있게 한다.

본 발명의 다른 목적, 특징 및 장점들은 첨부 도면을 참조로한 실시예에 대한 상세한 설명을 통해 명확해질 것이다.

도 1a는 전형적인 4단자 드레인사이드 인젝션 셀의 횡단면도이다.

도 1b는 도 1a에서의 메모리셀의 소거모드 바이어싱 조건을 나타낸다.

도 2a는 종래의 공지된 4단자 플래쉬 메모리셀의 횡단면도이다.

도 2b는 도 2a에서의 메모리셀의 소거모드 바이어싱 조건을 나타낸다.

도 3a는 종래의 공지된 5단자 소스사이드 인젝션 메모리셀의 횡단면도이다.

도 3b는 종래의 공지된 다른 5단자 소스사이드 인젝션 메모리셀의 횡단면도이다.

도 3c는 도 3b에서의 소거모드 바이어싱 조건을 나타낸다.

도 4a는 본 발명에 따라 세가지 소거신호들을 도 3b에서의 메모리셀에 인가한 것을 도시한다.

도 4b는 도 4a에 표시된 조건으로부터 수집된 실험 데이타를 나타낸다.

도 5a는 구획된 깊은 N-웰에 의해 기판으로부처 격리된 "내부 P-웰"에 제작된 5단자 메모리셀의 횡단면도이다.

도 5b는 도 5a에서의 메모리셀의 소거모드 바이어싱 조건을 나타낸다.

도 6은 도 5b에 도시된 조건으로 수집된 실험 데이타를 나타낸다.

도 7은 세종류의 부동게이트 셀에 적용된 본 발명에 따른 "내부 P-웰" 본체 격리 구조에 대한 횡단면도이다.

<도면의 주요부분에 대한 부호의 간단한 설명>

10: 4단자 드레인사이드 인젝션 셀 12,32,62,82: P형 기판

14,34,64,84: 소스 16,38,68,88: 제어게이트

18,40,70,90: 부동게이트 20,42,72.92: 드레인

22: 정 소스전압 24: 부 제어게이트 전압

30: 4단자 플래쉬 메모리 셀 36: 측벽게이트

44: 부 제어게이트 전압 46: 부 드레인 전압

60: 소스사이드 인젝션 셀 66,86: 선택게이트

74: 채널영역 80: 5단자 셀

94: 정 드레인 전압 96: 부 제어게이트 전압

100,130: 소스사이드 인젝션 메모리셀 102,132,174: P형 기판

104,140: 소스 106,142: 선택게이트

108,144: 제어게이트 110,146: 부동게이트

112,148: 드레인 134,172: N-웰

136,170: 내부 P-웰 138: 내부 P-웰 접촉부

180,182: 5단자 셀 184: 4단자 셀

이하, 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하기로 한다.

우선, 본 발명은 일반적인 5단자 플래쉬 메모리셀과 관련하여 설명된다. 후술될 내용을 통해 명확해질 바와 같이, 본 발명은 도 2 및 3에 도시된 예들을 포함하여 모든 5단자 소스사이드 인젝션 메모리셀들에 적용될 수 있다. 격리가능한 셀 본체 단자를 가진 신규의 메모리셀 구조 뿐만아니라 종래의 셀 구조와 비교할 때 그 셀의 동작면에서의 장점이 설명될 것이다. 이러한 본 발명의 특징은 후술될 바와 같이 4단자 및 5단자 플래쉬 메모리 셀들에 적용될 수 있다. 본 발명은 바람직한 실시예들에 대하여 설명되어 왔지만 그 실시예들로 제한되어서는 안된다는 아니되며 특허청구범위에 의해 한정된 본 발명의 기술적 범위내에 포함될 수 있는 다른 변형 및 수정과 등가물을 포함하여야만 할 것이다.

5단자 소스사이드 인젝션 셀은 드레인 및 소스 단자들 양단에 전압을 인가하는 동안 선택게이트 아래의 소스사이드 채널부가 온될때 선택되는 것으로 가정한다. 이 경우에 채널 전류는 부동게이트상에 저장된 전하 뿐만아니라 제어게이트에 인가된 전압에 의해 제공된다. 엔지니어링에서의 편의상, 부동게이트의 저장된 전하의 상태를 감지하기 위하여 셀 문턱전압(Vt)을 채널이 1μA의 전류를 통과시키기 시작하는 필요 제어게이트 전압으로서 정의한다. 쓰기 상태를 부동게이트상에 저장된 부전하(전자)를 초과하는 비교적 높은 Vt의 하나로서 정의하고, 소거 상태를 부동게이트상의 부전하를 감소시키거나 정전하로서 대치한 낮은 또는 부의 Vt로서 정의한다. Vt(W) 및 Vt(E)는 각각 쓰기 상태 및 소거 상태에서의 셀 문턱값을 나타낸다. 여기서, Vt(W) > Vt(E)이고, 2진 논리가 생성될 수 있다.

또한, 쓰기 모드, 소거 모드 및 이 모드들의 조합에 의해 다수의 셀 문턱값을 구현함으로써 다중레벨 논리를 생성하는 것도 가능하다. 그러나, 편의상 2진논리의 적용으로 설명을 한정하기로 한다. 이러한 적용은 관련 원리를 명확히 설명하기에 충분하다. 그러나, 본 발명의 기술은 다중레벨 메모리 경우에도 마찬가지로 잘 적용될 수 있음을 이해하여야 한다.

셀 문턱값 (Vt)을 사용하여 부동게이트의 전하의 상태를 감지하는 것을 보충하여 통상의 방법처럼 일정한 제어게이트 전압에서 측정된 셀 전류를 효과적으로 사용할 수 있다. 이와 같이 셀의 상태를 읽기 위하여, 전형적인 경우에 3.3V 또는 5.5V가 선택게이트에 인가되고 Vt(W) 보다 작은 적당한 전압 예컨대, 4V가 제어게이트에 인가되고 약 1V 또는 2V가 소스에 인가되는 반면, 드레인 및 기판은 접지된다. 2진 메모리 적용시, 메모리셀의 두가지 논리레벨 즉 "0" 및 "1"이 각각 저전류(쓰기) 상태 및 고전류(소거) 상태로서 정의된다. 적용여하에 따라, 읽기 상태에서는 채널 전류가 소스로부터 드레인을 향하여, 혹은 드레인으로부터 소스를 향하여 흐르도록 할 수 있다.

소스사이드 인젝션 셀은 전형적으로 큰 정전압(예컨대, 약 10V)을 제어게이트에 인가함과 아울러 적당한 전압(예컨대, 약 5V)을 드레인에 인가하고 선택게이트를 약 2V로 세트함으로써 쓰기동작이 행해진다. 이때, 소스와 기판은 모두 접지 전위로 유지된다. 이러한 바이어스 구성에 따라 상술한 두개의 직렬 채널부 사이의 영역내의 부동게이트의 소스 측 근처에 있는 셀의 전도 채널에서 고온의 전자들이 생성된다. 이러한 고온 전자들 중의 일부는 수직 전계에 의해 편향되고 제어게이트 전압에 의해 완전히 세트되어 부동게이트로 주입된다. 이렇게 부동게이트에 저장된 전자들이 초과됨에 따라 Vt는 높은 값을 향해 이동되고 셀은 "쓰기" 상태에 있게 된다. 읽기모드 동작시, 쓰기 상태의 셀이 선택되면, 채널전류는 차단되고 그 비트에서 "0"의 논리상태가 지정된다.

통상적으로, 두개의 중복 소거신호들을 사용하여 셀은 큰 부전압(예컨대 -11V)을 제어게이트에 그리고 약 5V를 드레인에 각각 인가함으로써 소거되며, 이때 소스는 부동상태가 되고 선택게이트 및 기판은 접지된다. 도 3c는 이러한 종래의 소거방법 중 하나를 예시한 것이다. 부동게이트와 드레인 사이에 유기된 큰 전위는 부동게이트에서 드레인으로의 전자들의 소위 Fowler-Nordheim 터넬링을 유도한다. 부동게이트의 저장된 전자들이 제거되거나 약간의 정전하로 대치됨에 따라 소거 상태는 낮은 Vt의 특징을 갖는다. 읽기모드 동안, 이 상태에서의 셀이 선택되는 경우 셀 전류가 (쓰기 상태에 비해)높아지고, "1"의 논리상태가 지정된다.

도 4a는 세가지 소거신호들을 사용하여 통상의 5단자 소스사이드 인젝션 메모리셀(100)에 적용되어진 본 발명의 제 1 실시예의 일례를 나타낸 것이다. 셀(100)은 P형 기판(102), N+ 소스(104), 선택게이트(106), 제어게이트(108), 부동게이트(110) 및 N+ 드레인(112)을 구비한다. 종래의 비활성 선택게이트 조건과 대비할 때, 선택게이트 단자(106)는 소거동작시 부전압(Vsg)(118)에 의해 작동된다(소거시 정전압(Vd)(114)이 드레인(112)에 인가되고 부전압(Vcg)(116)이 제어게이트(108)에 인가된다. 도 3c에서의 셀(80)에 인가된 것과 마찬가지로 높은 제어게이트 전압(약 -10V) 및 적당한 드레인 전압(약 +5V)을 인가하는 동안 도 4a에서의 작동된 선택게이트(106)는 약 0V 내지 -5V의 부전압으로 바이어스된다. 일례로, 셀(100)의 소거특성에 대한 선택게이트 바이어스 효과가 도 4b에 도시된다. 여기서, 소거된 셀의 문턱값 Vt(E)은 소거동작 동안 사용된 선택게이트의 기능으로서 묘사된다. 도 4b에서의 데이타는 -10V의 제어게이트 전압, 5V의 드레인 전압, 부동상태의 소스 및 접지된 본체의 조건에서 수집된 것이다.

이 데이타는 500msec의 소거시간 동안 소거된 문턱값이 선택게이트 전압으로 선형적으로 변하게 됨을 보여준다. 선택게이트가 부의 값으로 바이어스됨으로써 향상된 소거성능을 얻을 수 있다. 예를 들어,선택게이트가 -5V일 경우 셀은 약 -4.8V의 문턱값으로 소거된다. 종래의 접지된 선택게이트의 경우와 비교할 때, 셀의 소거 문턱값이 약 -3.9V인 경우 소거 성능에서 약 1V의 이득을 갖는다. 선택게이트의 부 바이어스의 소거모드 향상 효과는 강력하며 수가지 다른 처리기술 및 다양한 셀 사이즈에 대하여 입증되어 왔다.

소거 문턱값 심도에서의 이득에 덧붙여, 부 선택게이트 바이어스는 메모리셀의 신뢰성을 향상시키는 것을 돕는다. 소거조건들의 상술한 예들을 사용하여, 도 4a에서의 바이어스 조건으로부터 생겨난 셀 유전체에 대한 전기 응력을 도 3c의 것과 대비하여 고려한다. 도 3c의 경우, 선택게이트와 제어게이트 사이의 유전체 양단에서의 응력 전압은 제어게이트 전압의 전체 크기인 약 10V이다. 그러나, 도 4a의 경우, 선택게이트 대 제어게이트 전압 응력은 통상의 경우의 절반인 5V보다 작게 감소된다. 셀 유전체에 대한 전압 응력은 하나 대신 두개의 다른 셀 유전체 사이에서 효과적으로 분할되므로 종래의 경우에 존재하는 단일 "고온 스폿"(hot spot)을 제거하게 된다. 메모리 어레이 특히 고밀도 어레이의 신뢰성 면에서, 이러한 인터게이트(inter-gate)상의 전압 응력 감소는 매우 적은 전하 보존과 유전체의 강복 관련 셀 고장이란 결과를 낳는다는 점에서 대단히 중요하다.

도 5a에 도시한 바와 같이 내부 P-웰 안쪽에 메모리셀(130)을 제작함으로써 선택게이트 바이어스 효과의 유용성이 훨씬 더 완전하게 실현되고, 별도의 이득이 얻어진다. P형 기판(132)의 상부에 N-웰(134)이 형성된다. 이어서, N-웰(134)의 상부에 메모리셀(130)의 본체를 형성하는 내부 P-웰(136)이 형성된다. 내부 P-웰(136)에 대한 접촉이 P+ 확산부(138)을 통해 이루어진다. 셀(130)의 나머지 소자들은 소스(140), 선택게이트(142), 제어게이트(144), 부동게이트(146) 및 드레인(148)을 구비한다. 이 삼중 웰 구조는 메모리셀(130)의 본체를 공통 기판(132)로부터 전기적으로 격리시켜서 메모리셀 본체(내부 P-웰(136))이 활성단자로 되게한다. 도 5b는 정의 드레인 전압(Vd)(160), 정의 본체 전압(Vb)(162), 부의 선택게이트 전압(Vsg)(164) 및 부의 제어게이트 전압(Vcg)(166)을 포함하는 도 5a의 셀(130)을 소거하기 위한 바이어스 구성을 도시한 것이다. 종래의 경우와는 달리 이 실시예에 있어서는,셀(130)의 본체가 접지된 공통 기판(132)과 무관하게 바이어스될 수 있다.

소거모드에서 상술한 셀 구조의 동작면에서의 장점을 실증하기 위하여, 도 5의 메모리셀(130)을 사용하여 수집된 실험 데이타의 3조의 예가 도 6의 경우와 비교된다. 도 6에서, 소거 문턱값은 도면에서 나열된 각 바이어스 조건에 대한 소거시간의 함수로서 도시된다. 굵은 부호 세트는 비활성 또는 접지된 선택게이트를 갖는 도 3c의 경우와 같은 종래의 조건에 대응한다. 개방 부호 세트는 -5V에서 선택게이트를 바이어싱시킨 효과를 나타낸다. 도 4a 및 4B의 셋업을 위한 상술한 실험에서와 같이, 신규의 선택게이트 바이어스로써 얻어진 소거 문턱값이 향상되어 종래의 접지된 선택게이트를 사용하여 얻어진 특성곡선보다 약 1V 깊게 놓이게 된다.

도 6에서의 십자 부호 세트는 선택게이트상에서 -2.5V, 셀 본체(즉, 내부 P-웰(136))상에서 +2.5인 도 5b에 나타낸 소거조건들에 대응한다. 제어게이트 전압은 -7.5V로 세트되고 드레인 전압은 +7.5V로 세트되는 반면, 소스는 부동상태가 되고 공통전극은 접지된다. 이 조건들은 개방 부호 세트의 것과 완전히 동일한 소거성능을 제공하도록 선택된 것으로서, 사실상 전체적으로 등가임을 쉽게 알 수 있다. 도 6의 기호를 검사하면 후자의 조건들은 +2.5V의 일정한 오프셋을 각 바이어스 값에 더함으로써 전자의 조건들로부터 파생된 것임을 알 수 있다. 예를 들어, 드레인 전압은 전자의 경우에서의 5V로부터 후자의 경우에서의 7.5V로 증가되는 반면, 제어게이트는 -10V에서 -7.5V로 증가된다. 셀 단자 전압들이 N-웰(134)에 의해 셀 본체 (132)로부터 전기적으로 격리된 칩의 공통 접지 또는 기판(132)에 가해지기 때문에, 셀 단자들의 상대 전압차만이 오로지 메모리셀의 관점에서 보아 의미가 있다. 일정한 오프셋 전압을 부가하는 것이 셀의 물리적 성질을 전혀 변화시키지 않지만, 데이타가 명백히 보여주듯이 이같은 전압 변위의 이익은 후술될 바와 같은 전하 펌핑 동작 면에서 중요하다.

단일 공급전압을 갖는 칩의 경우에, 내부회로에서 사용된 상승 전압은 전하 펌핌을 통해 얻어진다. 얻어질 수 있는 최고의 펌핑 전압레벨은 주변회로내의 트랜지스터들의 강복 전압에 의해 제한된다. 서두에서 언급한 바와 같이, 정 및 부의 펌핑된 전압레벨간의 크기 불일치는 각각 게이트 산화물 뿐만아니라 N 채널 및 P 채널 트랜지스터들의 접합 항복전압에 있어 본질적으로 다른 요구를 제기하므로 바람직스럽지 못하다. 그러나, 오프셋 바이어스를 메모리셀 본체에 부가함으로써 소거시 온칩 전하 펌핑으로 부터 요구된 정 및 부 전압들의 크기가 균형을 이루게 할 수 있다. 도 6의 예에서, 바이어스된 셀 본체의 경우, 필요한 부 및 정의 전하 펌핑 전압은 정확히 균형을 이루어 모두 7.5V로 모두 동일한 크기가 된다. 도 6에서의 데이타(십자 부호)는 이러한 균형이 소거성능을 악화시키지 않고서도 얻어진다는 것을 보여준다.

도 5a와 도 3b의 기본 셀 구조간의 유사성에 주목하자면, 동일한 격리된 본체 3중 웰 구조가 도 3a, 2A 및 1A의 셀들에 채택될 수 있음을 명확히 알 수 있다. 이것은 도 7에서 개략적으로 도시되는 바 P형 기판 (174)상의 N-웰(172) 내의 내부 P-웰(170)은 두개의 5단자 셀(180,182)과 4단자 셀(184)를 포함한다.

4개의 등가 동작전압 조건을 사용하여 비교하기 위해, 표 1은 격리 본체형 소스사이드 인젝션 메모리 셀(도 5b)을 소거하기 위한 2-신호, 3-신호 및 4-신호의 경우에 있어서의 상술한 소거 구성들을 요약한 것이다. 기본적으로, 컬럼 A는 종래에 사용된 방법을 나타내고, 컬럼 B 및 C는 본 발명의 제 1 및 제 2 실시예를 나타낸다. 컬럼 D는 후술하기로 한다. 각 조건들은 0.5초의 일정 시간에서 셀을 -4.8V의 동일한 Vt(E)로 소거한다.

도 5b의 셀 구조에 대한 소거 조건 (모든 값들은 볼트(Volt)로 표시되고, "F"는 부동상태를 나타낸다)

	A	B	C	D
드레인 Vd	5	5	7.5	7.5
제어게이트 Vcg	-11	-10	-7.5	-8
선택게이트 Vsg	0	-5	-2.5	0
소스 Vs	F	F	F	F
본체 Vb	0	0	2.5	2.5
기판 Vsub	0	0	0	0
결과치 Vt(E)	-4.8	-4.8	-4.8	-4.8

상기 표 1에서, 컬럼 A에는 선택게이트 및 본체를 접지시킨 종래의 소거방법에 따라서 동작된 셀에 대하여 Vt(E)를 얻는데 필요한 조건들이 나열되고, 컬럼 B는 부의 선택게이트 전압 및 접지된 본체를 갖는 구축된 셀 구조에 적용된 본 발명에 따른 조건들을 나타낸다. 필요한 제어게이트 전압 크기는 선택게이트 바이어스에 의해 제공된 향상된 효율 때문에 1V(즉, -11V 내지 -10V) 만큼 감소된다. 또한 상술한 바와 같이 선택게이트와 제어게이트 사이의 셀 유전체상의 최대 응력 전압은 현저히 감소된다. 컬럼 C는 본체 단자를 작동시켜 각 셀 단자들에 2.5V의 오프셋을 부가한 경우를 나타낸다. Vt(E) = -4.8V 의 동일한소거 문턱값을 유지하면, 이 구성은 최고의 정 및 부의 소거 전압들에 대한 양호한 크기 균형을 얻는다. 종래의 셀 구조(컬럼 B)를 사용한 경우와 비교할 때, 최고의 소거신호는 Vd 및 Vcg 양자에 있어 단지 7.5V이다. 보조회로 및 주변 트랜지스터들의 항복전압 요건의 관점에서 볼 때, 10V에서 7.5V로의 최대 구동 전압 감소는 제조 마진, 제조 수율 및 제품의 동작 수명면에서 큰 의미가 있다.

컬럼 D는 4단자류(도 1a)의 것을 포함하는 상술한 모든 종래의 셀들에 적용될 수 있는 본 발명의 다른 구현례를 나타낸다. 이 예에서는, 선택게이트가 접지되는 반면(4단자 셀의 경우에는 존재하지 않음), 3중 웰 구조는 본체가 접지된 기판에 무관하게 바이어스되게 함으로써 여전히 중요한 장점을 제공한다. 컬럼 A에 나열된 바와 같은 종래의 조건과 대비할 때, 컬럼 C 조건 만큼 양호하지 않지만 컬럼 D의 경우는 피크전압이 11V에서 8V로 감소되게 한다. 따라서, 본 발명은 선택게이트가 바이어스되지 않거나 사용되지 않은 경우에도 소거전압을 동작시키는 향상된 크기 균형을 위한 메카니즘을 제공한다. 예를 들어, 4단자 셀의 경우에, 소거동작은 부동게이트와 소스 사이에서 수행되며, 이때 드레인은 부동상태를 유지한다.

본 발명은 소스사이드 인젝션 메모리 셀들의 소거모드 동작에서의 실질적인 장점을 제공한다. 메모리셀 레벨에서, 부의 선택게이트 바이어스는 소거성능을 향상시키고 게이트전극들 사이의 유전체에 대한 불필요한 전압 응력을 감소시키며, 게이트 전극들의 신뢰성을 높인다. 3중 웰 기술과 조합될 때, 신규의 메모리셀 구조는 필요한 원칩 전압이 감소되게함으로써 주변 보조회로 처리요건에 있어서 별도의 장점을 제공한다. 3중 웰 기술의 장점은 선택게이트가 접지되거나 존재하지 않는 구성의 경우로 확장될 수 있다.

본 발명의 특정 실시예들에 대한 상술한 내용은 단지 예시 및 설명 목적상 제시된 것으로서 본 발명을 개시된 것과 똑 같은 형태로 제한하려는 의도로 해석되어서는 아니된다. 따라서, 당업자라면 상술한 내용에 비추어 여러가지 수정 및 변경이 가능함을 알 수 있을 것이다. 상기 실시예들은 본 발명의 원리 및 그것의 실용적 이용에 관해 설명하기 위하여 선택 및 기술된 것이다. 따라서, 본 발명의 기술적 범위는 특허청구의 범위 및 등가물에 의해 정하여져야 한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

채널영역이 그 사이에 존재하는 반도체 기판의 소스영역 및 드레인영역;

상기 채널영역의 제 1 부분 위에서 그것으로부터 격리된 부동게이트;

상기 부동게이트 위에서 그것으로부터 격리된 제어게이트;

상기 제어게이트 위에서 그것으로부터 격리되고 상기 채널영역의 나머지 부분 위에서 연장되고 그것으로부터 격리된 선택게이트; 및

상기 부동게이트에 대한 전하 소거시 상기 선택게이트에 인가되어질 부전압의 공급원을 구비하는 것을 특징으로 하는 비휘발성 메모리셀을 포함하는 반도체 메모리.
제 1 항에 있어서,

상기 채널영역의 제 1 부분이 상기 드레인영역에 인접하며, 상기 반도체 메모리가 상기 드레인영역에 인가되어질 부전압, 상기 제어게이트에 인가되어질 부전압, 상기 선택게이트에 인가되어질 부전압의 공급원들을 구비하여 상기 소스영역의 전위가 부동상태로 되게하고, 상기 기판이 기준전압으로 작용하는 접지전위에 접속되는 것을 특징으로 하는 비휘발성 메모리셀을 포함하는 반도체 메모리.
제 1항에 있어서,

상기 부동게이트 및 상기 제어게이트가 상기 드레인영역에 인접한 상기 채널영역의 제 1 부분 위에서 연장되고, 상기 반도체 메모리가

상기 채널영역의 나머지 부분 위에서 그것으로부터 절연되고 상기 부동게이트 및 상기 제어게이트로 부터 절연된 측벽게이트를 추가로 구비하는 것을 특징으로 하는 비휘발성 메모리셀을 포함하는 반도체 메모리.
제 3 항에 있어서,

상기 선택게이트가 상기 제어게이트의 일부 위에서 연장되는 것을 특징으로 하는 비휘발성 메모리셀을 포함하는 반도체 메모리.
제 4 항에 있어서,

상기 기판이 P형 도전체이고, 상기 소스 및 드레인 영역이 N형 도전체인 것을 특징으로 하는 비휘발성 메모리셀을 포함하는 반도체 메모리.
제 5 항에 있어서,

비휘발성 메모리셀의 소거시 드레인 전압은 약 7.5볼트, 제어게이트 전압은 약 -7.5볼트, 선택게이트 전압은 약 -2.5볼트, 그리고 본체 전압은 약 2.5볼트인 것을 특징으로 하는 비휘발성 메모리셀을 포함하는 반도체 메모리.
채녈영역에 의해 분리되는 반도체 기판의 본체 영역 내의 소스영역 및 드레인 영역과, 상기 채널영역 위에서 그것으로부터 격리되는 부동게이트와, 상기 부동게이트 위에서 그것으로부터 격리되는 제어게이트를 구비하며, 상기 본체영역은 독립적으로 바이어스될 수 있게끔 상기 기판으로부터 전기적으로 격리되는 비휘발성 메모리셀을 소거하는 방법에 있어서,

(A) 상기 본체영역에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 7 항에 있어서,

(B) 정전압을 상기 드레인영역에 인가하는 단계;

(C) 부전압을 상기 제어게이트에 인가하는 단계;

(D) 상기 소스영역의 전위를 부동상태로 되게 하는 단계; 및

(E) 상기 기판에 기준전압으로서 작용하는 접지 전위를 인가하는 단계를 추가로 구비하는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 8 항에 있어서,

상기 기판은 P형 도전체이고, 상기 소스 및 드레인 영역은 N형 도전체인 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 9 항에 있어서,

상기 (A) 단계 에서의 상기 부전압은 약 -5볼트이고, 상기 (B) 단계에서의 상기 정전압은 약 5볼트이며, 상기 (C) 단계에서의 상기 부전압은 약 -10볼트인 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 9 항에 있어서,

상기 비휘발성 메모리셀은 플래쉬 EEPROM인 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
반도체 기판의 본체영역내에서 채널영역에 의해 분리되는 소스영역 및 드레인영역;

상기 채널영역 위에서 그것으로부터 격리되는 부동게이트; 및

상기 부동게이트 위에서 그것으로부터 격리되는 제어게이트를 구비하며, 상기 본체영역은 독립적으로 바이어스될 수 있게끔 상기 기판으로부터 전기적으로 격리되는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 12 항에 있어서,

상기 메모리셀을 소거하기 위한 구조는

정전압을 상기 드레인영역에 인가하기 위한 구조;

부전압을 상기 게이트영역에 인가하기 위한 구조;

부전압을 상기 제어게이트에 인가하기 위한 구조;

정전압을 상기 본체영역에 인가하기 위한 구조;

상기 소스영역의 전위를 부동상태로 되게 하는 구조; 및

기준전압으로서 작용하는 접지 전위를 상기 기판에 연결하기 위한 구조를 구비하는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 13 항에 있어서,

상기 비휘발성 메모리셀은

제 1 도전형에 반대인 제 2 도전형의 기판내의 제 1 도전형의 제 1 웰; 및

상기 제 1 도전형에 반대인 도전형을을 가지며 상기 본체영역을 형성하는 상기 제 1 웰내의 제 2 웰을 추가로 구비하는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 14 항에 있어서,

상기 부동게이트 및 상기 제어게이트가 전체 채널영역 위로 연장되는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 15 항에 있어서,

상기 기판 및 상기 제 2 웰이 P형 도전체이며, 상기 제 1 웰과 상기 소스 및 드레인 영역이 N형 도전체인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 16 항에 있어서,

소거시 드레인 전압이 약 7.5볼트이고, 제어게이트 전압이 약 -8볼트이며, 본체 전압이 약 2.5볼트인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 16 항에 있어서,

상기 비휘발성 메모리셀이 플래쉬 EEPROM인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 15 항에 있어서,

상기 셀 소거시 상기 소스영역에 정전압이 인가되고, 상기 드레인영역의 전위가 부동상태로 되게 하는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 19 항에 있어서,

상기 부동게이트 및 상기 제어게이트가 상기 드레인영역에 인접한 상기 채널영역의 제 1 부분 위에서 연장되고, 상기 메모리 셀이

상기 채널영역의 나머지 부분 위에서 그것으로부터 절연되고 상기 부동게이트 및 상기 제어게이트로 부터 절연된 측벽게이트를 추가로 구비하는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 14 항에 있어서,

상기 부동게이트 및 상기 제어게이트가 상기 드레인영역에 인접한 상기 채널영역의 제 1 부분 위에서 연장되고, 상기 메모리셀이

상기 제어게이트 위에서 그것으로부터 격리되고 상기 채널영역의 나머지 부분 위에서 그것으로부터 격리되는 선택게이트; 및

상기 셀의 소거시 상기 선택게이트에 인가되어질 영 전압과 동등한 혹은 그 이하의 전압의 공급원을 추가로 구비하는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 21 항에 있어서,

상기 선택게이트가 상기 제어게이트의 일부 위에서 연장되는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 22 항에 있어서,

상기 기판 및 상기 제 2 웰이 P형 도전체이고, 상기 제 1 웰과 상기 소스 및 드레인 영역이 N형 도전체인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 23 항에 있어서,

비휘발성 메모리셀의 소거시 드레인 전압은 약 7.5볼트, 제어게이트 전압은 약 -7.5볼트, 선택게이트 전압은 약 -2.5볼트, 그리고 본체 전압은 약 2.5볼트인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 23 항에 있어서,

비휘발성 메모리셀의 소거시 드레인 전압은 약 7.5볼트, 제어게이트 전압은 약 -8볼트, 선택게이트 전압은 약 0볼트, 그리고 본체 전압은 약 2.5볼트인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
제 21 항에 있어서,

상기 선택게이트는 상기 제어게이트 전체와 상기 드레인 및 소스 영역들 위에서 연장되는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 반도체 메모리.
채녈영역에 의해 분리되는 반도체 기판의 본체 영역 내의 소스영역 및 드레인 영역과, 상기 채널영역 위에서 그것으로부터 격리되는 부동게이트와,상기 부동게이트 위에서 그것으로부터 격리되는 제어게이트를 구비하며, 상기 본체영역은 독립적으로 바이어스될 수 있게끔 상기 기판으로부터 전기적으로 격리되는 비휘발성 메모리셀을 소거하는 방법에 있어서,

(A) 상기 본체영역에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 27 항에 있어서,

(B) 정전압을 상기 드레인영역에 인가하는 단계;

(C) 부전압을 상기 제어게이트에 인가하는 단계;

(D) 상기 소스영역의 전위를 부동상태로 되게 하는 단계; 및

(E) 상기 기판을 기준전압으로서 작용하는 접지 전위에 연결하는 단계를 추가로 구비하며, 상기 (A) 단계에서의 상기 전압이 정전압인 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 28 항에 있어서,

상기 셀이 제 1 도전형에 반대인 제 2 도전형의 상기 기판 내의 제 1 도전형의 제 1 웰 및 상기 제 2 도전형을 가지며 상기 본체영역을 형성하는 상기 제 1 웰 내의 제 2 웰을 추가로 구비하는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 29 항에 있어서,

상기 부동게이트 및 상기 제어게이트가 상기 전체 채널영역 위에서 연장되는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 30 항에 있어서,

상기 기판 및 상기 제 2 웰이 P형 도전체이고, 상기 제 1 웰과 상기 소스 및 드레인 영역들이 N형 도전체인 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 31 항에 있어서,

상기 (A) 단계 에서의 상기 전압은 약 2.5볼트이고, 상기 (B) 단계에서의 상기 정전압은 약 7.5볼트이며, 상기 (C) 단계에서의 상기 부전압은 약 -8볼트인 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 31 항에 있어서,

상기 비휘발성 메모리셀은 플래쉬 EEPROM인 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 30 항에 있어서,

상기 (B) 단계는 상기 정전압을 상기 소스영역에 인가하고 상기 드레인 전압의 전위가 부동상태로 되게하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 34 항에 있어서,

상기 부동게이트 및 상기 제어게이트가 상기 드레인 영역에 인접한 상기 채널영역의 제 1 부분 위에서 연장되고, 상기 메모리 셀이 상기 채널영역의 나머지 부분 위에서 그것으로부터 격리되며 또한 상기 부동게이트 및 상기 제어게이트로부터 격리되는 측벽게이트를 추가로 구비하는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 34 항에 있어서,

상기 부동게이트 및 상기 제어게이트가 상기 드레인 영역에 인접한 상기 채널영역의 제 1 부분 위에서 연장되고, 상기 메모리 셀이 상기 제어게이트 위에서 그것으로부터 격리되고 상기 채널영역의 나머지 부분 위에서 그것으로부터 격리되는 선택게이트를 추가로 구비하며, 상기 방법이

(D) 상기 선택게이트에 영전압 이하 또는 그와 동등한 전압을 인가하는 단계를 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리셀 소거 방법.
제 36 항에 있어서,

상기 선택게이트가 상기 제어게이트의 일부 위에서 연장되는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 메모리셀 소거 방법.
제 37 항에 있어서,

상기 기판 및 상기 제 2 웰이 P형 도전체이고, 상기 제 1 웰과 상기 소스 및 드레인 영역이 N형 도전체인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 메모리셀 소거방법.
제 38 항에 있어서,

비휘발성 메모리셀의 소거시 상기 (A) 단계에서의 상기 전압은 약 2.5볼트, 상기 (B) 단계에서의 상기 정전압은 약 7.5볼트, 상기 (C) 단계에서의 상기 부전압은 약 -7.5볼트, 그리고 상기 (D) 단계에서의 상기 전압은 약 -2.5볼트인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 메모리셀 소거방법.
제 38 항에 있어서,

비휘발성 메모리셀의 소거시 상기 (A) 단계에서의 상기 전압은 약 2.5볼트, 상기 (B) 단계에서의 상기 정전압은 약 7.5볼트, 상기 (C) 단계에서의 상기 부전압은 약 -8볼트, 그리고 상기 (D) 단계에서의 상기 전압은 약 0볼트인 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 메모리셀 소거방법.
제 36 항에 있어서,

상기 선택게이트는 상기 제어게이트 전체와 상기 드레인 및 소스 영역들 위에서 연장되는 것을 특징으로 하는 메모리셀을 포함하는 비휘발성 메모리셀 소거방법.
(A) 본체영역이 독립적으로 바이어스될 수 있게끔 반도체 기판내의 본체영역을 전기적으로 격리시키는 단계;

(B) 채널영역에 의해 분리되는 상기 본체영역내의 소스영역 및 드레인영역을 형성하는 단계;

(C) 상기 채널영역 위에서 그것으로부터 격리되는 부동게이트를 형성하는 단계; 및

(D) 상기 부동게이트 위에서 그것으로부터 격리되는 제어게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리셀 제조방법.
제 42 항에 있어서,

상기 (A) 단계는

(E) 상기 기판내의 제 1 웰을 형성하는 단계; 및

(F) 상기 본체영역을 형성하는 상기 제 1 웰내의 제 2 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리셀 제조방법.
제 43 항에 있어서,

상기 제 2 웰은 P형 도전체이고, 상기 제 1 웰과 상기 소스 및 드레인 영역들은 N형 도전체인 것을 특징으로 하는 비휘발성 메모리셀 제조방법.
제 44 항에 있어서,

상기 비휘발성 메모리 셀은 플래쉬 EEPROM인 것을 특징으로 하는 비휘발성 메모리셀 제조방법.