KR100279782B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

Info

Publication number
KR100279782B1
KR100279782B1 KR1019930011897A KR930011897A KR100279782B1 KR 100279782 B1 KR100279782 B1 KR 100279782B1 KR 1019930011897 A KR1019930011897 A KR 1019930011897A KR 930011897 A KR930011897 A KR 930011897A KR 100279782 B1 KR100279782 B1 KR 100279782B1
Authority
KR
South Korea
Prior art keywords
voltage
memory cell
floating gate
memory
source
Prior art date
Application number
KR1019930011897A
Other languages
English (en)
Other versions
KR940006142A (ko
Inventor
마사따까 가또
데쯔오 아다찌
도시히로 다나까
도시오 사사끼
히또시 구메
Original Assignee
가나이 쓰도무
가부시키가이샤 히다치세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰도무, 가부시키가이샤 히다치세이사꾸쇼 filed Critical 가나이 쓰도무
Publication of KR940006142A publication Critical patent/KR940006142A/ko
Application granted granted Critical
Publication of KR100279782B1 publication Critical patent/KR100279782B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

전기적인 리라이트기능을 구비한 불휘발성 반도체기억장치에 관한 것으로써, 저소비전력이고, 고속으로 동작하며, 실효적인 셀면적을 저감하고, 또한 105회 이상의 리라이트회수를 보증하여 라이트, 디스터브특성 모두 최적하게 하기 위해, 불휘발성 반도체기억장치의 메모리셀은 부유게이트전극(3)을 갖는 MOSFET만으로 이루어지는 1트랜지스터형의 메모리셀로써, 라이트동작을 실행할때에는 n형 드레인영역(7)에 정전압을 인가하고, 제어게이트(5)에 부전압을 인가하고, 소오스영역(6)을 접지하고, 소거동작을 실행할때에는 제어게이트(5)에 정전압을 인가하고, 다른 모든 전극과 반도체기판(1)을 접지하고, 터널현상을 이용해서 라이트, 소거의 양 동작을 실행하므로 저소비전력을 달성 할 수 있으며, 특히 워드선에 부전압을 이용하고 있으므로 데이타라이트시의 트레인전압을 낮게할 수 있고, 그 결과 채널부의 게이트산화막의 저하가 경감된다.

Description

불휘발성 반도체기억장치
제1도는 본 발명의 불휘발성 반도체장치에 사용되는 메모리셀의 단면구조를 간략하게 도시한 도면.
제2도는 본 발명의 제1실시예에 있어서의 회로구성을 도시한 도면.
제3도는 본 발명의 제1실시예에 있어서의 불휘발성 반도체기억장치의 블럭도.
제4도는 본 발명의 제1실시예에 있어서의 불휘발성 반도체기억장치의 메모리셀 구성의 평면도.
제5도는 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제6도는 제4도의 평면도의 B-B′의 메모리셀형상을 도시한 단면구조도.
제7도는 종래의 NOR형 플래시메모리의 메모리셀 단면구조도.
제8도는 본 발명의 제2실시예에 있어서의 불휘발성 반도체기억장치의 메모리셀구성의 평면도.
제9도는 제8도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제10도는 본 발명의 제3실시예에 있어서의 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제11도는 본 발명의 제3실시예를 확장한 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제12도는 본 발명의 제4실시예에 있어서의 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제13도는 본 발명의 제5실시예에 있어서의 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제14도는 본 발명의 제6실시예에 있어서의 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제15도는 본 발명의 제7실시예에 있어서의 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제16도는 본 발명의 제8실시예에 있어서의 제4도의 평면도의 A-A′의 메모리셀형상을 도시한 단면구조도.
제17도는 전류구동능력의 리라이트회수 의존성을 도시한 도면.
제18도는 제1실시예에 있어서의 데이타의 소거, 라이트, 리드의 각 동작에 있어서의 신호선의 전압관계를 도시한 도면.
제19도는 제2실시예에 있어서의 데이타의 소거, 라이트, 리드의 각 동작에 있어서의 신호선의 전압관계를 도시한 도면.
본 발명은 전기적 리라이트기능을 구비한 불휘발성 반도체기억장치에 관한 것이다.
종래, 불휘발성 반도체기억장치로서는 예를 들면 일본국 특허공개공보 소화62-276878호(1987년 12월 1일 공개)나 일본국 특허공개공보 평성3-219496호(1991년 9월 26일 공개)에 개시된 전기적 일괄소거형의 NOR형 플래시메모리라 불리는 기억장치가 개발되어 있다.
제7도에 종래의 NOR형 플래시메모리셀의 단면구조도와 그 동작을 도시한다. 종래의 NOR형 플래시메모리셀은 p형 실리콘기판(1)상에 게이트산화막(2), 부유게이트(3), 층간절연막(4), 제어게이트(5)가 형성되고, 소오스단자측에 n형 불순물층(22), 드레인단자측에 n형 불순물층(23)과 p+형 불순물층(24)가 형성된 부유게이트형 전계효과 트랜지스터구조로 구성되어 있다.
종래의 NOR형 플래시메모리는 상기 메모리셀을 매트릭스형상으로 배열하고, 메모리셀의 드레인단자를 테이타선에 접속하고, 소오스단자를 공통소오스선에 접속하며, 제어게이트는 워드선에 접속하고 있었다.
메모리셀데이타의 소거는 제어게이트(5)에 부전압을 인가하고, 소오스불순물층(22)에 정전압을 인가하는 것에 의해 실행한다. 이 때, 게이트산화막(2)에 고전계가 인가되고, 전자의 터널현상이 발생하여 부유게이트(3)중에 축적된 전자가 소오스불순물층(22)측으로 방출된다. 본 소거에 의해서 메모리셀의 임계값 전압은 낮아진다.
메모리셀로의 데이타의 라이트는 드레인불순물층(23) 및 제어게이트(5)에 정전압을 인가하는 것에 의해 실행한다. 이 때, 드레인접합 표면 근방에서 열전자가 발생하여 부유게이트(3)중에 주입된다. 본 라이트에 의해서 메모리셀의 임계값전압은 높아진다.
상기 종래의 NOR형 플래시메모리는 칩전체 또는 임의의 일정 그룹의 메모리셀을 일괄해서 소거하는 기능를 가짐과 동시에 1개의 트랜지스터로 1개의 메모리셀을 구성할 수 있으며, 또 소오스배선을 전체비트 공통으로 한 회로구성으로 하는 것에 의해 메모리칩면적의 저감화가 실현되고 있었다.
한편, 상기 종래의 NOR형 플래시메모리셀에 대해서 부유게이트로의 전자의 주입, 방출에 파울러 놀드하임(Fowler-Nordheim)(F-N)터널현상을 이용한 불휘발성 반도체장치가 있다.
상기 불휘발성 반도체장치에는 예를 들면 IEEE JOURNAL OF SOLID-STATE CIRCUITS, 1991년의 VOL SC-17, pp.484~491에 기재된 ACEE(Advanced Contactless EEPROM)가 있다. ACEE에 사용되고 있는 트랜지스터는 부유게이트와 소오스의 중첩(오버랩)부분에만 F-N터널현상을 위한 얇은 산화막영역을 갖는 트랜지스터로서 트랜지스터영역의 산화막두께가 터널영역의 산화막두께에 비해 두껍게 설정되어 있다. 또, 메모리셀은 매트릭스형상으로 배열되고, 메모리셀의 드레인단자가 불순물층으로 이루어지는 데이타선에 접속되고, 소오스단자는 서로 다른 불순물층으로 이루어지는 소오스선에 접속되어 있다. 또, 여러개의 메모리셀이 접속된 불순물층 데이타선 및 불순물층 소오스선이 MOS트랜지스터(선택트랜지스터)를 거쳐서 데이타선 및 공통소오스선에 각각 접속되어 있다.
그 동작은 다음과 같다. 소거시에는 선택된 제어게이트에 부전압(-11V)을 인가하여 소오스측 선택트랜지스터를 온(on)상태로 하고 공통소오스단자에 정전압(5V)를 인가하는 것에 의해 선택된 메모리셀의 소오스측의 터널영역을 통해서 부유게이트에서 전자를 방출한다. 또, 라이트시에는 드레인측의 선택트랜지스터를 온상태로 하고 소오스측의 선택트랜지스터를 오프(off)상태로 하고, 선택된 제어게이트에는 정전압(18V)를 인가하고, 비선택제어게이트에는 라이트가 되지 않을 정도의 정전압(7V)를 인가하고, 데이타선을 0V로 해서 데이타선이 공통으로 되어 있기는 하지만 라이트가 실행되지 않는 비선택메모리셀을 거쳐서 소오스측의 전압을 0V로 하고, F-N터널현상을 이용해서 선택메모리셀의 소오스측의 터널영역에서 부유게이트로 전자가 주입된다. 또, 라이트가 실행되는 메모리셀과 제어게이트가 공통으로 되어 있기는 하지만 라이트가 실행되지 않는 메모리셀에는 데이타선에 7V를 인가하여 소오스측의 터널영역에 인가되는 전계를 완화시키고 있다.
ACEE에서는 라이트/소거동작에 F-N터널현상을 이용하고 있으므로, 비트당 소비전류가 적기 때문에 칩내부에서 전류공업능력이 작은 승압회로를 사용하는 것이 가능하게 되어 5V의 단일전원화가 가능하였다.
또 F-N터널현상을 이용한 불휘발성 반도체장치에는 일본국 특허공개공보 평성4-14871호(1992년 1월 20일 공개)가 있다. 본 불휘발성 반도체장치는 부유게이트형 전계효과 트랜지스터구조를 메모리셀로 하고, 소정수의 메모리셀의 드레인을 부(副)비트선에 의해 접속하고 MOS트랜지스터를 거쳐서 부비트선을 주비트선에 접속하고 소오스단자는 소오스선에 공통으로 접속되어 있다.
메모리셀데이타의 소거시에는 제어게이트에 정전압Vp(예를 들면 22V)를 인가하고, 소오스단자 및 드레인단자를 접지하는 것에 의해 부유게이트에 전자를 축적한다. 또, 라이트시에는 선택된 메모리셀의 제어게이트를 접지하고 드레인불순물층에 정전압Vp를 인가한다. 라이트를 저지하는 경우에는 드레인단자에 Vp/2를 인가한다. 이것에 의해, 선택메모리셀에서는 터널현상을 이용해서 부유게이트에서 드레이불순물층으로 전자가 방출된다.
상기 F-N터널현상을 이용한 불휘발성 반도체장치는 터널전류라고 하는 미소전류를 사용해서 데이타의 리라이트를 실행하기 때문에 저소비전력화에 유효하였다.
또, F-N터널현상을 이용한 불휘발성 반도체기억장치로서 IEEE JOURNAL OF SOLID-STATE CIRCUITS, 1982년의 VOL SC-17, No. 5, pp. 821~827에 기재된 EEPROM이 있다. 이 EEPROM에 있어서 라이트시에는 터널현상에 의해 전자가 드레인에게 부유게이트로 주입되어 낮은 임계값전압으로 되고, 소거시에는 부유게이트에서 그 바로 아래의 전면채널로 전자가 방출되어 높은 임계값으로 되는 것이다. 또, 이 EERPOM의 셀은 부유게이트형 F-N터널트랜지스터와 그의 드레인측에 접속된 선택트랜지스터로 이루어져 있다.
또, 메모리셀은 매트릭스형상으로 배치되고, 메모리셀의 선택트랜지스터의 드레인단자는 메모리셀 외부의 스위치트랜지스터를 거쳐서 데이타선에 접속되고, 메모리셀의 부유게이트형 F-N터널트랜지스터의 소오스단자는 공통소오스선에 직접 접속되어 있다.
그러나, 우선 제7도에 도시한 NOR형 플래시메모리셀에서는 메모리셀구조가 미세함에도 불구하고 라이트시의 소비전류가 커서 단일전원동작이 곤란하다.
즉, 부유게이트로의 데이타의 라이트동작을 핫캐리어주입방식에 의해 실행하고 있으므로, 예를 들면 3.3V이상의 드레인전압에 대해서 드레인전류로서 1비트당 약 500μA의 전류를 공급하는 것이 필요하였다. 또, 3V의 단일전원에서는 2.7V의 최저전원전압에 있어서의 동작을 보증하는 것이 필요하게 되어 라이트를 위한 드레인단자전압 조건을 만족시킬 수 없었다. 또, 칩내의 승압회로를 사용해서 3.3V안정화 전원을 형성해도 핫캐리어용의 큰 전류공급에 필요한 승압회로의 면적증대가 필수로 되어 칩면적의 저감화에 대한 장해로 되고 있었다.
이것에 대해서 F-N터널현상을 이용한 불휘발성 반도체장치는 터널전류라는 미소전류를 사용해서 데이타의 리라이트를 실행하므로 저소비전력화에 유효하다.
그러나, 상술한 부유게이트형 F-N터널트랜지스터와 선택트랜지스터로 이루어지는 종래의 EEPROM의 셀은 셀면적이 크다는 결점을 가짐과 동시에 메모리셀의 회로구성에 의해 부유게이트형 F-N터널트랜지스터의 저임계값전압이 부의 값으로 되는 것 및 메모리셀의 부유게이트형 F-N터널트랜지스터의 소오스단자와 공통소오스선 사이에 스위치트랜지스터가 배치되어 있지 않으므로 라이트시에 큰 드레인전류가 메모리셀로 흐른다는 문제를 갖는 것이 본 발명자들의 검토에 의해 명확하게 되었다.
또, 상기에 기재한 종래예의 ACEE에서는 메모리셀 1비트당 콘택트홀 수의 저감화가 가능한 불순물층 배선구조를 구비하여 메모리어레이면적의 저감화를 도모하고 있지만 메모리셀 자체가 실질적으로 트랜지스터영역과 F-N터널현상을 발생시키는 전용의 터널산화막 영역의 2영역의 필요로 하고 있어 메모리셀면적의 증가를 회피하는 것이 곤란하였다.
여기에서, 메모리셀면적의 증가를 회피하기 위해, 일본국 특허공개공보 평성4-14871호에 기재된 부유게이트형 전계효과 트랜지스터구조를 ACEE의 회로구성에 응용한 경우를 고려해본다. 그러면, 상기 종래예의 ACEE에 개시된 동작에서는 메모리셀로의 데이타의 라이트시에 선택된 제어게이트를 18V, 데이타선을 0V로 하고 있으므로, 메모리셀이 반전상태로 되고 채널면적을 사용해서 부유게이트로 전자가 주입되게 된다. 그 때문에, 본래의 전용의 터널용역을 갖는 트랜지스터를 사용한 경우에 비해서 데이타의 라이트시간이 증대해 버리는 것을 알 수 있다.
또, 상기 종래예의 ACEE에 개시된 동작에서는 라이트저지를 위해 데이타선에 7V를 인가하여 비선택의 메모리셀을 거쳐서 소오스선을 충전하지만, 소오스선의 충전전류가 비선택의 메모리셀의 드레인단자에서 소오스단자를 향해 흐르기 때문에 부유게이트로의 열전자주입이 발생하기 쉽게 되어 비선택메모리셀로의 전자와 라이트가 발생되게 된다. 이것을 디스터브현상이라고 하지만 이 디스터브현상에 의해 비선택의 메모리셀에 있어서 임계값전압이 상승해 버린다는 문제가 있는 것을 알 수 있었다.
또, 부유게이트형 전계효과 트랜지스터구조를 ACEE에 사용하면 소거시의 임계값전압(낮은 임계값전압)의 편차를 억제하는 것이 필요하게 되는 것을 알 수 있었다. 소거동작에서는 소오스단자에 정전압을 인가하고 제어게이트에 부전압을 인가해서 부유게이트에서 소오스불순물층으로 전자를 터널현상에 의해 방출하게 된다. 소오스불순물층영역이 터널영역으로 되므로 소오스 불순물층의 형성공정의 변동(불안정)이 터널전류의 변동(variance)으로 이어진다. 이 터널전류의 변동은 터널영역을 전용으로 마련하는 구조에 비해 크다. 그 결과, 같은 워드선상에 존재하는 메모리셀을 일괄 소거하고자 하면 터널전류의 변동으로 인해 소거시간이 변동해 버리기 때문에, 가장 빨리 소거된 메모리셀은 과잉으로 소거전압이 인가되게 되어 그 임계값전압이 부로 될 염려가 있었다. 그 원인으로 되는 소오스불순물층의 형성공정의 변동은 메모리어레이가 대규모로 될 수 있도록 크게 되므로, 대규모 메모리어레이의 실현이 곤란하다는 것을 알 수 있었다.
이상, ACEE의 회로구성은 유효하지만 단지 부유게이트형 전계효과 트랜지스터구조를 사용해서 ACEE를 실현하는데 있어서는 라이트특성, 디스터브특성 및 메모리어레이의 대규모화의 점에서 문제가 있다는 것이 발명자의 검토에 의해 명확하게 되었다.
또, 일본국 특허공개공보 평성4-14871호에 기재된 불휘발성 반도체장치를 검토해 보면 고집적화 및 고속리드의 가능성을 갖지만, 메모리어레이의 대규모화의 점에서 다음과 같은 문제가 있다는 것을 알 수 있었다.
[1] 미세화를 추진하기 위해 실시사이드 내지는 고융점금속에 의한 부비트선 구성으로 하고 있지만, 2비트에 1개의 콘택트영역을 마련할 필요가 있어 실효적인 메모리셀면적의 저감화가 필요하다.
[2] 소거동작은 제어게이트에 정전압Vp를 인가하여 소오스단자 및 드레인단자를 접지하는 것에 의해 실행하고, 라이트동작은 제어게이트를 접지하고 드레인불순물층에 정전압Vp를 인가하는 것에 의해 실행하고 있으므로, 소오스영역 근방에 있어서의 터널산화막의 열화가 심해서 메모리셀의 전류구동능력β가 크게 저하한다. 상세하게 설명하면 라이트동작시 제어게이트를 접지하고 드레인확산층에 정전압Vp를 인가하는 경우에는 드레인단에 있어서 발생한 전자정공쌍중정공(正孔)이 전계의 방향에 따라서 게이트산화막에 주입된다. 리라이트회수가 적은 경우에는 정공의 주입량도 적고, 열화는 드레인단에서만 발생하여 메모리셀의 β를 저하시키게 되지는 않지만 리라이트회수가 증가해 가면 정공의 주입량도 증가하여 열화가 드레인단에서 소오스근방까지 확대된다. 그 때문에, 대용량 파일메모리에서 필요하게 되는 105회 이상의 리라이트동작을 보증하는 것이 곤란하다.
본 발명의 목적은 전기적으로 리라이트가능한 불휘발성 반도체장치에 있어서, 저소비전력이고, 고속으로 동작하며, 또한 실효적인 셀면적을 저감한 불휘발성 반도체기억장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 105회 이상의 리라이트회수를 보증하고 라이트와 디스터브 양 특성 모두 대규모 메로리어레이에 최적한 불휘발성 반도체기억장치를 제공하는 것이다.
상술한 문제점을 해소하기 위해 본 발명의 대표적인 실시예로서 설명하는 바와 같이, 예를 들면 제1도에 도시된 바와 같이 반도체기판에 서로 분리해서 마련된 소오스영역(6) 및 드레인영역(7)을 구비하고, 소오스영역 표면에서 드레인영역(7)의 표면에 걸쳐서 균일한 막두께를 갖는 게이트절연막(2)를 거쳐서 형성된 부유게이트전극(3)과 상기 부유게이트전극(3)상에 층간절연막(4)를 거쳐서 형성된 제어게이트(5)를 구비한 MOSFET의 1소자를 메모리셀로 하고, 그 메모리셀을 행과 열의 매트릭스형상으로 여러개 배열한 메모리어레이를 구비하고, 동일 열상의 여러개의 상기 메모리셀의 드레인영역이 열마다 형성된 데이타선에 접속되고, 동일 행상의 상기 메모리셀의 제어게이트가 행마다 형성된 워드선에 접속된 전기적으로 리라이트가능한 불휘발성 반도체기억장치에 있어서, 라이트동작을 실행할 때에는 상기 라이트동작의 대상으로 되는 메모리셀의 드레인영역(7)에 반도체기판(1)에 대해서 제1극성의 전압을 인가함과 동시에 상기 메모리셀의 제어게이트(5)에 반도체기판(1)에 대해서 제1극성과는 다른 제2극성의 전압을 인가하고 상기 메모리셀의 소오스영역(6)을 기판전위와 동일전위로 하고, 소거동작을 실행할 때에는 상기 소거동작의 대상으로 되는 여러개의 메모리셀의 제어게이트(5)에 반도체기판(1)에 대해서 제1극성의 전압을 인가하고 다른 모든 전극과 반도체기판(1)을 동일전위로 한다.
터널현상을 이용한 라이트, 소거방식에 의해 저소비전력이 달성된다. 한편, 메모리셀면적의 미세화는 제1도에 도시한 메모리셀구조에 의해 달성할 수 있다.
소거시에는 제어게이트(5)에 제1극성의 전압을 인가하고 소오스영역(6)과 드레인영역(7)을 기판과 동일전위로 하는 것에 의해, 게이트산화막(2)를 통해서 F-N터널현상이 발생하여 메모리셀채널 전면에서 부유게이트(3)으로 전자가 주입된다. 이것에 의해, 동일 행상의 메모리셀의 임계값전압이 높아진다. 또, 여러개의 워드선을 1번에 선택하는 것에 의해 여러개의 워드선에 그의 제어게이트가 접속된 메모리셀을 일괄해서 소거할 수 있다. 본 소거에서는 상기 ACEE의 라이트동작과는 달리 데이타선에 제1극성을 갖는 전압을 인가해서 라이트가 실행되지 않는 메모리셀을 거쳐서 소오스선을 충전하는 일이 없으므로, 소오스선의 충전전류등에 의한 핫캐리어열화의 문제는 발생하지 않는다.
라이트시에는 제어게이트(5)에 제2극성의 전압을 인가하고 드레인영역(7)에는 제1극성의 전압을 인가하고 소오스영역(6)을 기판전위와 동일 전위로 하는 것에 의해 게이트산확(2)를 통해서 F-N터널현상이 발생하고, 드레인확산층(7)과 부유게이트(3)의 오버랩영역(이하, 드레인확산층 에지영역이라 한다)을 사용해서 전자가 부유게이트(3)에서 드레인확산층측으로 방출되고 메모리셀의 임계값전압이 낮은 상태로 된다. 라이트는 워드선단위로 실행되고 라이트를 실행하는 메모리셀에 대해서는 그것에 접속된 데이타선의 전압을 제1극성으로 하고, 라이트를 실행하지 않는 메모리셀에 대해서는 그것에 접속된 데이타선의 전압을 기판전위와 동일 전위로 하는 것에 의해, 원하는 메모리셀에 라이트가 실행된다.
리드시에 있어서는 선택워드선을 제1극성의 전압으로 하고, 비선택워드선은 기판전위와 동일 전위로 한다. 라이트가 실행되고 있는 메모리셀은 온상태로 되어 전류가 흐르지만, 라이트가 실행되고 있지 않은 메모리셀은 오프상태로서 전류가 흐르지 않는다. 이 때문에, 데이타선에 흐르는 전류 내지는 전압을 데이타선에 접속된 센스앰프를 사용해서 관측하는 것에 의해 메모리셀의 온/오프상태가 얻어진다.
본 발명의 제1실시예를 제1도~제6도를 사용해서 설명한다.
제1도는 메모리셀의 디바이스구조를 도시한 도면, 제2도는 회로구성을 도시한 도면, 제3도는 불휘발성 반도체장치의 블럭구성도, 제4도는 메모리셀구성의 평면도, 제5도는 제4도의 평면도의 A-A′면에 있어서의 단면구조도, 제6도는 제4도의 평면도의 B-B′면에 있어서의 단면구조도이다.
제1도는 본 발명의 메모리셀의 동작을 설명하기 위해 제5도에 도시한 점선으로 둘러싼 영역의 트랜지스터를 간략하게 도시한 도면이다. 실제로는 제5도와 같은 구조의 것을 사용했으므로, 제5도를 사용해서 메모리셀구조를 설명한다. 제5도에는 동일 워드선을 갖는 2비트분의 메모리셀이 도시되어 있다. p형 반도체기판(52)상에 약 7nm의 균일한 막두께를 갖는 게이트절연막(53)을 형성한다. 게이트산화막(53)상에 제1부유게이트전극(54)를 형성하고 제1부유게이트전극(54)의 측면에 절연막(55)를 형성한다. 제1부유게이트전극과 전기적으로 접속되어 있는 제2부유게이트전극(56)을 형성한다. 제2부유게이트전극(56)상에 층간절연막(57)을 거쳐서 워드선으로 되는 제어게이트(58)을 형성한다.
층 절연막에는 실리콘산화막 환산으로 약 15nm의 절연막을 사용하고 있다. 제2부유게이트전극(56)은 제1부유게이트전극(54)보다 면적이 넓게 설계되고, 제2부유게이트전극(56)과 제어게이트(58)사이의 용량을 크게 하고 있다. 또, 제1부유게이트전극(54)는 메모리셀의 게이트길이로 패터닝되어 있다. 제1부유게이트전극(54)에 대해서 자기정합적으로 n형의 소오스영역(62) 및 드레인영역(61)을 형성한다. 소오스영역(62)에는 소오스영역(62)를 형성하는 n형 불순물확산층보다 깊게 p형 확산층영역(64)를 형성하고, 소오스영역의 확산층 배선용의 n형 불순물영역(63)이 형성되어 있다. p형 확산층영역(64)는 메모리셀의 게이트길이가 0.4미크론 이하에 있어서 필요하게 되는 채널스토퍼로서 작용함과 동시에 메모리셀의 열평형상태의 임계값전압의 조정에 사용할 수 있다. 드레인영역(7)과 부유게이트(3)의 오버랩영역(드레인확산층에지)를 사용해서 전자를 터널 방출하므로 드레인영역(61)을 구성하는 n형 불순물확산층의 불순물농도를 소오스영역(62)를 구성하는 n형 불순물확산층의 불순물농도보다 높게 설정하고 있다. 예를들면, 드레인영역은 비소이온주입에 의해 형성하고 표면농도를 1020/㎤이상으로 설정하고 있다.
제2도는 n(예를 들면 16~128)개의 워드선을 1개의 단위로 한 2개의 블럭의 기본회로를 도시한 도면이다. 여기에서는 n개의 메모리셀이 1개의 그룹(11)로 되고 또 1개의 워드선에는 m개의 데이타선에 대응하는 메모리셀이 접속되고, m×n개의 메모리셀이 1개의 블럭으로서 기능한다. 데이타선과 메모리셀의 접속은 그룹마다 콘택트홀영역(12)를 형성하여 데이타선에 접속하고 있다.
즉, 메모리셀을 병렬로 접속하고, 메모리셀의 드레인단자 및 소오스단자를 n형 불순물영역에 의해 형성된 제1공통배선인 드레인확산층배선(13) 및 제2공통배선인 소오스확산층배선(14)를 사용해서 접속하고 있다. 각 데이타선(18)은 저항값이 낮은 금속에 의해 배선되고, n형 MOS트랜지스터로 이루어지는 선택트랜지스터(15),(20)을 거쳐서 블럭내의 드레인확산층배선(서브 데이타선)(13)에 접속된다. n개의 메모리셀은 그의 드레인단자가 드레인확산층배선(13)에 접속되고, 소오스단자는 소오스확산층배선(서브소오스선)(14)에 접속되어 있다. 여기에서, 드레인 및 소오스의 확산층배선의 저항값은 예를 들면 50~500Ω/□이다. 소오스확산층배선(14)는 n형 MOS트랜지스터로 이루어지는 선택트랜지스터(16),(19)를 거쳐서 공통의 소오스배선(17)에 접속되어 있다.
1개의 워드선에 접속되는 데이타선의 갯수m은 예를 들면 512의 정수배로 하고 있다. 왜냐하면, 현재의 고정기억장치의 대체응용을 감안하면 1개의 입출력장치(I/O)에 대해서는 그의 정수배로 하면 취급하기 쉽기 때문이다. 워드선의 갯수n에 대해서는 구성하는 메모리셀의 전기적 특성이나 확산층배선의 저항값에 크게 의존한다. 데이타선에 접속되는 워드선의 갯수를 예를 들면 8192개로 했을 때에는 선택트랜지스터는 8192/n×2개 필요하게 되므로, n을 크게 할수록 선택트랜지스터가 차지하는 면적이 억제된다. 그러나, n이 커지면 확산층배선의 저항값을 무시할 수 없어 메모리셀의 리드특성을 저하시케게 된다. 여기에서는 n으로서 32~256을 사용하고 있다.
제2도에 도시한 바와 같이, 메모리셀을 어레이형상으로 배치하는 것에 의해 칩면적의 저감화를 추진할 수 있다.
제3도를 사용해서 불휘발성 반도체기억장치 칩의 블럭구성을 설명한다. 불휘발성 반도체기억장치의 칩상에 제3도에 도시한 메모리어레이부(31)과 메모리어레이로 연결되는 각 데이타선(32)에는 데이타유지용의 래치회로(33)이 접속되고, 디코더(34)를 거쳐서 공통데이타선에 접속된다. 공통 데이타선은 입력/출력회로에 접속되어 있다. 또, 도시되어 있지는 않지만 단일의 전압레벨을 갖는 외부입력전원단자를 동일 기판상에 갖고 있다. 또한, 동일 칩내에 형성된 다른 메모리어레이에 대해서도 래치회로, 디코더, 공통 데이타선, 입력/출력회로를 마련할 수 있다.
또, 각 메모리블럭에 접속되어 있는 워드선이나 블럭을 선택하기 위한 선택트랜지스터의 구동선은 각각의 디코더(35),(36)에 접속된다. 디코더(35),(36)에는 고전압발생회로(승압회로)(37) 및 부전압발생회로(38)이 접속되어 있다. 이것에 의해 소거시에는 선택워드선에 승압회로(37)로 부터의 고전압이 선택적으로 인가되고, 라이트시에는 부전압 발생회로(38)에서 부전압이 선택된 워드선에 인가된다.
승압회로(37) 및 부전압발생회로(38)은 예를 들면 차지펌프형의 전압변환회로에 의해 구성되고, 3.3V 이하의 단일의 전원전압에서 고전압이나 부전압을 발생할 수 있다.
제18도에 도시한 표 1을 사용해서 본 실시예에 있어서의 데이타의 소거, 라이트, 리드의 각 동작에 있어서의 신호선의 전압관계를 설명한다. 표 1은 워드선WI2에 대해서 소거, 라이트, 리드를 실행하는 1예를 나타내고 있다. 소거상태라는 것은 메모리셀의 임계값전압이 예를 들면 3.3V 이상의 높은 상태에 있는 것을 말하고, 라이트상태라는 것은 임계값전압이 예를들면 0.5~1.5V의 범위에 있는 것을 말한다.
우선, 소거는 W12를 포함하고 있는 블럭1을 활성화시키는 것이 필요하다.
선택트랜지스터(15)와 (16)의 적어도 한쪽을 온상태로 하기 위해 SD1과 SS1을 3.3V로 한다. 이 때, 다른 블럭의 신호선SD2 및 SS2는 0V이다. 선택된 블럭내의 워드선에 대해서는 W12에 12V를 인가하고, 다른 워드선 전부를 0V로 한다. 이 때, 모든 데이타선의 전압을 0V로 하는 것에 의해 W12에 접속된 모든 메모리셀의 부유게이트에는 제어게이트전압과 채널전압이 용량분할된 전압인 6~8V가 인가된다. 이것에 의해, 부유게이트와 채널영역 사이의 게이트산화막에 고전계가 인가되고 F-N터널전류가 흘러 부유게이트에 전자가 주입되고 메모리셀의 임계값전압을 3.3V이상으로 할 수 있다. 소거하는데 소요되는 시간은 약 1밀리초(msec)이다, 다른 워드선상의 메모리셀은 소거되지 않으므로 1개의 워드선상의 메모리셀만 소거하는 것이 가능하게 되고, 예를 들면 512바이트 단위의 소거(섹터소거)가 가능하게 된다. 또, 여러개의 워드선을 동시에 선택하는 것에 의해 다수섹터의 동시소거도 가능하다.
라이트는 우선 각 데이타선마다 마련된 래치회로(제3도의 (33))로 입출력 회로에서 데이타를 전송한다. 다음에, W12를 포함하고 있는 블럭 1을 활성화시키기 위해서 SD1을 3.3V이상의 전압으로 한다. 이때, SS1은 0V로 하고 블럭내 소오스선을 공통소오스선에서 전기적으로 분리한다. 비선택블럭SD2 및 SD2는 0V로 하고, 비선택블럭을 데이타선에서 분리한다. 선택블럭내의 워드선 대해서는 W12에 -7V를 인가하고, 다른 워드선 전부를 예를 들면 전원전압의 3.3V로 한다. 블럭내의 확산층배선에는 각 데이타선에 접속된 래치회로내의 정보에 따라서 0V 또는 예를 들면 3.3V가 인가된다. 메모리셀의 드레인단자가 3.3V인 경우에는 드레인확산층과 부유게이트 사이의 게이트산화막에 고전계가 인가되고, 부유게이트내의 전자가 드레인단자로 방출되어 메모리셀의 임계값 전압을 1V이하로 할 수 있다. 또, 드레인단자 0V인 경우에는 용량결합에서 게산되는 부유게이트전압의 절대값이 작고 게이트산화막을 통과한 터널현상이 발생하지않아 메모리셀의 임계값전압은 변화하지 않는다. 여기에서, 비선택블럭의 워드 전압을 전부 0V로 하고 있지만, 이것에 한정되지 않고 예를 들면 전원전압인 3.3V를 인가해도 좋다.
이 라이트동작에 있어서 전자를 방출하는 시간 즉 라이트시간을 예를 들면 3.3분할하고, 1회의 라이트를 실행할 때마다 메모리셀의 임계값전압을 검증하여 각 데이타선마다 마련된 래치회로중의 데이타와 비교한다. 만약, 임계값이 소정의 값(예를 들면 1V) 이하이면 래치회로 중의 데이타를 리라이트(3.3V~0V) 하여 이후의 라이트가 실행되지 않게 한다. 또, 임계값이 소정의 값(예를 들면 1V)이상이면 또 1회 라이트를 추가한다. 즉, 소정의 낮은 임계값 전압상태로 메모리셀의 임계값전압이 도달했을 때에는 래치회로(33)의 전압이 0V로 되므로, 그 후의 라이트에서는 드레인확산층(7)의 전압이 0V로 되어 전자의 터널현상은 발생하지 않는다. 이 흐름을 반복하는 것에 의해 1개의 워드선상에 존재하고 라이트를 필요로 하는 모든 메모리셀에 데이타의 변동없이 라이트할 수 있다. 이것에 의해, 메모리셀의 임계값전압을 0.5~1.5V로 제어할 수 있음과 동시에 다비트를 동시에 라이트하는 경우에는 낮은 임계값전압의 변동이 억제된다.
이것에 의해, ACEE에 개시된 낮은 임계값전압에 대한 변동의 영향을 본 실시예에서는 회피할 수 있다.
이상, 데이타선에 3.3V가 인가된 메모리셀에 관해서만 임계값전압을 저하시킬 수 있어 데이타의 라이트가 실행된다. 상기 라이트에 소요되는 시간은 약 1밀리초이다. 상기 데이타선에 인가되는 전압은 동일 워드선상의 라이트를 실행하지 않는 메모리셀에 대한 디스터브특성으로 결정된다. 즉, 라이트를 실행하지 않는 셀에서는 드레인단자에 0V, 워드선에 -7C가 인가되게 되므로 부유게이트에서 전자가 서서히 방출되게 한다. 비라이트셀에 있어서의 전자의 방출을 억제하기 위해 라이트셀과 비라이트셀 사이에서 드레인전압의 차를 높이는 것이 필요하게 된다. 본 실시예에서는 3.3V를 사용하고 있지만 3.3V이상의 전압을 사용하는 것에 의해 비라이트셀의 열화를 더욱 억제할 수 있다.
본 실시예에서는 라이트시의 선택블럭중의 비선택메모리셀의 워드선(W11,W1n)에는 3.3V의 전압이 인가되어 있다. 이것은 메모리셀의 동작마진을 향상시키기 위해서이다. 비선택의 워드선에 인가하는 전압은 메모리셀의 리라이트회수에 의존해서 결정된다. 비선택의 메모리셀이 높은 임계값전압을 갖는 경우에는 부유게이트에서 드레인단자로 매우 작은 터널전류가 흘러 전자가 부유게이트에서 방출될 가능성이 있다. 비선택의 메모리셀이 받는 리라이트 총시간은 동일 블럭중의 다른 모든 워드선이 100만회 리라이트된 경우에 31개 ×100만회×1밀리초=31,000초로 된다. 적어도 상기의 시간내에만 메모리셀의 데이타가 유지되는 것이 필요하게 된다. 메모리셀의 열평형상태의 임계값전압이 높은 경우에는 비선택의 워드선의 전압을 0V로 해도 데이타를 유지할 수 있지만, 열평형상태의 임게값전압을 낮게 할 때 예를 들면 0.5V로 할 때에는 비선택의 워드선의 전압을 1V이상으로 하는 것이 필요하게 된다. 이와 같이 메모리셀의 열평형상태의 임계값전압의 설계범위를 확장하는 경우에는 비선택워드선에 정전압을 인가하는 것이 필요하지만, 여기에서는 간소화를 위해 전원전압과 동일한 3.3V를 사용하고 있다.
이와 같이 비선택워드선에 인가하는 전압을 3.3V로 하고 있으므로, 본 발명의 불휘발성 반도체기억장치에서는 데이타선마다 소오스배선을 분리하는 것이 필요하게 된다. 왜냐하면, 제2도에 도시한 메모리셀의 그룹(11)중의 비선택워드선에 접속된 메모리셀의 임계값전압이 낮은 경우에는 비선택워드선이 3.3V이기 때문에 온상태로 되어 드레인단자(드레인측 확산층배선)에 인가된 전압이 소오스측으로 공급된다. 따라서, 소오스단자가 공통으로 되어 있으면 소오스전압이 상승하거나 과잉 드레인전류가 흐르게 된다.
본 실시예에서는 메모리셀의 열평형상태의 임계값전압의 설계범위를 확장하는 경우를 기술했지만, 열평형상태의 임계값전압을 최적화한 경우에는 비선택워드선의 전압을 0V로 해도 데이타를 유지할 수 있어 소오스단자의 분리가 불필요하게 되어 SS1에 연결되는 선택트랜지스터를 생략하는 것이 가능하게 된다.
리드는 W12를 포함하고 있는 블럭1을 활성화시키기 위해 선택트랜지스터(15)와 (16)에 대한 SD1과 SS1을 3.3V 이상으로 한다. 선택블럭내의 워드선에 대해서는 W12에 3.3V를 인가하고, 다른 워드선 전부를 0V로 한다. 데이타선에는 일정한 리드전압을 인가한다. 이때, 대상으로 되는 메모리셀의 임계값전압이 낮은 경우에는 데이타선의 전압이 하강하고 높은 경우에는 일정 전압으로 유지되므로, 이 전압차를 리드하는 것에 의해 메모리셀 데이타를 판정할 수 있다.
본 실시예의 평면구조 및 단면구조를 제4도~제6도에 의해 설명한다.
제4도에 도시한 바와 같이 데이타선(41)방향으로 소자분리영역(42)가 형성되고, 데이타선을 구성하는 금속배선(41)은 콘택트홀(43)을 거쳐서 선택트랜지스터의 드레인확산층(44)에 접속되어 있다. 드레인확산층(44)는 선택트랜지스터의 게이트(45)를 거쳐서 메모리셀블럭내의 드레인확산층에 접속되어 있다. 메모리셀의 트랜지스터영역은 제1층째의 부유게이트를 정의하는 영역(46)(테두리로 둘러싸인 외측)과 워드선을 정의하는 영역(47)이 교차하는 영역이다. 메모리셀의 부유게이트는 2층구조로 이루어지고, 제2층째의 부유게이트는 영역(48)에 의해 정의된다. 영역(46)과 소자분리영역(42) 사이는 확산층배선영역으로 되지만 드레인측과 대향해서 소오스측의 확산층영역이 형성된다. 소오스측의 확산층영역은 선택 트랜지스터의 게이트(49)를 거쳐서 공통소오스영역(50)에 접속된다.
제5도는 제4도의 평면도의 A-A′의 단면구조도이고, 제6도는 B-B′의 단면구조도이다. 각 메모리셀영역은 LOCOS(Local Oxidation of Silicon)산화막에 의해 형성된 소자분리영역(51)에 의해 분리되어 있다. 부유게이트는 2층구조에 의해 형성되어 있지만 이것은 부유게이트전극과 워드선의 용량결합값을 높이고, 라이트/소거전압을 저하시키는 것이 목적이다. 따라서, 프로세스 간략화를 중시하는 경우에는 부유게이트(56)을 반드시 형성할 필요는 없다. 본 실시예의 메모리셀은 p형 실리콘기판상에 형성되어 있지만, p형 시릴콘기판상으로서 CMOS프로세스에 의해 형성된 p형 웰영역상 및 n형 실리콘기판상의 p형 웰영역상에 있어서도 형성할 수 있다. 데이타선과 평행한 단면(제6도)에서는 워드선이 최소가공치수로 등간격으로 형성되고, 제1 및 제2부유게이트전극(54), (56), 더 나아가서는 층간절연막(57)과 워드선으로 되는 제어게이트(58)이 적층구조를 이루고 있다. 워드선사이는 이온주입에 의해 도입된 n형 불순물영역(76)에 의해 분리되어 있다.
본 실시예에서는 워드선과 평행한 A-A′면에 있어서 최소가공치수의 약 3배의 길이로 형성할 수 있고, B-B′면에서는 2배의 길이로 1비트가 형성되어 있다. 즉, 0.35미크론의 최소가공 정밀도하에서는 메모리셀면적을 약 0.74평방미크론(㎛2)으로 하는 것이 가능하게 된다.
본 발명의 제2실시예를 제8도 및 제9도를 사용해서 설명한다.
제8도는 메모리블럭의 평면도를 도시한 도면이다. 본 발명의 제1실시예의 동작부분에서 설명한 바와 같이 열평형상태의 임계값전압을 최저화한 경우에는 비선택 워드선의 전압을 0V로 해도 데이타를 유지할 수 있고 소오스단자의 분리가 불필요하게 되어 소오스단자측에 연결되는 선택트랜지스터를 생략하는 것이 가능하게 된다. 제8도의 평면도는 메모리셀의 소오스단자를 공통화했을 때의 평면패턴을 도시한 도면이다. 즉, 제1층째의 부유게이트를 정의하는 영역(46)(테두리로 둘러싸인 외측)과 워드선을 정의하는 영역(47)이 교차하는 영역으로 정의된 메모리셀의 트랜지스터영역은 LOCOS영역을 거치지 않고 인접 메모리셀의 트랜지스터영역과 접하고 있다. 제9도에 제8도의 A-A′면에 있어서의 단면구조도를 도시한다. 또, 제8도의 B-B′면에 있어서의 단면구조도는 제6도와 같다. 소오스영역(63)은 워드선(58)상의 2개의 메모리셀에 있어서 공용하고, 드레인확산층(61)은 각각의 메모리셀에 독립해서 형성하고 있다. 이것에 의해 워드선방향의 메모리셀의 길이를 축소하는 것이 가능하게 되어 메모리셀 면적을 더욱 축소할 수 있다. 또, 본 메모리셀구조의 동작은 제19도에 도시한 표 2에 나타낸 바와 같다.
제10도는 제3실시예를 도시한 도면이다. 제1실시예의 제1부유게이트(54)의 측면에 형성되는 절연막으로서 측벽의 퇴적산화막(71)과 열산화공정에 의해 형성된 50~300nm의 막두께를 갖는 열산화막(72)를 사용하고 있다. 측벽의 퇴적산화막(71)은 CVD법에 의한 실리콘산화막이나 실리콘질화막을 사용할 수 있다. 단, 메모리셀의 리라이트신뢰성 향상의 면에서 실리콘산화막을 사용하는 것이 바람직하다. 본 구조에 의해 확산층배선으로 되는 불순물확산층(63)을 제1부유게이트(54) 및 측벽의 퇴적산화막(71)을 마스크로 한 이온주입법에 의해 용이하게 형성하는 것이 가능하게 된다. 또, 제11도에 도시한 바와 같이 제5도에 있어서의 절연막(55)로서 열산화막(72)와 실리콘산화막(73) 및 실리콘질화막(74)를 사용할 수 있다. 여기에서는 실리콘산화막(73)의 바닥 및 상기 실리콘산화막(73)과 제1부유게이트(54) 사이에 실리콘질화막(74)를 형성하고 열산화공정에 의해 열산화막(72)를 형성하는 경우에 있어서 문제로 되는 부유게이트 바로 아래로의 버즈비크(birds beak)의 진입을 억제하고 있다.
본 실시예에서는 퇴적산화막이나 실리콘질화막을 부유게이트(54)의 측면에 형성하는 것에 의해 부유게이트(56)과 실리콘기판 사이의 열산화막(72)의 형성을 용이하게 하고 있다. 일반적으로 열산화막(72)를 부유게이트(54) 근방에 형성하고자 하면 열산화공정에 의해 버즈비크영역이 터널산화막(53)으로 침입하여 터널산화막의 막두께가 두꺼워진다. 본 실시예에서는 퇴적산화막이나 실리콘질화막을 사용하는 것에 의해 부유게이트측면에 있어서의 산화의 진행을 억제해서 터널산화막의 후막화를 방지하고 메모리셀 특성의 열화 방지가 가능하게 되고 있다.
제12도는 제4실시예를 도시한 도면이다. 제3실시예에 대해서 소자분리영역에 얕은 홈의 소자분리구조(75)를 사용하고 있다. 예를들면, 256메가비트의 대용량메모리를 실현하는 0.35미크론 이하의 룰에서는 열산화공정에 의해 형성된 실리콘산화막으로 폭이 좁은 소자분리영역을 형성하는 것이 곤란하게 된다. 특히, 본 방식의 불휘발성 메모리셀에서 충분한 터널전류를 얻기 위해서는 제1부유게이트와 드레인측 확산층의 오버랩을 취하는 것이 필요하다. 예를 들면, 드레인측 n형 확산층의 접합깊이를 0.1미크론 이상으로 하는 것이 필요하고 얕은 홈영역의 깊이를 적어도 0.2미크론정도 취하는 것이 필요하다.
제13도는 제5실시예를 도시한 도면이다. 제4실시예에서는 부유게이트가 2층구조로 형성되어 있었지만, 본 실시예에서는 제1층째의 부유게이트(54)만으로 형성되어 있다. 이 때문에, 층간절연막(57)은 부유게이트(54) 상 및 부유게이트(54)의 측면에 형성되는 퇴적산화막(71)상에도 형성되어 있다. 본 실시예에서는 부유게이트(54)와 제어게이트(58)의 용량이 작게 되어 있으므로, 리라이트시에 필요하게 되는 제어게이트전압을 다소 높게 설정할 필요가 있거나 또는 리라이트시간을 길게 하는 것이 필요하게 된다. 그러나, 부유게이트가 1층구조이므로 메모리셀 형성공정이 간략화되어 있어 고속성을 필요로 하지 않는 외부메모리 기억장치로의 용도에 대해서 저렴한 불휘발성 반도체기억장치를 제공할 수 있다.
제14도는 제6실시예를 도시한 도면이다. 제3실시예에서는 제10도에 도시한 바와 같이 퇴적산화막(71)을 내산화성막으로 해서 열산화막(72)를 형성했지만, 본 실시예에서는 퇴적산화막(71)을 형성하지 않고 열산화막(72)를 형성하고 있으므로, 퇴적산화막의 형성공정을 생략할 수 있어 프로세스공정의 삭감이 가능하게 된다.
제15도는 제7실시예를 도시한 도면이다. 제6실시예에서는 제14도에 도시한 바와 같이 부유게이트전극이 제1부유게이트(54)와 제2부유게이트(56)의 2층 구조로 되어 있었지만, 본 실시예에서는 제2층째의 부유게이트전극의 1층구조로 하고 있다. 이것은 먼저 열산화막(72)를 형성하고 부유게이트전극(56)을 형성하는 것에 의해 달성할 수 있다. 본 실시예도 부유게이트의 1층화가 가능하게 되므로 프로세스공정을 간략화할 수 있다.
제16도는 제8실시예를 도시한 도면이다. 제1실시예에서는 제5도에 도시한 바와 같이 채널스토퍼용 p형 확산층영역(64)가 소오스단자측에 형성되어 있었지만, 본 실시예에서는 소오스, 드레인단자의 양측에 p형 확산층영역을 예를들면 각도이온주입법에 의해 형성하고 있다. 이것에 의해 프로세스공정을 간략화할 수 있다.
이상 기술한 본 발명의 메모리셀구조 및 예를 들면 512바이트를 기본 단위로 한 섹터구조, 워드선을 32~64개 그룹화하는 것에 의해 콘택트홀의 면적을 저감한 블럭화구조, 더 나아가서는 리라이트방식을 변경한 것에 의해 저전압 단일 전원구동의 고속 대용량 불휘발성 반도체기억장치를 제작하는 것이 가능하게 되었다. 본 불휘발성 반도체기억장치를 사용해서 카드형의 데이타기억장치를 형성하는 것이 가능하게 되고 워크스테이션용 외부기억장치로서, 또 전자스틸카메라의 기억장치로서 사용할 수 있다. 제 1 실시예에 기술한 바와 같이 워드선이 섹터마다 분할되어 있으므로 임의의 규모에서의 데이타소거단위의 설정이 가능하고 상기 기억장치의 일부를 시스템의 프로그램영역으로 분리하고 나머지를 데이타영역으로서 확보할 수 있다.
제17도는 메모리셀의 리라이트회수에 대한 전류구동능력의 의존성을 도시한 도면이다. 종래의 핫캐리어에 의한 라이트를 실행한 경우 및 워드선에 정전압을 인가해서 터널현상을 이용한 라이트를 실행한 경우와 본 발명의 워드선에 부전압을 인가해서 터널현상을 이용한 라이트를 실행한 경우의 비교를 하고 있다. 이것에서도 명확한 바와 같이 본 발명의 워드선에 부전압을 인가해서 터널현상을 이용한 라이트를 실행한 경우에는 전류구동능력β의 저하가 억제되는 것을 알 수 있다. 핫캐리어에 대해서는 상세한 설명을 생략하지만 워드선에 정전압을 인가해서 터널현상을 이용한 라이트를 실행한 경우 즉 라이트동작시 제어게이트를 접지하고 드레인확산층에 정전압Vp를 인가하는 경우에는 드레인단에 있어서 발생한 전자정공쌍중 정공이 전계의 방향에 따라서 게이트산화막에 주입된다. 리라이트회수가 적은 경우에는 정공의 주입량도 적어 열화는 드레인단에서만 발생하여 메모리셀의 β를 저하시키게 되지는 않지만, 리라이트회수가 증가해 가면 정공의 주입량도 증가하여 열화가 드레인단에서 소오스근방까지 확대된다. 이 때문에, 메모리셀의 β가 저하해 가는 것이다. 그러나, 본 발명의 워드선에 부전압을 인가해서 터널현상을 이용한 라이트를 실행한 경우에는 드레인전압을 예를 들면 3.3V정도의 정전압으로 하는 것에 의해 드레인단에 있어서 발생하는 전자정공쌍을 억제하는 것이 가능하게 되어 메모리셀의 β의 저하를 방지할 수 있다.
본 발명에 의하면, 전기적으로 리라이트가능한 불휘발성 반도체기억장치에 있어서, 부유게이트전극과 드레인/소오스/기판의 각 확산층 사이의 터널현상을 이용해서 라이트, 소거의 양 동작을 실행하기 때문에, 라이트, 소거의 양 동작 모두 1비트당 소비전류가 10nA정도로서 소비전력을 억제할 수 있다. 이 때문에, 전류구동능력이 작은 승압회로를 사용할 수 있게 되어 라이트, 소거에 필요한 고전압을 발생하는데 필요한 승압 및 강압회로를 칩내에 형성하는 것이 가능하게 되고, 고속인 불휘발성 반도체기억장치를 사용하면서 3.3V의 단일전원에 의한 라이트, 소거, 리드를 실행하는 것이 가능하게 된다.
또, 소거시에는 1개의 워드선에만 고전압(12V)를 인가하고 다른 워드선을 접지하는 것에 의해 1개의 워드선에 접속된 모든 메모리셀을 소거할 수 있다. 따라서, 1개의 워드선에 여러개의 메모리셀을 병렬로 접속하면 1개의 워드선을 1개의 섹터로 정의해서 여러개의 메모리셀을 동시에 소거(섹터소거방식)할 수 있다. 도, 여러개의 워드선을 선택하는 것에 의해 여러개의 워드선상의 메모리셀을 일괄해서 소거할 수 있다.
라이트시에는 라이트상태로서 소정의 낮은 임계값 전압상태로 메모리셀의 임계값전압이 도달했을 때에는 래치회로(33)의 전압이 0V로 되므로, 그 후의 라이트시에는 드레인 확산층(7)의 전압이 0V로 되어 전자의 터널현상은 발생하지 않는다. 따라서, 다비트를 동시에 라이트하는 경우에도 낮은 임계값전압의 변동이 억제된다.
리드시에 있어서는 선택워드선을 Vcc로 하고 비선택워드선은 접지상태로 하므로 라이트상태에 있는 메모리셀은 온상태로 되어 전류가 흐르지만, 라이트가 실행되고 있지 않은 메모리셀은 오프상태로서 전류가 흐르지 않는다. 이 때문에, 데이타선에 흐르는 전류 내지는 전압을 데이타선에 접속된 센스앰프를 사용해서 관측하는 것에 의해 메모리셀의 온/오프상태를 얻을 수 있다.
이상, 라이트 및 소거동작을 메모리셀의 채널영역내의 확산층과 부유게이트 사이의 터널현상에 의해 달성할 수 있으므로, 터널영역면적를 저감할 수 있어 메모리셀면적의 미세화가 가능하게 되었다. 즉, 종래의 NOR형 플래시메모리셀과 동등 또는 더욱 작은 메모리셀면적을 달성할 수 있다.
또, 데이타라이트시의 워드선에 부전압을 사용하여 데이타라이트시의 드레인전압을 전원전압(예를 들면 3.3v)정도로 저전압화할 수 있으므로 데이타선측의 디코더계등의 주변회로의 고내압화가 불필요하게 되어 주변회로 면적을 저감시킬 수 있음과 동시에 데이타의 리라이트시에 있어서의 드레인단에서의 전자정공쌍발생의 억제 및 채널부의 게이트산화막 열화의 방직 가능하게 되고 106회 리라이트후에도 전류구동능력의 저하를 방지할 수 있다. 또, 라이트시에 비선택워드선에 인가하는 디스터브방지용 전압을 고작 전원전압의 3.3v로 할 수 있으므로 승압전원을 사용할 필요가 없게 되어 라이트신간을 단축할 수 있다.
또, 여러개(예를 들면 16개~128개)의 메모리셀을 1개의 단위로 한 그룹에 대해서 1개의 콘택트홀영역을 형성하고 있으므로 콘택트홀이 메모리어레이에 있어서 차지하는 면적이 저감되고 메모리셀의 미세화가 가능하게 되어 64M나 256M 등의 대용량의 불휘발성 기억장치를 실현할 수 있다.
본 발명에 의해 제작된 대규모 불휘발성 반도체메모리칩에 의해 소형의 휴대용 기기에 사용되는 대용량 파일시스템이나 파일카드를 실현할 수 있음과 동시에 다량의 화상데이타를 처리하는 전자스틸카메라용의 데이타보존용 파일시스템을 구축할 수 있으며, 더 나아가서는 고품질의 음악 감상용 카드형의휴대형 녹음재생기의 제작이 가능하게 된다.
이상의 기술에 의해 제2도에 도시한 회로구성을 취하는 것이 가능하게 되었으므로, 미세화된 메모리셀을 사용하는 것에 부가해서 콘택트홀의 갯수를 감소시켜 실효적인 메모리셀면적의 저감화가 도모되어 64M나 256M 등의 대용량 불휘발성 기억장치를 실현할 수 있다.

Claims (8)

  1. 전기적으로 라이트/소거 가능한 기능을 갖는 불휘발성 반도체 기억장치로서, 행과 열을 갖는 매트릭스형상으로 배치된 여러개의 메모리셀을 각각 갖는 여러개의 메모리어레이를 포함하고, 상기 메모리셀의 각각은 반도체기판에 서로 분리해서 배치된 소오스영역과 드레인영역, 상기 소오스영역의 표면에서 상기 드레인영역의 표면으로 거의 균일한 두께를 갖는 게이트절연막, 상기 게이트절연막상에 형성된 부유게이트전극 및 층간절연막을 거쳐서 상기 부유게이트전극상에 형성된 제어게이트를 구비한 1개의 MOSFET로 이루어지는 1트랜지스터형 메모리셀이고, 상기 메모리어레이의 각각에 있어서 동일 열상의 상기 여러개의 메모리셀의 상기 MOSFET의 상기 드레인영역이 1개의 서브 데이타선에 접속되고, 상기 동일 열상의 상기 메모리어레이의 각각의 상기 서브 데이타선이 드레인측 스위치 MOSFET를 거쳐서 1개의 메인 데이타선에 접속되고, 상기 메모리어레이의 각각에 있어서 동일 열상의 상기 메모리셀의 각각의 상기 MOSFET의 상기 소오스영역이 1개의 서브 소오스선에 접속되고, 상기 동일 열상의 상기 메모리어레이의 각각의 상기 서브 소오스선이 소오스측 스위치 MOSFET를 거쳐서 1개의 공통 소오스선에 접속되고, 상기 메모리어레이의 각각에 있어서 동일 행상의 상기 메모리셀의 각각의 상기 MOSFET의 상기 제어게이트가 1개의 워드선에 접속되고, 상기 메모리셀 중의 1개의 MOSFET의 부유게이트에 유지된 전하를 없애기 위해서 전기적 라이트동작을 실행하는 경우, 상기 드레인영역과 상기 기판 사이의 접합부에 역바이어스를 인가하는 극성을 갖는 제1전압이 상기 전기적 라이트동작의 대상으로 될 메모리셀의 MOSFET의 드레인영역에 인가되고, 상기 반도체기판에 대해 상기 제1전압과는 다른 극성을 갖는 제2전압이 상기 메모리셀의 MOSFET의 상기 제어게이트에 인가되고, 상기 소오스측 스위치MOSFET를 턴오프상태로 하고, 상기 메모리셀 중의 1개의 MOSFET의 부유게이트에 전하를 주입하도록 전기적 소거동작을 실행하는 경우, 상기 반도체기판에 대해 상기 제1전압과 동일한 극성을 갖는 제3전압이 상기 전기적 소거동작의 대상으로 될 메모리셀의 MOSFET의 각각의 상기 제어게이트에 인가되고, 상기 소거동작의 대상으로 될 상기 메모리셀의 상기 MOSFET의 다른 전극과 다른 메모리셀의 MOSFET의 전극을 모두 상기 반도체기판과 동일한 전압으로 유지하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 전기적 라이트동작을 실행하는 경우, 상기 제1전압과 동일한 극성을 갖는 전압이 상기 라이트동작의 대상으로 되지 않는 상기 메모리셀의 상기 제어게이트에 인가되는 불휘발성 반도체기억장치.
  3. 제2항에 있어서, 상기 서브 소오스선과 상시 서브 데이타선의 각각은 상기 반도체기판의 내부에 형성된 불순물층에 의해 형성되고, 상기 서브 소오스선과 상시 서브 데이타선은 서로 평행하게 배치되는 불휘발성 반도체기억장치.
  4. 제2항에 있어서, 상기 전기적 라이트동작을 실행하는 경우 상기 메모리셀의 상기 드레인영역과 상기 부유게이트 사이의 터널현상에 의해 상기 부유게이트에서 전자를 방출하고, 상기 소거동작을 실행하는 경우 상기 반도체기판과 상기 부유게이트 사이의 터널현상에 의해 상기 부유게이트로 전자를 주입하는 불휘발성 반도체기억장치.
  5. 제2항에 있어서, 상기 부유게이트는 게이트산화막을 거쳐서 상기 반도체기판에 접속된 제1도전체층과 상기 제1도전체층상에 형성되고 상기 제1도전체층보다 큰 영역을 갖는 제2도전체층으로 이루어지는 적층구조를 갖고, 상기 제1도전체층과 상기 제2도전체층이 서로 전기적으로 접속되고, 상기 제1도전체층의 측벽에 제1절연막이 형성되고, 상기 제2도전체층과 상기 소오스영역 및 상기 드레인영역 사이에 제2절연막이 형성되는 불휘발성 반도체기억장치.
  6. 제2항에 있어서, 상기 제1도전체층의 측벽에 형성된 상기 제1절연막의 적어도 일부에 실리콘질화막을 사용하는 불휘발성 반도체기억장치.
  7. 제2항에 있어서, 상기 반도체기판에 인가될 전압에 대해서 정전압을 발생하는 정전압 발생회로, 상기 반도체기판에 인가될 전압에 대해서 부전압을 발생하는 부전압발생회로 및 단일의 외부공급 전원전압을 받는 전원단자를 더 포함하는 불휘발성 반도체기억장치.
  8. 전기적으로 라이트/소거 가능한 기능을 갖는 불휘발성 반도체 기억장치로서, 행과 열을 갖는 매트릭스형상으로 배치된 여러개의 메모리셀을 각각 갖는 여러개의 메모리어레이를 포함하고, 상기 메모리셀의 각각은 반도체기판의 소정의 부분에 서로 분리해서 배치된 소오스영역과 드레인영역, 상기 소오스영역의 표면에서 상기 드레인영역의 표면으로 거의 균일한 두께를 갖는 게이트절연막, 상기 게이트절연막상에 형성된 부유게이트전극 및 층간절연막을 거쳐서 상기 부유게이트전극상에 형성된 제어게이트를 구비한 1개의 MOSFET로 이루어지는 1트랜지스터형 메모리셀이고, 상기 메모리어레이의 각각에 있어서 동일 열상의 상기 여러개의 메모리셀의 상기 MOSFET의 상기 드레인영역이 1개의 데이타선에 접속되고, 상기 메모리어레이의 각각에 있어서 동일 열상의 상기 메모리셀의 각각의 상기 MOSFET의 상기 소오스영역이 1개의 서브 소오스선에 접속되고, 상기 동일 열상의 상기 메모리어레이의 각각의 상기 서브 소오스선이 소오스측 스위치 MOSFET를 거쳐서 1개의 공통 소오스선에 접속되고, 상기 메모리어레이의 각각에 있어서 동일 행상의 상기 메모리셀의 각각의 상기 MOSFET의 상기 제어게이트가 1개의 워드선에 접속되고, 상기 메모리셀 중의 1개의 상기 MOSET의 부유게이트전극에 유지된 전하를 없애기 위하여 전기적 라이트동작을 실행하는 경우, 상기 드레인영역과 상기 기판의 상기 소정의 부분 사이의 접합부 역바이어스를 인가하는 극성을 갖는 제1전압이 상기 전기적 라이트동작의 대상으로 될 메모리셀의 MOSFET의 드레인영역에 인가되고, 상기 반도체기판의 상기 소정의 부분에 대해 상기 제1전압과는 다른 극성을 갖는 제2전압이 상기 메모리셀의 MOSFET의 상기 제어게이트에 인가되고, 상기 소오스측 스위치MOSFET를 턴오프상태로 하고, 상기 메모리셀 중의 1개의 MOSFET의 부유게이트로 전하를 주입하도록 전기적 소거동작을 실행하는 경우, 상기 반도체기판의 상기 소정의 부분에 대해 상기 제1전압과 동일한 극성을 갖는 제3전압이 상기 전기적 소거동작의 대상으로 될 메모리셀의 MOSFET의 각각의 상기 제어게이트에 인가되고, 상기 소거동작의 대상으로될 상기 메모리셀의 상기 MOSFET의 다른 전극과 다른 메모리셀의MOSFET의 전극을 모두 상기 반도체기판의 상기 소정의 부분과 동일한 전압으로 유지하고, 상기 소오스측 스위치MOSFET를 턴온상태로 하는 불휘발성 반도체기억장치.
KR1019930011897A 1992-07-06 1993-06-29 불휘발성 반도체기억장치 KR100279782B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP17797392 1992-07-06
JP92-177973 1992-07-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1019980024278A Division KR100332000B1 (ko) 1992-07-06 1998-06-26 불휘발성 반도체기억장치

Publications (2)

Publication Number Publication Date
KR940006142A KR940006142A (ko) 1994-03-23
KR100279782B1 true KR100279782B1 (ko) 2001-02-01

Family

ID=16040319

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019930011897A KR100279782B1 (ko) 1992-07-06 1993-06-29 불휘발성 반도체기억장치
KR1019980024278A KR100332000B1 (ko) 1992-07-06 1998-06-26 불휘발성 반도체기억장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1019980024278A KR100332000B1 (ko) 1992-07-06 1998-06-26 불휘발성 반도체기억장치

Country Status (2)

Country Link
JP (1) JP2000163982A (ko)
KR (2) KR100279782B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026153A (ja) * 2000-07-10 2002-01-25 Toshiba Corp 半導体メモリ
KR101248941B1 (ko) * 2006-03-11 2013-03-29 삼성전자주식회사 메모리 소자의 프로그램 및 소거 방법
CN113921065A (zh) * 2021-09-30 2022-01-11 中天弘宇集成电路有限责任公司 存储器的编程方法

Also Published As

Publication number Publication date
KR940006142A (ko) 1994-03-23
JP2000163982A (ja) 2000-06-16
KR100332000B1 (ko) 2002-06-20

Similar Documents

Publication Publication Date Title
US5592415A (en) Non-volatile semiconductor memory
KR940000899B1 (ko) 공통제어게이트 구동회로를 갖춘 nand셀형 prom
US5596523A (en) Electrically erasable programmable read-only memory with an array of one-transistor memory cells
KR19990029125A (ko) 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치
JP3231437B2 (ja) 不揮発性半導体記憶装置
US4878199A (en) Semiconductor memory device
US6284601B1 (en) Method for fabricating electrically selectable and alterable memory cells
US5355332A (en) Electrically erasable programmable read-only memory with an array of one-transistor memory cells
KR100279782B1 (ko) 불휘발성 반도체기억장치
JPS63268195A (ja) 不揮発性半導体メモリ
US6515912B1 (en) Semiconductor device
JP3383429B2 (ja) 不揮発性半導体記憶装置およびデータ書き込み方法
KR100375427B1 (ko) 병렬형불휘발성반도체기억장치및그장치의사용방법
KR19980064702A (ko) 트랜지스터, 트랜지스터 어레이, 반도체 메모리 및 트랜지스터어레이의 제조 방법
JP3540881B2 (ja) 不揮発性半導体記憶装置の書き込み方法
JP2885413B2 (ja) 不揮発性半導体メモリ装置
KR0150789B1 (ko) 불휘발성 반도체 기억장치
JP3104978B2 (ja) 不揮発性半導体記憶装置の制御方法
JPH0793014B2 (ja) 半導体メモリ
JP2002110831A (ja) 不揮発性半導体記憶装置
JPH02177097A (ja) 不揮発性半導体メモリ装置
JPH0869698A (ja) メモリシステム
JPS63266883A (ja) 不揮発性半導体メモリ
JPH0793013B2 (ja) 半導体メモリ
JPH0644630B2 (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121101

Year of fee payment: 13

EXPY Expiration of term