KR100375427B1 - 병렬형불휘발성반도체기억장치및그장치의사용방법 - Google Patents

Abstract

대규모 집적회로에 의해 구성하는 경우에 적용해서 적합한 병렬형 불휘발성 반도체기억장치 및 그 장치의 사용방법에 관한 것으로, 매우 고밀도의 전기적 리라이트 가능한 불휘발성 기억장치를 용이하게 실현하기 위해, 반도체기판상에 형성된 제어게이트, 부유게이트, 게이트절연막, 드레인영역 및 소오스영역을 구비한 MOS트랜지스터로 이루어지는 여러개의 메모리셀을 매트릭스형상으로 배치하고, 제어게이트의 상호간을 행마다 개별의 워드선에 의해 접속하고, 드레인영역의 상호간을 열마다 개별의 데이타선에 의해 접속하고 또한 소오스영역의 상호간을 열마다 개별의 소오스선에 의해 접속하는 것에 의해서 구성한 병렬접속의 메모리어레이로 이루어지는 반도체 기억장치에 있어서, 메모리셀을 구성하는 개개의 MOS트랜지스터는 하나의 도전형의 반도체기판상에 이 기판과 전기적으로 분리해서 형성된 동일 도전형의 웰층내에 드레인영역 및 소오스영역을 각각 형성해서 이루어지는 것이고, 또한 각 메모리셀의 웰층의 상호간은 웰배선에 의해서 공통으로 접속되는 구성으로 하였다.

이러한 구성으로 하는 것에 의해, 드레인영역에 있어서의 누설전류의 발생이 방지되어 누설전류에 따른 절연막의 열화를 회피할 수 있고, 고집적 반도체기억장치를 실현할 수 있게 된다.

Description

병렬형 불휘발성 반도체기억장치 및 그 장치의 사용방법

본 발명은 전기적 리라이트 가능한 병렬형 불휘발성 반도체 기억장치 및 그 장치의 사용방법, 특히 대규모 집적회로에 의해 구성하는 경우에 적용해서 적합한 병렬형 불휘발성 반도체기억장치 및 그 장치의 사용방법에 관한 것이다.

일반적으로, 전기적 리라이트 가능한 병렬형 불휘발성 반도체기억장치는, 예를 들면 p형 실리콘기판의 표면영역내에 형성된 n형 드레인영역 및 n형 소오스영역, 이들 영역을 포함하는 기판표면에 형성된 게이트절연막, 상기 절연막상에 형성된 부유게이트 및 층간절연막을 거쳐서 상기 부유게이트상에 형성된 제어게이트를 각각 구비한 여러개의 MOS형 전계효과 트랜지스터 (이하, 「MOS트랜지스터」라 한다)로 이루어지는 메모리셀을 매트릭스형상으로 배열하는 것에 의해서 구성한다. 메모리어레이를 구성하는 여러개의 메모리셀은 제어게이트의 상호간을 행마다 개별의 워드선에 의해서 접속하고, 드레인영역의 상호간을 열마다 개별의 데이타선에의해서 접속하고, 소오스영역의 상호간을 열마다 개별의 소오스선에 의해서 접속해서 사용한다(예를 들면 일본국 특허 공개 공보 평성 6-77437호 참조).

데이타의 라이트 및 소거는 게이트절연막에 있어서의 전자의 터널현상(Fowler-Nordheim현상: 이하 「F-N현상」으로 표기한다)을 이용하는 것에 의해서 실행한다. 즉, 제어게이트에 부전압을 부가하고, 드레인영역에 정전압을 부가하고, 소오스영역을 기판전압(0(零)전압)으로 유지한 경우는 드레인영역과 부유게이트의 오버랩부분에 있어서의 게이트절연막에 F-N현상이 발생하고, 부유게이트에서 드레인영역에 대해 전자가 방출되어 데이타의 라이트가 실행되고, 한편 제어게이트에 정전압을 부가하고, 드레인영역 및 소오스영역을 기판전압으로 유지한 경우는 게이트절연막의 전면에 있어서 F-N현상이 발생하고, 채널영역 전체에서 부유게이트에 대해 전자가 주입되어 데이타의 소거가 실행된다.

상기 종래기술의 경우, 효율적인 데이타 라이트를 실행하기 위해서는 적어도 6V 이상의 내압을 드레인영역이 갖도록 하는 것이 바람직하고, 그를 위해서는 부유게이트와 드레인영역사이에 적어도 0.15㎛ 정도의 길이의 오버랩부분을 형성하는 것이 필요하다. 종래의 가공기술에 의해서 형성할 수 있는 부유게이트의 실효길이는 최소의 경우에 0.4㎛정도이므로, 상기 오버랩부분의 길이를 0.15㎛정도로 한 경우에는 부유게이트와 소오스 영역의 오버랩부분의 길이를 0.1㎛정도로 억제하는 것에 의해 0.25㎛정도의 채널길이를 확보하는 것이 가능하다. 이 때문에, 종래는 드레인영역을 소오스영역보다 크게 비대칭으로 형성하는 것에 의해서 드레인영역의 내압을 확보하는 방법이 채용되고 있었다.

그러나, 가공기술이 현저하게 진보하여, 실효길이가 0.25㎛정도인 부유게이트의 미세가공이 가능하게 된 현재에는 부유게이트와 소오스영역의 오버랩부분의 길이를 0.05㎛정도, 채널길이를 0.1㎛정도로로 억제할 수 있다고 하더라도 부유게이트와 드레인영역의 오버랩부분의 길이를 0.15㎛이상으로 하는 것이 불가능하므로, 종래와 같은 비대칭 구조를 채용한 경우에는 256Mbit 이상의 고집적 기억장치를 실현하는 것이 곤란하다.

그밖에 상기 종래기술은 데이타를 라이트하는 경우에 드레인 영역(데이타선)에 정전압을 부가하고, 제어게이트(워드선)에 부전압을 부가하는 것이므로, 공핍층을 거쳐서 흐르는 누설전류(band-to-band 터널링전류)가 드레인영역의 게이트절연막 바로 아래에 발생하는 것을 방지할 수 없다. 이 누설 전류의 근원으로 되는 정공은 그 일부가 게이트절연막중에 포획되어 이 절연막의 열화를 가속하여 리라이트 가능 횟수를 현저하게 감소시키는 원인으로 된다.

본 발명의 목적은 상기한 종래기술의 문제점을 해결하고, 매우 고밀도의 전기적 리라이트 가능한 불휘발성 기억장치를 용이하게 실현할 수 있는 새로운 구성의 반도체 집적회로 및 그 사용방법을 제공하는 것이다.

본 발명의 상기 문제는 하나와 도전형의 반도체기판상에 이 기판과 전기적으로 분리해서 동일 도전형의 웰층을 형성하고, 상기 웰층내에 드레인영역 및 소오스영역을 각각 형성한 MOS트랜지스터를 메모리셀로서 사용하는 것에 의해서 해결할 수 있다. 메모리어레이를 구성하는 여러개의 메모리셀의 웰층은 반도체기판과는 다른 동작전압을 부가하므로, 그 상호간을 웰배선에 의해서 공통으로 접속한다. 제어게이트의 상호간, 드레인영역의 상호간 및 소오스영역의 상호간은 상기한 종래기술의 경우와 마찬가지로 행 또는 열마다 개별의 워드선, 데이타선 또는 소오스선에 의해서 접속한다.

본 발명에 관한 기억장치는 그 구조상 상기 종래기술의 경우와 달리, 부유게이트에 대한 전자의 주입을 데이타 라이트라 정의해서 사용하고, 부유게이트로 부터의 전자의 방출을 데이타소거라 정의해서 사용한다. 데이타의 소거는 소정의 정전압을 웰배선에 부가하고, 상기 전압보다 낮은 소정의 전압(예를 들면 부전압)을 선택워드선(소거를 희망하는 메모리셀의 제어게이트에 도달하는 워드선)에 부가하는 것에 의해서 실행한다. 이 경우는 선택된 메모리셀의 부유게이트에 부가되는 전압Vf가 식(1)에 의해서 결정되는 값으로 되고, 식(2)로 나타내는 높은 전계가 게이트절연막 전면에 부가되는 결과, 이 절연막의 전체에 F-N현상이 발생해서 부유게이트에서 전자가 방출되어 메모리셀의 임계값전압을 0. 5V∼1. 5V의 낮은 범위로 설정할 수 있게 된다. 또한, 식(1) 및 식(2)에 있어서, Vp 웰층에 부가된 전압(첨자의 p는 플러스값인 것을 의미한다), Vn 제어게이트의 전압(첨자의 n은 마이너스값인 것을 의미한다), Cr은 커플링비(부유게이트에서 본 전체 용량에 대한 상기 게이트의 용량비), Tox는 게이트절연막의 두께를 각각 나타낸다.

데이타 소거는 선택워드선에 접속된 전체 메모리셀에 대해서 일괄해서 동시에 실행할 수 있다. 이 때문에, 1개의 워드선을 예를 들면 512바이트의 섹터로 정의하는 것에 의해 512바이트단위로의 효율적인 데이타소거가 가능하게 된다. 단, 웰배선을 거쳐서 전체 메모리셀의 제어게이트에 정전압이 부가되므로, 비선택 워드선을 개방상태인 채로 방치해 두면 상기 워드선에 접속된 메모리셀에서는 부유게이트에서 웰층으로 향하는 약한 전계가 게이트절연막에 부가되는 결과, 전자가 부유게이트에서 서서히 빠져나간다는 소거디스터브현상이 발생한다. 이 현상은 선택워드선의 전압과 웰배선의 전압의 중간전압을 비선택워드선에 부가하고, 게이트절연막에 부가되는 전계 강도를 완화하는 것에 의해서 방지할 수 있다.

한편, 데이타의 라이트는 소정의 부전압을 웰배선에 부가하고, 상기 전압보다 높은 소정의 전압(예를 들면 정전압)을 선택 워드선(라이트를 희망하는 메모리셀의 제어게이트에 도달하는 워드선)에 부가하는 것에 의해서 실행한다. 이 경우는 선택된 메모리셀의 부유게이트에 부가되는 전압Vf가 식(3)에 의해서 결정되는 값으로 되고, 식(4)로 나타내는 역방향의 높은 전계가 게이트절연막 전면에 부가되는 결과, 게이트절연막의 전체에 F-N현상이 발생해서 부유게이트에 전자가 주입되어 메모리셀의 임계값전압을 3. 0V∼4. 0V의 높은 범위로 설정할 수 있게 된다. 단, 식(3) 및 식(4)에 있어서의 Vn 및 Vp는 식(1) 및 식(2)의 경우와 달리, 전자가 웰배선에 부가하는 부전압, 후자가 선택워드선에 부가하는 정전압을 각각 나타낸다.

데이타 소거의 경우와 마찬가지로, 데이타 라이트도 선택워드선에 접속된 여러개의 메모리셀 전부에 대해서 일괄해서 동시에 실행할 수 있다. 단, 각 메모리셀에 대한 "1"의 라이트(라이트선택) 및 "0"의 라이트(라이트 비선택)은 각 데이타선에 부가하는 전압값에 의존한다. 즉, 라이트를 희망하는 메모리셀에 도달하는 데이타선에 웰배선의 전압과 동일한 정도의 부전압을 부가하거나 상기 데이타선을 개방상태로 하면, 드레인영역의 전압이 웰층 전압과 동일한 정도로 되는 결과, 게이트절연막에 부가되는 전계가 강해져 F-N현상의 발생이 촉진되고 부유게이트에 전자가 주입되어 "1"이 라이트된다. 한편, 라이트를 희망하지 않는 메모리셀에 도달하는 데이타선에 소정의 정전압(예를 들면 웰배선에 부가한 부전압과 동일한 절대값의 정전압)을 부가하면, 드레인영역이 정전압으로 유지되는 결과, 게이트절연막에 부가되는 전계가 완화되어 F-N현상의 발생이 억제되고 부유게이트에 대한 전자의 주입이 중지되어 "0"이 라이트된다. 이상의 동작에 의해 선택워드선상의 여러개의 메모리셀에 대한 데이타 라이트가 가능하게 된다. 따라서, 1개의 워드선을 예를 들면 512바이트의 섹터로 정의하는 것에 의해 512바이트 단위로의 라이트가 가능하게 된다.

그러나, 데이타 라이트의 경우는 개개의 데이타선에 선택적으로 부전압 또는 정전압을 부가하므로, 하나의 데이타선에 접속된 여러개의 메모리셀과 상기 데이타선과 인접하는 다른 데이타선에 접속된 메모리셀 사이에 존재하는 기생MOS트랜지스터가 온상태로 되어 예상치 못한 오동작을 일으킬 가능성이 있다. 이러한 종류의 장해는 웰층을 관통하는 셀 분리영역을 인접하는 메모리셀의 상호간에 형성하거나 SOI기술을 사용해서 인접하는 메모리셀의 상호간을 전기적으로 분리하는 것에 의해서 용이하게 방지할 수 있다.

또, 데이타 라이트 기간중에는 전체 메모리셀의 웰층에 부전압이 부가되므로, 비선택워드선을 개방상태인 채로 방치해 두면 상기 워드선에 접속된 메모리셀에서는 웰층에서 부유게이트로 향하는 약한 전계가 게이트절연막 전면에 부가되는 결과, 전자가 부유게이트에 서서히 주입된다는 라이트 디스터브현상이 발생한다. 이 현상은 "웰배선의 전압과 선택워드선의 전압의 중간전압을 비선택워드선에 부가하고, 게이트절연막에 부가되는 전계강도를 완화하는 것에 의해서 방지하는 것이 가능하다.

또한, 개개의 데이타선은 메모리셀의 오동작을 방지하므로, 데이타소거의 기간중 웰배선에 부가한 전압과 동일한 정도의 정전압에 유지하거나 개방상태로 유지하는 것이 바람직하다. 또, 개개의 소오스선은 온상태에 있는 메모리셀의 웰층전압이 선택워드선상의 다른 메모리셀을 바람직하지 않게 단락시키는 일이 없도록 데이타소거 또는 데이타라이트의 기간중 서로 분리해서 개방상태로 유지하는 것이 바람직하다.

이와 같이, 데이타소거 및 데이타라이트의 어떠한 경우도 게이트절연막 전체에 F-N현상을 발생시켜 채널영역 전체를 이용하는 것이 가능하게 되므로, 드레인영역 및 소오스영역을 상호 대칭구조로 할 수 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 이하의 기술 및 첨부도면에 의해서 더욱 명확하게 될 것이다.

<실시예 1>

본 발명의 제1 실시예를 제1도∼제4도 및 제6도∼제9도를 참조해서 설명한다. 본 실시예는 4개의 메모리셀을 각각 2개의 워드선 및 데이타선을 사용해서 어레이구성으로 한 것이지만, 메모리셀의 갯수 또는 워드선 및 데이타선의 갯수는 본 실시예에 한정되는 것은 아니다. 또한, 제1도는 어느 1개의 선택워드선상에 있는 메모리셀의 데이타를 소거하는 경우의 전압조건을 도시한 도면이고, 제2도는 어느 1개의 선택워드선상에 있는 메모리셀에 데이타를 라이트하는 경우의 전압조건을 도시한 도면이고, 제3도는 어느 1개의 선택워드선상에 있는 메모리셀의 데이타를 리드하는 경우의 전압조건을 도시한 도면이다.

본 실시예에서는 제1도∼제3도에 도시한 바와 같이, 메모리셀M1-1 및 M1-2의 제어게이트의 상호간이 워드선W1에 의해 접속되고, 메모리셀M1-1 및 M2-1와 드레인영역의 상호간이 데이타선D1에 의해 접속되고, 메모리셀M1-2 및 M2-2의 드레인영역의 상호간이 데이타선D2에 의해 접속되고, 메모리셀M1-1 및 M2-1외 소오스영역의 상호간이 소오스선S1에 의해 접속되고, 메모리셀M1-2 및 M2-2의 소오스영역의 상호간이 소오스선S2에 의해 접속되고, 또한 소오스선S1, S2가 MOS트랜지스터에 의해 구성된 스위치소자SW1, SW2를 거쳐서 공통소오스선CS에 접속되어 있다. 스위치 소자SW1 및 SW2는 그 게이트 상호간이 배선ST에 공통접속되고, 양자 동시에 개폐하는 것이다. 또한, 본 실시예의 경우는 모든 메모리셀의 웰층이 웰배선WEL에 의해서 공통접속되어 있지만, 어레이구성의 규모가 큰 경우에는 다수의 메모리셀을 예를들면 1Mbit나 4Mbit의 단위로 여러개의 군으로 분리하고, 각 군마다 개별의 웰배선에 의해서 공통접속하는 것도 가능하다.

데이타소거의 경우에 있어서의 전압조건을 제1도에 도시한다. 개개의 전압은메모리셀이 갖는 라이트 및 소거의 임계값전압, 게이트절연막의 두께 및 소거시간의 여러 조건을 만족시키도록 설정되어 있다. 제6도는 게이트절연막의 두께가 8.0nm인 경우에 있어서의 동작전압(선택워드선전압Vn과 웰배선전압Vp의 차 전압)과 소거시간과의 관계를 도시한 도면이고, 동일도면의 각 곡선은 메모리셀의 가공편차를 고려했을 때의 표준 메모리셀의 특성과 최고속 및 최저속 메모리셀의 특성이다. 최저속 메모리에 대해서 최대의 소거시간10ms를 만족시키기 위해서는 표준 동작전압(Vn-Vp)를 -15V로 해야한다. 또, 1개의 데이타선에 접속된 메모리셀의 갯수를 예를 들면 8192개(따라서 워드선의 갯수도 8192개)로 하고, 워드선마다 최대의 소거시간10ms에서 100만회의 소거 및 라이트를 가능하게 하기 위해서는 1개의 워드선은 약 8,000만초(8E7s)의 소거디스터브시간에 견딜수 있는 것이 요구된다. 제7도에 도시한 100만개의 리라이트후에 있어서의 소거디스터브특성으로 인해, 이 조건을 만족시키기 위해서는 비선택워드선의 전압Vuwp와 웰배선의 전전압Vp의 차가 -3V 이상인 것이 필요하다.

제8도는 선택워드선의 부전압Vn에 대한 웰배선 전압Vp와 비선택워드선전압Vuwp를 도시한 것이다. 단, 웰배선전압Vp와 비선택워드선전압Vuwp중의 적어도 한쪽은 반도체칩용의 전원(여기에서는 Vcc=3V)을 사용하는 것이 바람직하고, 케이스1과 케이스2의 2가지가 고려된다.

제1도는 케이스1의 경우를 도시한 것이다. 이 경우는 워드선W1이 선택되고, 메모리셀M1-1 및 M1-2가 동시에 소거된다. 선택워드선W1에는 -9V가 부가되고 비선택워드선W2에는 3V, 웰배선WEL-에는 6V가 각각 부가되고 있다. 스위치소자SW1 및SW2는 공통배선ST에 의해서 구동되고 데이타 소거기간중 오프상태로 유지된다. 데이타선D1 및 D2는 6V로 설정되어 있다. 이러한 전압조건을 설정하면 메모리 셀M1-1 및 M1-2에서는 게이트절연막 전면에 강한 전계가 부가되고 전자가 부유게이트에서 채널영역으로 방출되어 메모리셀의 임계값 전압을 0. 5V∼1. 5V의 범위로 설정할 수 있다. 이 정의 작은 임계값 상태를 데이타소거상태로서 정의한다.

제2도는 데이타소거의 경우와 마찬가지의 전압설정방법에 의해서 구한 데이타라이트시의 전압조건을 도시한 것이다. 데이타라이트도 워드선 단위로 실행되고, 선택워드선W1에 12V가 부가되고, 비선택워드선W2에는 0V, 웰배선WEL에는 -3V가 부가되고 있다. 스위치소자 SW1 및 SW2는 소거 기간중 오프상태로 유지되고, 소오스선은 개방상태로 되어 있다. 데이타"1"의 라이트를 실행하는 메모리셀M1-1에 대한 데이타선D1에는 -3V가, 데이타"0"의 라이트를 실행하는 메모리셀M1-2에 대한 데이타선D2에는 3V가 부가되고 있다. 이러한 전압조건을 설정하면, 메모리셀M1-1에서는 채널영역의 전압이 약 -3V로 되므로, 부유게이트의 전압 워드선12V와 채널영역의 -3V로 용량분할된 전압(예를 들면 6V)으로 된다. 한편, 메모리셀M1-2에서는 채널영역이 약 3V로 되므로 부유게이트의 전압이 약 2. 4V로 된다. 이 결과, 메모리셀M1-1에서는 메모리셀M1-2에 비해 게이트절연막에 부가되는 전계가 강해지고, 게이트절연막 전면을 거쳐서 전자가 채널영역에서 부유게이트로 주입되고, 메모리임계값전압을 3. 0V∼4. 0V로 설정할 수 있다. 이렇게 큰 정의 임계값 상태를 데이타라이트상태로서 정의한다.

또한, 본 실시예에서는 비선택워드선W2에 0V를 부가하고, 비선택워드선상의메모리셀의 게이트절연막에 고전계가 부가되어 전자가 누설되는 것을 방지하고 있다. 비선택워드선W2에 부가하는 전압은 0V에 한정되는 것은 아니고 부전압을 부가하는 것에 의해서 전계강도를 더욱 저감해도 좋다.

라이트동작에 있어서는 선택데이타선D1에 부전압(-3V)를 부가할 필요가 있다. 데이타선D1로 부전압을 출력하기 위한 메모리어레이의 블럭구성예를 제4도에 도시한다. 이 예에서는 라이트시의 데이타축적이나 데이타리드를 위한 래치회로(55)(차동쌍)이 데이타선마다 마련된 센스회로영역(54)가 메모리어레이(52), (53)에 대응해서 형성되어 있고, 메모리어레이(52), (53) 및 센스회로영역(54)에 웰층 전압을 공급하기 위한 웰전압제어회로(51)이 접속되어 있다. 즉, 웰전압제어회로(51)과 메모리어레이(52)사이에 웰배선WEL1, 메모리어레이(53)과의 사이에 웰배선WEL2, 센스회로영역(54)와의 사이에 웰배선WELs 및 정전압 전원의 배선Vpsa가 각각 접속되어 있다. 라이트시에 있어서는 웰배선WEL1, WEL2, WELs의 각 전압을 동일한 -3V로 하고 있다. 전원배선Vpsa의 전압은 3V이다. 이러한 전압조건을 설정하는 것에 의해, 래치회로(55)는 -3V 또는 3V를 선택해서 기억할 수 있다. 데이타가 단자I/O에서 보내져 래치회로(55)의 기억상태가 설정된다. 이와 같이 해서 데이타선의 전압을 -3V 또는 3V로 할 수 있다. 또한, 후술하는 리드동작에서는 센스회로영역(54)의 웰전압을 0V로 전환하여 종래의 리드동작을 가능하게 하고 있다.

데이타리드시의 전압조건을 제3도에 도시한다. 리드도 워드선단위로 실행하고, 선택워드선W1에는 3V를 부가한다. 비선택워드선W2에는 0V, 웰배선WEL에는 0V를부가한다. 스위치 소자SW1과 SW2는 온상태로 유지하고, 데이타선D1, D2에 는 1. 5V를 부가한다. 메모리셀의 임계값압이 낮은 상태인 경우에는 데이타선전압이 저하하고, 메모리셀의 임계값전압이 높은 경우에는 데이타선전압이 1. 5V로 유지되므로, 데이타선전압을 데이타선마다 검출하는 것에 의해서 메모리셀의 정보를 리드할 수 있다.

제9도는 본 실시예에 있어서 사용하는 반도체 기억장치를 예를 들면 3비트분의 메모리셀 단면구조로 해서 도시한 것이다. 본 예의 경우는 p형 실리콘으로 이루어지는 반도체기판(10)을 사용하여 그 상층부에 n형 웰층(11) 및 p형 웰층(12)를 순차 형성하고, p형 웰층(12)의 내부에 드레인영역(7) 및 소오스영역(8)을 형성하였다. 그리고, 웰층(12)의 표면에 터널영역으로 되는 게이트절연막(1)을 형성하고, 그 위에 고농도의 불순물을 포함하는 다결정 실리콘 또는 텅스텐등의 금속으로 이루어지는 부유게이트(2)를 형성하였다. 부유게이트(2)의 표면은 CVD법에 의해 형성된 실리콘산화막으로 이루어지는 층간절연막(3)으로 덮고, 그 위에 고농도불순물을 포함하는 다결정 실리콘 또는 텅스텐등의 금속으로 이루어지는 워드선(4)를 형성하였다. 이 워드선은 제어게이트로서도 겸용하는 것이다. 각 메모리셀의 상호간은 셀분리영역(5)에 의해서 전기적으로 절연하였다. 셀분리영역(5)는 예를 들면 이방성에칭에 의해서 실리콘기판(10)에 형성한 홈내에 실리콘산화막을 매립하는 것에 의해서 구성할 수 있다. 드레인영역(7) 및 소오스영역(8)은 부유게이트(2)에 대해서 대칭으로 형성하였다. 이것에 의해, 부유게이트의 실효길이를 0. 25∼0. 2㎛로 할 수 있었다. 이 실효길이에 의해 256Mbit 이상의 고집적 기억장치를 실현할 수 있다.

본 실시예에서 p헝 웰영역(12)의 전압은 제1도∼제3도에 도시한 웰배선WEL에 부가되는 전압이므로, 데이타소거시에 있어서 6V, 데이타라이트시에 있어서 -3V, 데이타리드시에 있어서 0V이다. 한편, 반도체기판(10)은 항상 접지되어 있고 전압은 0V이다. 그래서, n형 웰영역(11)에 대해서 데이타소거시에 6V, 데이타라이트시에 3V 또는 0V, 데이타리드시에 3V 또는 0V를 각각 부가하고, n형 웰영역(11)과 p형 웰영역(12)사이에서 역바이어스 또는 0바이어스가 걸리도록 해서 p형 영역(12)가 반도체기판(10)에 대해서 항상 전기적으로 절연되도록 하였다.

이상에 설명한 본 실시예는 메모리셀이 병렬로 접속되어 있으므로, 데이타리드를 고속으로 실행할 수 있다. 또, 메모리셀의 채널 전면을 사용한 F-N채널현상에 의한 전자의 주입, 방출에 의해 데이타라이트 및 데이타소거가 실행되고 있으므로 터널전류 이외의 과잉의 전류성분이 필요없고 터널전류는 미약하므로 저소비전력화가 도모된다. 또, 단일전원에 의한 메모리칩의 동작이 가능하게 된다. 이 경우, 메모리칩 내부에 있어서 높은 정전압(12V)를 발생시키는 승압회로와 부전압(-9V)를 발생시키는 강압회로가 필요한 것은 물론이다. 여기에서, 데이타소거 및 데이타라이트의 어떠한 경우도 선택 및 비선택 워드선의 전압차가 12V 이하이고, 내부전원의 전압변동을 고려하더라도 15V의 드레인내압을 갖춘 MOS트랜지스터를 사용하는 것에 의해, 워드선에 선택적으로 전압을 부가하는 디코더회로를 설계할 수 있다. 또, 웰층에 부가되는 전압의 절대값이 3V정도이고, 7nm 이상의 게이트 절연막의 두께에 대해서 데이타리드, 데이타소거 및 데이타라이트의 경우의 디스터브내성을 충분히 확보할 수 있다. 또, 드레인영역 및 소오스영역을 비대칭으로 형성할 필요가 없어 메모리셀의 미세화가 도모됨과 동시에 공정의 간략화가 가능하게 된다. 또한, 본 실시예에서는 워드선 단위로의 데이타라이트 및 데이타소거를 실현하는 방법에 대해서 설명하였지만, 워드선을 수개 일괄해서 블럭화하고, 이 단위로 소거를 실행하는 것도 가능하다. 이 블럭소거방법은 제7도, 제8도에 도시한 조건이 완화되는 방향의 것으로, 특별히 지장을 초래하는 것은 아니다.

< 실시예2>

본 발명의 제 2 실시예를 제5도를 사용해서 설명한다. 본 실시예는 제8도에 도시한 데이타소거조건중의 케이스2를 채용한 것으로, 데이타소거의 전압조건을 제5도에 도시한 조건으로 한 것이다. 제5도에 있어서, 선택워드선을 W1로 하고 메모리셀M1-1과 M1-2가 동시에 소거된다. 선택워드선W1에 -12V가 부가되고, 비선택워드선W2에는 0V가, 웰WEL에는 3V가 부가되고 있다. MOS트랜지스터에 의해 구성된 스위치소자SW1과 SW2는 오프상태로 설정되고, 각 메모리셀의 드레인은 3V로 설정되어 있다. 이러한 전압조건을 설정하면 M1-1 및 M1-2에서는 부유게이트와 채널영역 사이의 게이트절연막 전면에 강전계가 부가되고 전자가 부유게이트에서 채널영역으로 방출되어 메모리셀의 임계값전압을 0. 5V∼1. 5V의 범위로 설정할 수 있다. 제1도와 마찬가지로 이 정의 작은 임계값상태를 데이타소거상태로서 정의한다.

본 실시예에서는 데이타소거시의 전압으로서 -12V와 3V를 사용하고 있고, 3V는 전원전압이므로 칩 내부에 있어서 발생하면 좋은 전압이 -12V만으로 좋다는 것을 알 수 있다. 본 실시예도 F-N터널현상을 사용한 데이타라이트 및 데이타소거이므로 반도체칩의 외부전원의 단일화가 가능하고 워드선 단위로의 데이타라이트 및 데이타소거가 가능한 것은 물론이다. 또, 채널영역 전면을 사용한 데이타라이트 및 데이타소거이므로 드레인영역 및 소오스영역을 상호 대칭구조로 형성할 수 있어 메모리셀의 미세화가 가능하게 된다.

<실시예 3>

본 발명의 제3 실시예를 제10도 및 표1을 사용해서 설명한다. 본 실시예는 제1도에 도시한 제1 실시예에 대해서 각각의 데이타선에 소오스선과 마찬가지로 MOS트랜지스터에 의한 스위치를 부가한 것이다. 즉, 제10도에 도시한 바와 같이, 각각의 국부데이타선D1', D2' 가 MOS트랜지스터에 의해 구성되는 스위치소자SW1', SW2' 를 거쳐서 각각의 메인데이타선D1, D2에 접속되어 있다. 표1에 각 신호선의 전압조건을 도시한다.

표 1

동작은 본 발명의 제1 실시예와 마찬가지이며, 특히 데이타선측의 스위치를 제어하는 신호선 전압이 공통배선ST' 에 새로이 부가되고 있다. 데이타선측의 스위치소자SW1', SW2' 는 메모리셀과 동일한 웰층의 내부에 형성되므로, 데이타 라이트시에 있어서 3V의 메인데이타선 전압을 국부데이타선에 전달하기 위해 공통배선ST'에 6V를 부가하고 있다. 이 전압은 스위치소자SW1', SW2' 를 구성하는 MOS트랜지스터의 기판바이어스효과를 고려한 것이다.

소오스선측의 스위치소자(SW1, SW2)와 데이타선측의 스위치소자(SW1', SW2')에 의해 구획된 영역을 블럭이라 부르기로 한다. 제10도에 있어서 블럭내에는 편의상 워드선이 W1과 W2의 2개 밖에 존재하고 있지 않지만, 실제로는 16개, 32개, 64개와 같은 2의 n승개의 워드선을 1개의 블럭으로서 취급하는 것이 워드선측의 디코더회로를 설계하는데 있어서 바람직하다.

본 실시예에서는 데이타선에 접속된 메모리셀의 갯수가 블럭으로 분할되어 있으므로, 데이타선 용량이 저감되어 내부전원을 사용한 데이타선의 충방전전류가 저감된다.

<실시예 4>

본 발명의 제4 실시예를 제11도∼제13도 및 표2를 사용해서 설명한다. 본 실시예는 예를 들면 접착법에 의해 형성된 SOI기판상에 반도체기억장치를 형성하고, 본 발명의 동작을 실행시킨 예를 도시한 것이다. 제11도에 도시한 바와 같이, SOI기판 즉 실리콘으로 이루어지는 반도체기판(10)상에 실리콘산화막영역(21)과 실리콘층(22)를 형성하고, 실리콘층(22)를 웰층(p형 확산층영역)으로 하고 있다. 그리고, 웰층의 내부에 메모리셀의 활성영역을 형성하고 있다. 산화공정에 의해 형성된 셀분리영역(5)는 영역(21)에 도달하도록 형성되고, 각 메모리셀의 활성영역이 전기적으로 분리되어 있다. 또한, 제11도는 후술하는 제13도의 레이아우트도의 A-A' 단면구조를 도시한 것이다.

제12도는 제11도의 구조의 메모리셀을 채용한 회로의 구성예를 도시한 것이다. 본 회로구성은 제3 실시예를 기본으로 하고 있지만, 제1 실시예를 적용하여 데이타선측의 MOS트랜지스터를 생략할 수 있다. 본 발명에서는 웰층에 부가된 전압과 부유게이트의 전압차에 의해 게이트절연막에 터널현상이 발생할 정도의 강전계를 발생시키는 것이 필요로 되므로, 웰층에 데이타소거 및 데이타라이트를 위한 전압을 각각 부가해야 한다. 본 실시예에서는 데이타선마다 분리된 웰층을 공통소오스선CS에 접속하고, 공통소오스선CS에서 웰층으로 전압을 공급하고 있다. 표2에 동작의 전압조건을 도시한다.

표 2

특히, 데이타라이트시에 있어서, 공통소오스선CS의 전압을 -3V로 하고, 따라서 웰층의 전압을 -3V로 하고 있다. 데이타선마다 형성된 소오스선은 개방상태로 할 필요가 있으므로, 공통배선ST에 -3V를 부가하고 소오스측의 MOS트랜지스터를 오프상태로 하고 있다.

제13도에 제12도에 도시한 회로의 레이아우트의 예를 도시한다. 블럭(37)중에 드레인측의 MOS트랜지스터의 게이트배선(33)(공통배선), 소오스측의 MOS트랜지스터의 게이트배선(32)(공통배선), 워드선(34)가 형성되어 있다. 본 실시예에서는 2개의 워드선의 예를 설명하지만 이것에 한정되는 것은 아니다. 메모리셀영역은 셀분리영역(31)에 의해 전기적으로 분리되고, 부유게이트(35)가 워드선(34) 바로 아래의 활성영역중에 형성되어 있다. 국부데이타선에 병렬접속되는 메모리셀은 p형 확산층영역(36)(웰층)마다 형성되어 있다. 셀분리영역(31), p형 확산층영역(36) 및 메모리셀과 MOS트랜지스터의 채널영역을 제외하고 반도체기판표면이 n형 확산층으로 덮여져 있다. 데이타선은 제2층배선(41)에서 스루홀(39), 제1층배선(42), 콘택트(38)을 거쳐서 실리콘기판을 덮은 n형 확산층에 접속되고, MOS트랜지스터(게이트배선(33) 바로 아래)를 거쳐서 드레인측 n형 확산층(국부데이타선 및 드레인)에 접속되어 있다. 공통소오스선은 제1층배선(44)에서 콘택트(45)를 거쳐서 반도체기판 표면을 덮은 n형 확산층에 접속되고, MOS트랜지스터(게이트배선(32) 바로 아래)를 거쳐서 소오스측 n형 확산층(소오스선 및 소오스)에 접속되어 있다. 또, 공통소오스선은 제1층배선(44)에서 콘택트(43)을 거쳐서 p형 확산층(40)이 형성된 영역에 전기적으로 접속된다. 이와 같이 해서 각 열 마다 웰층에 전원을 공급하기 위한 콘택트영역이 마련되어 메모리셀의 소거를 용이하게 하고 있다.

본 실시예에서는 SOI기판의 특징을 살려서 국부데이타선에 병렬접속의 메모리셀마다 활성영역을 전기적으로 분리하고, 불휘발성 반도체기억장치에 있어서 필요로 되는 고임계값전압이나 고내압의 셀분리영역에 대한 요구를 만족시킬 수 있다.

본 발명에 의하면, 1개의 워드선에 접속된 여러개의 메모리셀에 대해서 데이타의 라이트 및 소거를 각각 동시에 실행할 수 있다. 즉, 데이타라이트의 단위와 데이타소거의 단위가 동일한 것에 의해, 데이타의 리라이트를 실행할 때 상기 워드선에 대해서만 데이타소거를 실행하면 좋고, 종래의 블럭소거에서 보여지는 것처럼 다른 워드선상의 메모리셀 데이타에 대해서 데이타소거를 실행할 필요가 없다.

또, 데이타라이트 및 데이타소거에 채널영역 전면의 F-N현상에 의한 전자의 주입 및 방출을 이용하고 있으므로, 드레인영역 및 소오스영역에 대해서 상호 비대칭인 구조를 사용할 필요가 없다. 따라서, 예를 들면 0.25㎛ 내지는 그 이하의 가공기술을 사용할 때 드레인영역 및 소오스영역의 신장을 각각 0.05㎛정도로 대칭으로 할 수 있고, 채널길이를 0.1㎛ 정도 확보할 수 있다. 그 결과, 0.2㎛의 게이트길이를 구비한 메모리셀을 제작하는 것이 가능하게 된다.

또, 데이타라이트 및 데이타소거의 어떠한 경우도 채널의 전압이 균일하게 되므로, 드레인영역에 있어서의 누설전류의 발생이 방지되어 누설전류에 따른 절연막의 열화를 회피할 수 있다.

이와 같이 종래의 반도체기억장치에 있어서의 문제점이 해소되고, 256Mbit 이상의 고집적 반도체기억장치를 실현할 수 있게 된다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

제1도는 본 발명에 관한 병렬형 불휘발성 반도체기억장치의 제1 실시예를 설명하기 위한 메모리셀의 회로도로서, 이 메모리셀의 데이타 소거시의 전압조건을 도시한 도면.

제2도는 제1도에 도시한 메모리셀의 데이타 라이트시의 전압조건을 도시한 도면.

제3도는 제1도에 도시한 메모리 셀의 데이타 리드시의 전압조건을 도시한 도면.

제4도는 제1 실시예의 블럭구성을 도시한 회로구성도.

제5도는 본 발명의 제2 실시예를 설명하기 위한 메모리셀의 회로도로서, 이 메모리셀의 데이타 소거시의 전압조건을 설명하기 의한 도면.

제6도는 데이타 소거시의 전압과 소거시간의 관계를 도시한 곡선도.

제7도는 데이타 소거시의 비선택 워드선에 있어서의 디스터브시간과 비선택 워드선의 전압의 관계를 도시한 곡선도.

제8도는 데이타 소거시의 선택워드선의 부전압에 대한 웰층의 전압과 비선택 워드선의 전압의 관계를 도시한 직선도.

제9도는 제1 실시예의 구조를 설명하기 위한 단면도.

제10도는 본 발명의 제3 실시예를 설명하기 위한 메모리셀의 회로도.

제11도는 본 발명의 제4 실시예를 설명하기 위한 단면구조도.

제12도는 본 발명의 제4 실시예에서 채용한 메모리셀을 설명하기 위한 회로도.

제13도는 본 발명의 제4실시예에서 채용한 레이아우트의 예를 설명하기 위한 평면도.

Claims (13)

1. 병렬로 접속된 메모리어레이를 구비하는 반도체기억장치로서,

   각각의 메모리어레이는 반도체기판상에 형성된 제어게이트, 부유게이트, 게이트절연막, 드레인영역 및 소오스영역을 갖는 MOS 전계효과 트랜지스터를 구비하고 상기 반도체기판의 표면상에 메모리셀의 다수의 행열을 포함한 매트릭스형상으로 배열되며, 전기적으로 소거 및 라이트 가능한 여러개의 메모리셀을 갖고,

   단일 행의 메모리셀의 제어게이트는 그 행에 대응하는 워드선에 의해 서로 접속되어 있고,

   단일 열의 메모리셀의 드레인영역은 그 열에 대응하는 데이타선에 의해 서로 접속되어 있고,

   단일 열의 메모리셀의 소오스영역은 그 열에 대응하는 소오스선에 의해 서로 접속되어 있고,

   상기 메모리셀의 각각은 상기 MOS 전계효과 트랜지스터중의 하나로 이루어지고,

   메모리셀의 상기 MOS 전계효과 트랜지스터는 제1 도전형의 상기 반도체기판상에 형성되고, 그 열과 공통이며, 웰층내에 형성된 그의 드레인영역과 소오스영역을 갖는 각각의 열내에 배치되고,

   상기 웰층은 상기 반도체기판과 동일 도전형을 갖고 상기 반도체기판과 전기적으로 분리되고,

   다른 열에 관한 메모리셀의 웰층은 웰배선을 거쳐서 공통 접속되고,

   각각의 상기 소오스선은 스위치소자에 접속되고,

   상기 스위치소자는 그 열의 웰층내에 형성된 그의 드레인영역과 소오스영역을 갖는 MOS 트랜지스터를 구비하고, 각각의 상기 소오스선은 접속된 상기 스위치 소자를 거쳐서 공통 소오스선에 접속되고,

   상기 메모리셀들은 메모리셀들이 접속된 각각의 열에 있어서 각각의 상기 소오스선과 각각의 상기 스위치소자 및 대응하는 블럭내의 스위치소자의 게이트가 서로 접속된 게이트배선을 각각 갖는 여러개의 블럭으로 분할되고,

   블럭의 모든 스위치소자는 그의 게이트배선에 의해 구동되고, 그 블럭의 데이타소거 기간과 데이타라이트 기간 동안에 오프상태로 유지되고,

   상기 메모리셀의 각각은 부유게이트 아래에 F-N현상을 발생시키도록 전면이 사용되는 채널영역을 갖는 것을 특징으로 하는 병렬형 불휘발성 반도체기억장치.
2. 제1항에 있어서,

   상기 여러개의 메모리셀의 MOS 트랜지스터의 각각에 있어서 상기 웰층내에 형성된 드레인영역과 소오스영역은 상호 대칭인 구조를 갖는 것을 특징으로 하는 병렬형 불휘발성 반도체기억장치.
3. 제1항에 있어서,

   하나의 데이타선에 접속된 하나의 열의 메모리셀과 상기 하나의 열에 인접하고 각각 2개의 다른 데이타선에 접속된 2개의 다른 열의 메모리셀은 상기 드레인영역측에 배치된 메모리셀 분리영역 및 상기 소오스영역측에 배치된 메모리셀 분리영역에 의해 서로에 대해 전기적으로 절연되어 있고,

   열의 상기 스위치소자는 그 열의 상기 드레인영역측의 상기 메모리셀 분리영역과 그 열의 상기 소오스영역측의 상기 메모리셀 분리영역 사이에 배치되는 것을 특징으로 하는 병렬형 불휘발성 반도체기억장치.
4. 제1항에 있어서,

   메모리셀내에 라이트될 데이타를 미리 저장하는 래치회로는 각각의 데이타선내에 마련되는 것을 특징으로 하는 병렬형 불휘발성 반도체기억장치.
5. 특허청구의 범위 제1항에 기재된 반도체기억장치를 사용하는 방법으로서,

   데이타 소거의 경우에는

   소정의 정전압을 웰배선에 부가하는 스텝 및

   상기 정전압이 아닌 부의 다른 소정의 전압을 선택 워드선에 부가하는 스텝 을 포함하고,

   데이타 라이트의 경우에는

   소정의 부전압을 웰배선에 부가하는 스텝;

   상기 부전압이 아닌 정의 다른 소정의 전압을 선택 워드선에 부가하는 스텝;

   상기 웰배선에 부가한 전압과 동일 정도의 전압을 선택 데이타선에 부가하는스텝 및;

   메모리셀의 열이 서로 다른 대응하는 소오스선을 전기적으로 분리하고, 각각의 소오스선을 개방상태로 유지하는 스텝을 포함하는 것을 특징으로 하는 반도체 기억장치의 사용방법.
6. 제5항에 있어서,

   데이타 소거기간중에는 상기 선택 워드선에 부가한 전압과 상기 웰배선에 부가한 전압의 중간전압을 비선택 워드선에 부가하고,

   데이타 라이트기간중에는 상기 웰배선에 부가한 전압과 선택워드선에 부가한 전압의 중간전압을 비선택 워드선에 부가하고,

   소정의 정전압을 비선택 데이타선에 부가하는 것을 특징으로 하는 반도체기억장치의 사용방법.
7. 제6항에 있어서,

   데이타 라이트기간중에 있어서 상기 비선택 워드선에 부가하는 중간전압은 기판전압을 초과하지 않는 전압인 것을 특징으로 하는 반도체기억장치.
8. 제6항에 있어서,

   상기 데이타선은 상기 데이타 소거기간중 상기 웰배선에 부가할 전압과 동일한 정도의 정전압으로 유지하거나 또는 개방상태로 유지하는 것을 특징으로 하는반도체기억장치의 사용방법.
9. 제6항에 있어서,

   메모리셀의 다른 열에 대응하는 소오스선은 서로에 대해 전기적으로 분리되고 데이타소거중에 개방상태로 유지하는 것을 특징으로 하는 반도체기억장치의 사용방법.
10. 제5항에 있어서,

    데이타 소거, 데이타 라이트 및 데이타리드의 경우에 상기 웰배선에 부가한 전압과 상기 공통 소오스선에 부가한 전압을 동일하게 하는 것을 특징으로 하는 반도체기억장치의 사용방법.
11. 제6항에 있어서,

    상기 데이타 라이트기간중 래치회로를 포함하는 웰층에 부가한 전압과 데이타 라이트동작을 위해 상기 메모리셀의 웰층에 부가한 전압을 동일하게 하고,

    메모리셀내에 라이트될 데이타를 저장하는 상기 래치회로가 각 데이타선에 대해 마련되는 것을 특징으로 하는 반도체기억장치의 사용방법.
12. 제3항에 있어서,

    각각의 상기 데이타선은 거기에 접속되는 다른 스위치소자를 갖고,

    상기 다른 스위치소자는 메모리셀의 열의 웰층내에 형성된 그의 드레인영역과 소오스영역을 갖는 MOS 트랜지스터를 구비하고,

    각각의 상기 다른 스위치소자는 메모리셀의 대응하는 열에 접속된 국부 데이타선을 메인 데이타선에 접속하고,

    상기 블럭의 각각은 그와 관련된 각각의 열에 있어서 상기 데이타선과 개별의 상기 다른 스위치소자를 더 갖고,

    열의 상기 다른 스위치소자는 그 열의 드레인영역측의 메모리셀 분리영역과 그 열의 소오스영역측의 메모리셀 분리영역 사이에 배치되는 것을 특징으로 하는 병렬형 불휘발성 반도체기억장치.
13. 제9항에 있어서,

    각각의 소오스선에 접속된 스위치소자의 게이트단자에 부가된 전압은 웰배선에 부가한 전압과 동일하고,

    상기 공통 소오스선에 부가한 전압은 게이트단자에 부가한 전압과 동일하거나 또는 정의 전압인 것을 특징으로 하는 반도체기억장치의 사용방법.