JPH04278297A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが積層形成された構造を有する電気的書き替え可能な
メモリトランジスタを用いた不揮発性半導体記憶装置（
ＥＥＰＲＯＭ）に関する。

【０００２】

【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリトランジスタを複数個直列接
続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。 一つのメモリトランジスタは、半導体基板上に絶縁膜を
介して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯ
Ｓ構造を有し、複数個のメモリトランジスタが隣接する
もの同士でソース，ドレインを共用する形で直列接続さ
れてＮＡＮＤセルを構成する。この様なＮＡＮＤセルが
マトリクス配列されてメモリセルアレイが構成される。 メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側
のドレインは、それぞれ選択ゲートトランジスタを介し
てビット線に共通接続され、他端側ソースはやはり選択
ゲートトランジスタを介して共通ソース線に接続されて
いる。メモリトランジスタの制御ゲートおよび選択ゲー
トトランジスタのゲート電極は、メモリセルアレイの行
方向にそれぞれ制御ゲート線（ワード線）、選択ゲート
線として共通接続される。このＮＡＮＤセル型ＥＥＰＲ
ＯＭの動作は次の通りである。

【０００３】データ書き込みは、ビット線から遠い方の
メモリトランジスタから順に行われる。ｎチャネルの場
合を説明すれば、選択されたメモリトランジスタの制御
ゲートには高電位（例えば２０Ｖ）が印加され、これよ
りビット線側にある非選択のメモリトランジスタの制御
ゲートおよび選択ゲートトランジスタのゲートには中間
電位（例えば１０Ｖ）が印加される。ビット線には、デ
ータに応じて０Ｖ（例えば“１”）、または中間電位（
例えば“０”）が印加される。このときビット線の電位
は、選択ゲートトランジスタおよび非選択メモリトラン
ジスタを通して選択メモリトランジスタのドレインまで
伝達される。

【０００４】書込むべきデータがあるとき（“１”デー
タのとき）は、選択メモリトランジスタのゲート・ドレ
イン間に高電界がかかり、基板から浮遊ゲートに電子が
トンネル注入される。これにより、選択メモリトランジ
スタのしきい値は正方向に移動する。書き込むべきデー
タがないとき（“０”データのとき）は、しきい値変化
はない。

【０００５】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、すべてのメモリトランジスタの制御ゲ
ートおよび選択ゲートトランジスタのゲートが０Ｖとさ
れる。これにより、すべてのメモリトランジスタにおい
て浮遊ゲートの電子が基板に放出され、しきい値が負方
向に移動する。

【０００６】データ読み出しは、選択ゲートトランジス
タおよび選択メモリトランジスタよりビット線側の非選
択メモリトランジスタがオンとされ、選択メモリトラン
ジスタのゲートに０Ｖが与えられる。この時ビット線に
流れる電流を読むことにより、“０”，“１”の判別が
なされる。

【０００７】この様に従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、データ書込みモードにおいて、書込みを行わな
いビット線には中間電位を印加しなければならない。こ
のためメモリセルアレイの周辺回路は複雑になる。また
中間電位を与えるタイミングの制御も難しい。例えば、
ビット線に与える中間電位を、制御ゲート線に与える制
御電圧より先に上げなければ、誤書込みの可能性がある
。さらにこれに中間電位を与えるためには、選択ゲート
トランジスタのパンチスルーを防止する必要から、選択
ゲートトランジスタのゲート長を余り短くすることがで
きない。これは、ＥＥＰＲＯＭの高集積化を損なう。

【０００８】同様の問題は、ＮＡＮＤセル型ＥＥＰＲＯ
Ｍに限らず、同様の原理の１個のメモリトランジスタと
１個の選択ゲートトランジスタでメモリセルを構成する
ＮＯＲ型ＥＥＰＲＯＭでもある。

【０００９】

【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭでは、データ書込み時にビット線に中間電位
を与える必要があったため、周辺回路が複雑になり、タ
イミング制御も難しく、また選択ゲートトランジスタの
ゲート長を短くすることができない、といった問題があ
った。本発明は、この様な問題を解決したＥＥＰＲＯＭ
を提供することを目的とする。 ［発明の構成］

【００１０】

【課題を解決するための手段】本発明は、電荷蓄積層と
制御ゲートを有する少くとも一つのメモリトランジスタ
とこれと直列接続された選択ゲートトランジスタからな
るメモリセルがマトリクス配列されてメモリセルアレイ
を構成し、メモリセルアレイの列方向に並ぶ選択ゲート
トランジスタのドレインがビット線に共通接続され、メ
モリセルアレイの行方向に並ぶメモリトランジスタおよ
び選択ゲートトランジスタのゲートがそれぞれ制御ゲー
ト線および選択ゲート線に共通接続されて構成されるＥ
ＥＰＲＯＭにおいて、データ書込時にデータに応じてビ
ット線を低電位状態またはフローティング状態に設定す
るビット線電位制御手段が設けられていることを特徴と
する。

【００１１】

【作用】本発明に係るＥＥＰＲＯＭでは、データ書込み
モードにおいて、電位注入を行うメモリトランジスタに
つながるビット線（“１”データ書込みのビット線）は
０Ｖとされ、電子注入を行わないメモリトランジスタに
つながるビット線（“０”データ書込みのビット線）は
フローティング状態とされる。このようなビット線の電
位制御は例えば、ビット線の端部とこれにつながるビッ
ト線駆動回路の間にビット線選択ゲートトランジスタを
設ける事により可能である。このとき、フローティング
となったビット線に沿うメモリトランジスタでは、ドレ
イン，ソース拡散層もフローティングであるから、制御
ゲート線の高電位が容量結合されてドレイン，ソース拡
散層も電位が上昇する。したがって浮遊ゲートに電子が
注入されることがない。

【００１２】この様に本発明のＥＥＰＲＯＭでは、トン
ネル注入を起こさせたくないメモリトランジスタにつな
がるビット線に中間電位を与える代わりに、これをフロ
ーティングとする。これにより、周辺回路は簡単になり
、また選択ゲートトランジスタをパンチスルー防止のた
めに長いゲート長とする必要がなくなる。

【００１３】

【実施例】以下、ｎチャネルＦＥＴＭＯＳをメモリトラ
ンジスタとしたＮＡＮＤセル型ＥＥＰＲＯＭの実施例を
図面を参照しながら説明する。

【００１４】図１は本発明の一実施例に係るＮＡＮＤセ
ル型ＥＥＰＲＯＭの要部構成を示す等価回路であり、図
２はその一つのＮＡＮＤセル部の平面図、図３および図
４はそれぞれ図２のＡ―Ａ′およびＢ−Ｂ′断面図であ
る。

【００１５】図１に示すように、メモリセルアレイ２１
は、ＮＡＮＤセルがマトリクス配列されて構成されてい
る。この実施例ではＮＡＮＤセルは、直列接続された４
個のメモリトランジスタＭ１　，Ｍ２　，Ｍ３　および
Ｍ４　と、その両側に設けられた選択ゲートトランジス
タＱｓ１，Ｑｓ２により構成されている。メモリセルア
レイ１の列方向に並ぶＮＡＮＤセルのドレイン側が選択
ゲートトランジスタＱｓ１を介してビット線ＢＬに共通
接続されている。各メモリトランジスタの制御ゲートお
よび選択ゲートトランジスタのゲートは夫々、メモリセ
ルアレイ１の行方向に並ぶＮＡＮＤセルについて共通接
続されて制御ゲート線ＣＧ１　，ＣＧ２　，ＣＧ３　，
ＣＧ４および選択ゲート線ＳＧ１　，ＳＧ２　が配設さ
れている。

【００１６】ビット線ＢＬ（ＢＬ１　，ＢＬ２　，…，
ＢＬｍ　）はそれぞれ、メモリセルアレイ１の一方の端
部でビット線駆動回路２２（２２１　，２２２　，…，
２２ｍ　）に接続される。本発明ではこのビット線駆動
回路２２とビット線ＢＬの間にビット線選択トランジス
タＱＢＬ（ＱＢＬ１　，ＱＢＬ２　，…，ＱＢＬｍ）が
設けられている。

【００１７】一つのＮＡＮＤセルの構成を図２〜図４を
用いて説明すると、ｎ型シリコン基板１にｐ型ウェル２
が形成され、素子分離絶縁膜１３によって区画された領
域に、４個のメモリトランジスタＭ１　〜Ｍ４　と２個
の選択ゲートトランジスタＱｓ１，Ｑｓ２が設けられて
いる。各メモリトランジスタは、基板上に熱酸化により
形成された薄いゲート絶縁膜３１　を介して第１層多結
晶シリコンによる浮遊ゲート４（４１　〜４４　）が形
成され、この上に層間絶縁膜５を介して第２層多結晶シ
リコンによる制御ゲート６（６１　〜６４　）が積層形
成されている。浮遊ゲート４が電荷蓄積層である。

【００１８】各メモリトランジスタの制御ゲート６は、
横方向に配列されるＮＡＮＤセルについて連続的に制御
ゲート線ＣＧ（ＣＧ１　〜ＣＧ４　）として配設されて
いる。通常この制御ゲート線ＣＧがワード線となる。

【００１９】メモリトランジスタのソース，ドレイン拡
散層であるｎ型層８は、隣接するもの同士で共用されて
、４個のメモリトランジスタＭ１　〜Ｍ４が直列接続さ
れている。これら４個のメモリトランジスタのドレイン
側，ソース側にはそれぞれ選択ゲートトランジスタＱｓ
１，Ｑｓ２が設けられている。これら選択ゲートトラン
ジスタＱｓ１，Ｑｓ２のゲート絶縁膜３２　はメモリト
ランジスタＭとは別に厚く形成されて、その上に２層の
ゲート電極４５　，６５　および４６　，６６　が形成
されている。これらのゲート電極４５　，６５　および
４６　，６６　は、メモリトランジスタの浮遊ゲートと
制御ゲートを構成する第１層多結晶シリコンと第２層多
結晶シリコンを同時にパターニングして形成されている
。これら２層ゲート電極は所定間隔でコンタクトして、
制御ゲート線ＣＧの方向に連続的に配設されて、選択ゲ
ート線ＳＧ１　，ＳＧ２　となる。

【００２０】素子形成された基板上は、ＣＶＤ絶縁膜１
１により覆われ、この上にＡｌ膜等によりビット線（Ｂ
Ｌ）１２が配設されている。ビット線１２は、一方の選
択ゲートトランジスタＱｓ１のドレイン拡散層９にコン
タクトしている。このドレイン拡散層９には、コンタク
トを良好にするため、コンタクト孔を介して重ねてｎ型
不純物がドープされている。他方の選択ゲートトランジ
スタＱｓ２のソース拡散層１０は、通常共通ソース線と
して複数のＮＡＮＤセルに共通に配設される。

【００２１】各メモリトランジスタでの浮遊ゲート４と
制御ゲート６間の結合容量は、浮遊ゲート４を素子分離
領域上に延在させることにより、浮遊ゲートと４とｐ型
ウェル２間の結合容量に比べて大きく設定されている。 具体的な形状寸法を例示すれば、浮遊ゲート４および制
御ゲート６の幅が１μｍ　、したがってメモリトランジ
スタのチャネル長が１μｍ　であり、浮遊ゲート４は素
子分離絶縁膜１３上に片側１μｍ　ずつ延在させている
。浮遊ゲート４下のゲート絶縁膜３１　は例えば１０ｎ
ｍの熱酸化膜であり、層間絶縁膜５は２５ｎｍの熱酸化
膜である。

【００２２】この実施例のＮＡＮＤセル型ＥＥＰＲＯＭ
の動作を、メモリトランジスタＭ１〜Ｍ４　からなるＮ
ＡＮＤセルに着目して、図５を用いて次に説明する。図
５は、データ消去，データ書込みおよぴデータ読出しの
一連の動作を示すタイミング図である。データ消去およ
び書込は、メモリトランジスタの浮遊ゲートとｐ型ウェ
ル間のＦ−Ｎトンネリングを利用した電荷のやりとりに
より行われる。

【００２３】まずデータ消去は、すべての制御ゲート線
ＣＧ１　〜ＣＧ４を０Ｖとし、ｐ型ウェル２およびｐ型
シリコン基板１に、Ｖｗｅｌｌ＝Ｖｓｕｂ　＝１８Ｖの
高電位を印加して行われる。このとき選択ゲート線ＳＧ
１　，ＳＧ２　にも同時に１８Ｖの高電位が印加される
。これにより、メモリセルを構成する全てのメモリトラ
ンジスタにおいて浮遊ゲートの電子がｐ型ウェルに放出
され、しきい値が負方向に移動した消去状態（“０”）
が得られる。

【００２４】データ書込は、ビット線から遠い方のメモ
リトランジスタから順に行われる。まずメモリトランジ
スタＭ４　での書込は、選択ゲート線ＣＧ４　に２０Ｖ
の高電位が印加され、それ以外の全ての制御ゲート線Ｃ
Ｇ１　〜ＣＧ３　、および選択ゲート線ＳＧ１　に中間
電位として１０Ｖが印加され、ビット線はデータに応じ
て、０Ｖ（“１”の場合）、またはフローティング（“
０”の場合）とされる。この時のビット線電位の制御は
、ビット線選択トランジスタＱＢＬのオン，オフ制御に
より行われる。図５においては、ビット線選択トランジ
スタＱＢＬ１　の選択ゲート線ＳＧ１１の電位ＶＳＧ１
１が５Ｖとされて、ビット線ＢＬ１　にビット線駆動回
路２２１　のデータ“１”に対応する出力電位である０
Ｖが伝えられ、隣のビット線選択トランジスタＱＢＬ２
　の選択ゲート線ＳＧ１２の電位ＶＳＧ１２が０Ｖとさ
れて、ビット線ＢＬ２　がビット線駆動回路２２１　か
ら切り離されてフローティングになる状態が示されてい
る。

【００２５】これにより、ビット線に０Ｖが与えられた
メモリトランジスタＭ４　ではドレインから浮遊ゲート
に電子がトンネル注入され、しきい値が正方向に移動し
た状態（“１”）が得られる。ビット線がフローティン
グのときは、制御ゲートとの容量結合によってドレイン
，ソース拡散層の電位が上昇するため、トンネル注入は
起こらず、しきい値変化はない。以下、順に制御ゲート
線ＣＧ３　，ＣＧ２　，ＣＧ１　に高電位が与えられて
、同様にデータ書込がなされる。

【００２６】データ読出しは、選択された制御ゲート線
に０Ｖ、これよりビット線側の制御ゲート線には５Ｖ程
度の電位が与えられ、ビット線に１〜５Ｖ程度の電位が
与えられて、ビット線に電流が流れるか否かを検出する
ことにより行われる。

【００２７】こうしてこの実施例においては、データ書
込時に書込みたくないビット線に中間電位を与える代り
に、これをフローティングとする。この結果ビット線に
は、データ読出し時の５Ｖ以上の電位がかからない。従
って、中間電位を用いる必要がなくなり、それだけ周辺
回路が簡単になる。またビット線側の選択ゲートトラン
ジスタのパンチスルー耐圧を特に高くする必要がなく、
ソース側の選択ゲートトランジスタと同じゲート長とす
ることができる。これにより、高集積化が可能になる。

【００２８】本発明は上記実施例の限られない。例えば
実施例では、メモリセルアレイの周辺部にビット線選択
ゲートトランジスタを設けたが、メモリセルアレイをブ
ロック分割する場合には、ブロック毎にビット線選択ゲ
ートトランジスタを配置してもよい。また、ビット線を
フローティグ状態とする事を含むビット線電位の制御す
る手段として、ビット線選択ゲートトランジスタを設け
る代りに、ビット線駆動回路自体にその出力端子をフロ
ーティングとすることができる機能を持たせてもよい。

【００２９】さらに実施例では、ＮＡＮＤセル型ＥＥＰ
ＲＯＭを説明したが、本発明は、一つのメモリトランジ
スタと選択ゲートトランジスタによりメモリセルが構成
されるＮＯＲ型ＥＥＰＲＯＭにも同様に適用することが
できる。

【００３０】

【発明の効果】以上述べたように本発明によれば、デー
タ書込時に書込みたくないビット線をフローティング状
態とするビット線電位制御手段を設けることによって、
周辺回路が簡単になり、高集積化が可能なＥＥＰＲＯＭ
を得ることができる。

【図面の簡単な説明】

【図１】本発明一実施例に係るＮＡＮＤセル型ＥＥＰＲ
ＯＭの等価回路図。

【図２】同実施例のＮＡＮＤセルの構成を示す平面図。

【図３】図２のＡ−Ａ′断面図。

【図４】図２のＢ−Ｂ′断面図。

【図５】同実施例のＥＥＰＲＯＭの動作を説明するため
のタイミング図。

【符号の説明】

１…ｎ型シリコン基板、　　　　　　　　　　　　　　
２１…メモリセルアレイ、２…ｐ型ウェル、　　　　　
　　　　　　　　　　　　　　　２２…ビット線駆動回
路、３…ゲート絶縁膜、　　　　　　ＢＬ…ビット線、
４…浮遊ゲート、　　　　　　　　　　　　　　　　　
　　　ＣＧ…制御ゲート線、５…層間絶縁膜、　　　　
　　　　　　　　　　　　　　　　ＳＧ…選択ゲート線
、６…制御ゲート、ＱＢＬ…ビット線選択トランジスタ
、８〜１０…ｎ型拡散層、１１…ＣＶＤ絶縁膜、１２…
ビット線、１３…素子分離絶縁膜。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に絶縁膜を介して電荷蓄
   積層と制御ゲートが積層形成された少くとも一つのメモ
   リトランジスタとこれと直列接続された選択ゲートトラ
   ンジスタからなるメモリセルがマトリクス配列されたメ
   モリセルアレイと、前記メモリセルアレイの列方向に並
   ぶ選択ゲートトランジスタのドレインが共通接続された
   ビット線と、前記メモリセルアレイの行方向に並ぶメモ
   リトランジスタおよび選択ゲートトランジスタのゲート
   がそれぞれ共通接続された制御ゲート線および選択ゲー
   ト線と、データ書込時に前記ビット線をデータに応じて
   低電位状態またはフローティング状態に設定するビット
   線電位制御手段と、を備えたことを特徴とする不揮発性
   半導体記憶装置。
2. 【請求項２】　　半導体基板上に絶縁膜を介して電荷蓄
   積層と制御ゲートが積層形成された少くとも一つのメモ
   リトランジスタとこれと直列接続された選択ゲートトラ
   ンジスタからなるメモリセルがマトリクス配列されたメ
   モリセルアレイと、前記メモリセルアレイの列方向に並
   ぶ選択ゲートトランジスタのドレインが共通接続された
   ビット線と、前記メモリセルアレイの行方向に並ぶメモ
   リトランジスタおよび選択ゲートトランジスタのゲート
   がそれぞれ共通接続された制御ゲート線および選択ゲー
   ト線と、前記ビット線とビット線駆動回路の間に設けら
   れたビット線選択トランジスタと、を備えたことを特徴
   とする不揮発性半導体記憶装置。
3. 【請求項３】　　前記制御ゲート線に高電位が印加され
   て選択されたメモリトランジスタの電荷蓄積層に電子注
   入を行うデータ書込みモードにおいて、電子注入を行う
   べきメモリトランジスタにつながるビット線には前記ビ
   ット線選択トランジスタがオン駆動されて前記ビット線
   駆動回路の低電位出力が伝達され、電子注入を行わない
   メモリトランジスタにつながるビット線は前記ビット線
   選択トランジスタがオフ駆動されてフローティング状態
   となることを特徴とする請求項２記載の不揮発性半導体
   記憶装置。