JPH1187658A - メモリセルおよびそれを備える不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧電源を用いて信頼性が高く高速読出動
作が可能で、かつ低コストで製造可能な不揮発性半導体
記憶装置を提供する。 【解決手段】 メモリセルアレイ１０４は、メモリセル
トランジスタＭＣと各メモリセルトランジスタに対応す
るセル選択トランジスタＭＳとを含む。メモリセルＳＧ
デコーダ１１４は、選択された行に対応するセル選択線
ＭＬに電位を供給する。セル選択トランジスタＭＳは、
セル選択線ＭＬの電位により、メモリセルトランジスタ
ＭＣを介してビット線とソース線との間を流れる電流の
導通経路を開閉する。この結果、読出動作時に、非選択
のメモリセルトランジスタから流れるリーク電流の影響
を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルおよび
それを備える不揮発性半導体記憶装置に関し、特に、低
電圧電源を用いて書込および消去を行なうメモリセルお
よびそれを備える不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置の１種で
あるフラッシュメモリは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）より安価に製造できるため、次世
代を担うメモリデバイスとして期待されている。

【０００３】図４３は、従来のＮＯＲ型フラッシュメモ
リのメモリセルアレイ１０００の構成を示す回路図であ
る。メモリセルアレイ１０００は、複数のワード線Ｗ
Ｌ、および複数のビット線ＢＬが配列される。図４３に
おいては、ワード線ＷＬ１、ＷＬ２、ＷＬ３、…、およ
びビット線ＢＬ１、ＢＬ２、ＢＬ３を代表的に示す。ワ
ード線ＷＬとビット線ＢＬとの各交点には、メモリセル
ＭＣが設けられる。メモリセルＭＣは、フローティング
型ＭＯＳトランジスタで構成される。

【０００４】ここで、メモリセルを構成するメモリセル
トランジスタの構造について説明する。

【０００５】図４４は、不揮発性半導体記憶装置のメモ
リセルトランジスタの構造を説明するための断面模式図
である。図４４に示すように、メモリセルトランジスタ
は、ｐ型半導体基板１の主表面上に形成されたｎ型ソー
ス領域２およびｎ型ドレイン領域３と、このソース領域
２とドレイン領域３とに挟まれたチャネル領域の上方に
トンネル酸化膜４を介在して形成されたフローティング
ゲート電極５と、このフローティングゲート電極５の上
方に絶縁膜６を介在して形成されたコントロールゲート
電極７とを有している。各メモリセルトランジスタのソ
ース領域２およびドレイン領域３は、フローティングゲ
ート電極５およびコントロールゲート電極７の側壁に形
成されたサイドウォール絶縁膜９をマスクとして、イオ
ン注入により形成される。

【０００６】図４３〜図４４を参照して、各メモリセル
において、ソース領域２には、ソース線ＳＬが接続され
ている。ドレイン領域３には、ビット線ＢＬが接続され
ている。コントロールゲート電極７にはワード線ＷＬが
接続されている。

【０００７】ソースドレイン間の導電度（コンダクタン
ス）は、コントロールゲート電極７に印加される電位に
応じて変化する。コントロールゲート電極７の電位を増
加させることにより、ソースドレイン間に電流が流れ始
めるコントロールゲート電極７の電位をしきい値と呼
ぶ。しきい値は、フローティングゲート電極５に電子が
蓄積されるにつれて増加する。

【０００８】メモリセルトランジスタは、フローティン
グゲート電極５の帯電状態を変化させることにより、情
報を記憶する。なお、フローティングゲート電極５は、
外部から絶縁膜により電気的に遮断されているので、情
報が不揮発的に記憶される構成となっている。

【０００９】次に、ＮＯＲ型フラッシュメモリの読出動
作、書込動作、および消去動作について簡単に説明す
る。

【００１０】書込動作においては、チャネルホットエレ
クトロン注入により、フローティングゲート電極に電子
を注入する。これにより、メモリセルトランジスタのし
きい値Ｖｔｈが低いしきい値側から高いしきい値側へ変
化する。

【００１１】消去動作においては、ソースまたはドレイ
ンのゲートエッジにおけるＦＮ（ファウラーノルドハイ
ム）トンネル現象により、フローティングゲート電極か
ら電子を引抜く。これにより、しきい値Ｖｔｈが、高い
しきい値側から低いしきい値側へと変化する。

【００１２】読出動作においては、選択したビット線Ｂ
Ｌに１Ｖ程度の電圧を印加し、選択したワード線ＷＬに
外部電源電圧Ｖｃｃを与え、選択したワード線ＷＬと、
選択したビット線ＢＬとの交点に位置するメモリセルト
ランジスタのソースドレイン間に電流が流れるか否かに
よって情報を読出す。

【００１３】図４５〜図４６は、ＮＯＲ型フラッシュメ
モリのしきい値電圧分布を示す図である。図４４に示す
ように、ＮＯＲ型フラッシュメモリにおいては、外部電
源電圧Ｖｃｃ（５Ｖ）よりもしきい値Ｖｔｈが高い状態
を書込状態と称し、外部電源電圧Ｖｃｃ（５Ｖ）よりも
しきい値Ｖｔｈが低い状態を消去状態と称す。

【００１４】ＮＯＲ型フラッシュメモリにおいては、１
ビットごとに書込を行ない、全ビット一括で同時に消去
を行なう。したがって、消去状態のしきい値分布は、書
込状態のしきい値電圧分布よりも広がっている。

【００１５】ところで、図４６に示すように、現行の
３．３ボルトの外部電源電圧Ｖｃｃを使用すると、しき
い値電圧Ｖｔｈが１．５ボルト以下になる、いわゆる過
消去セルが発生する。

【００１６】図４７は、フラッシュメモリにおける過消
去セルの問題を説明するための回路図である。図４７に
示すように、ビット線ＢＬに接続されるメモリセルＭＣ
１のデータを読出す場合であって、同一のビット線ＢＬ
に接続されるメモリセルＭＣ２、ＭＣ３、ＭＣ４、…が
過消去セルであったとする。メモリセルＭＣ１のデータ
を読出すため、ビット線ＢＬに１Ｖ程度の電圧を印加す
る。さらにメモリセルＭＣ１に接続されるワード線ＷＬ
１に外部電源電圧Ｖｃｃを印加する。

【００１７】この場合、メモリセルＭＣ２、ＭＣ３、Ｍ
Ｃ４、…のそれぞれに接続されているワード線ＷＬ２、
ＷＬ３、ＷＬ４、…の電位は、０Ｖであるにも関わら
ず、各過消去セルを介してビット線ＢＬにリーク電流ｉ
０が流れる。この結果、選択状態のメモリセルＭＣ１が
書込状態であるため、本来メモリセルＭＣ１を介して電
流が流れないにも関わらず、外部からは消去状態と判断
されてしまう。したがって、このような過消去セルの存
在は、フラッシュメモリの動作上の致命的な欠陥とな
る。

【００１８】次に、ビット線をセクタごとに分割したＤ
ＩＮＯＲ型フラッシュメモリについて説明する。

【００１９】ＤＩＮＯＲ型フラッシュメモリの内容につ
いては、「不揮発性半導体記憶装置（特願平８−１１６
２９７号）」に開示されている。以下その内容について
説明する。

【００２０】図４８は、従来のＤＩＮＯＲ型フラッシュ
メモリのメモリセルアレイ２０００の構成を示す回路図
である。図４８に示すように、メモリセルアレイ２００
０は、２つのメモリセルアレイブロックＢＬＫ０および
ＢＬＫ１を含む。図４８では、１つのメモリセルアレイ
ブロックＢＬＫ０またはＢＬＫ１に対して、各々４つの
メモリセルトランジスタＭＣを代表的に示す。

【００２１】メモリセルアレイブロックＢＬＫ０は、副
ビット線ＳＢＬ１に各々ドレインが接続するメモリセル
トランジスタＭＣ１ａおよびＭＣ１ｂと、副ビット線Ｓ
ＢＬ２に各々ドレインが接続するメモリセルトランジス
タＭＣ２ａおよびＭＣ２ｂとを含む。さらにメモリセル
アレイブロックＢＬＫ０は、主ビット線ＢＬ１と副ビッ
ト線ＳＢＬ１との接続を開閉する選択ゲートＳＧ１と、
主ビット線ＢＬ２と副ビット線ＳＢＬ２との接続を開閉
する選択ゲートＳＧ２とを含む。

【００２２】メモリセルトランジスタＭＣ１ａおよびＭ
Ｃ２ａのコントロールゲート電極は、ともにワード線Ｗ
Ｌ１に接続し、メモリセルトランジスタＭＣ１ｂおよび
ＭＣ２ｂのコントロールゲート電極はワード線ＷＬ２に
接続している。

【００２３】メモリセルアレイブロックＢＬＫ０に含ま
れるメモリセルトランジスタは、ソース線ＳＬ１と接続
される。

【００２４】メモリセルアレイブロックＢＬＫ１も、同
様に、副ビット線ＳＢＬ３と各々ドレインが接続するメ
モリセルトランジスタＭＣ３ａおよびＭＣ３ｂと、副ビ
ット線ＳＢＬ４と各々ドレインが接続するメモリセルト
ランジスタＭＣ４ａおよびＭＣ４ｂとを含む。

【００２５】メモリセルアレイブロックＢＬＫ１は、さ
らに、主ビット線ＢＬ１と副ビット線ＳＢＬ３との接続
を開閉する選択ゲートＳＧ３と、主ビット線ＢＬ２と副
ビット線ＳＢＬ４との接続を開閉する選択ゲートＳＧ４
とを含む。

【００２６】メモリセルトランジスタＭＣ３ａとＭＣ４
ａのコントロールゲート電極はワード線ＷＬ３に接続
し、メモリセルトランジスタＭＣ３ｂとＭＣ４ｂのコン
トロールゲート電極は、ワード線ＷＬ４に接続してい
る。

【００２７】メモリセルアレイブロックＢＬＫ１に含ま
れるメモリセルトランジスタは、ソース線ＳＬ２と接続
される。

【００２８】ＤＩＮＯＲ型フラッシュメモリにおいて
は、メモリセルへの書込、消去、および読出動作は、対
応する選択ゲートＳＧを開閉することにより対応するメ
モリセルアレイブロックを選択した後に行なわれる。な
お、メモリセルＭＣは、フローティングゲート型ＭＯＳ
トランジスタで構成される。

【００２９】次に、ＤＩＮＯＲ型フラッシュメモリの、
消去動作、書込動作について説明する。

【００３０】図４９は、外部電源電圧Ｖｃｃが３．３Ｖ
の場合のＤＩＮＯＲ型フラッシュメモリのメモリセルの
しきい値電圧分布を示す図である。

【００３１】消去動作においては、チャネル全面におけ
るＦＮトンネル現象により、フローティングゲート電極
の電子を一括して注入する。これにより、しきい値電圧
Ｖｔｈが、低いしきい値電圧側から、高いしきい値電圧
側へと変化する。

【００３２】書込動作においては、ドレインエッジにお
けるＦＮトンネル現象により電子を引抜く。すなわち、
ＤＩＮＯＲ型フラッシュメモリにおいては、低しきい値
分布側を、書込状態、高しきい値分布側を、消去状態と
する。

【００３３】さらに、ＤＩＮＯＲ型フラッシュメモリに
おいては、１ビットごとに、パルス的な電圧を印加して
電子を引抜き、さらにしきい値の検証を行なう動作（ベ
リファイ動作）を繰返し行なうことにより、低しきい値
側の分布を狭帯化している。この結果、低しきい値側分
布の最下限が、１．５Ｖ以上になり、３. ３Ｖの外部電
源電圧Ｖｃｃを用いた動作を実現している。

【００３４】

【発明が解決しようとする課題】ところで、不揮発性半
導体記憶装置においては、さらに低電圧動作、低消費電
力動作、および高速読出動作が要求される傾向にある。

【００３５】図５０は、外部電源電圧Ｖｃｃが１．８Ｖ
の場合のＤＩＮＯＲ型フラッシュメモリのメモリセルの
しきい値分布を示す図である。

【００３６】図５０に示すように、外部電源電圧Ｖｃｃ
が現行の３．３Ｖ以下（たとえば１．８ボルト）になる
と、低しきい値側の最下限が１．５Ｖ以下になり、いわ
ゆる過書込セルが発生する。この結果、ＤＩＮＯＲ型フ
ラッシュメモリの上記技術を持ったとしても、外部電源
電圧Ｖｃｃをそのまま用いた読出動作を実現することは
困難になると考えられる。

【００３７】この問題を解決するために、低電圧化した
外部電源電圧Ｖｃｃを、読出動作時に現行の電圧レベル
（３. ３Ｖ）程度にまで昇圧し、この昇圧した電圧をワ
ード線に印加する手段が考えられる。

【００３８】しかし、この手段を適用すると、昇圧に要
する時間で読出動作が遅くなる。また昇圧動作で消費電
力が増大してしまう。さらに、３．３Ｖで動作する回路
が増え、１．８Ｖへの低電圧化による消費電力低減の効
果が減少するという問題がある。

【００３９】そこで、本発明は、係る問題を解決するた
めになされたものであり、低電圧動作においても、過消
去または過書込による誤動作を回避することが可能な不
揮発性半導体記憶装置を提供することである。

【００４０】また、本発明の他の目的は、低電圧電源を
用いた場合であっても、高速読出動作が可能な不揮発性
半導体記憶装置を提供することである。

【００４１】さらに、本発明の他の目的は、低電圧動作
が可能で、かつ低コストで製造可能な不揮発性半導体記
憶装置を提供することである。

【００４２】

【課題を解決するための手段】請求項１に係る不揮発性
半導体記憶装置は、半導体基板上に形成される不揮発性
半導体記憶装置であって、複数の行および複数の列に配
列された複数のメモリセルと、複数の行のそれぞれに対
応して設けられた複数のワード線と、複数の列のそれぞ
れに対応して設けられた複数のビット線と、第１の電位
を供給するソース線とを備え、複数のメモリセルの各々
は、メモリセルトランジスタと、ＭＯＳトランジスタと
を含み、各メモリセルトランジスタは、対応するワード
線により電位が制御されるコントロールゲートと、コン
トロールゲートの電位に制御され、互いに導通／非導通
状態になるソースおよびドレインと、フローティングゲ
ートとを含み、各ＭＯＳトランジスタは、対応するメモ
リセルトランジスタを介してビット線と第１の電位との
間を流れる電流の導通経路を選択的に開閉し、同一の行
に属する複数のＭＯＳトランジスタは、ゲート層を共有
し、同一の行のそれぞれに対応して、複数の金属配線を
さらに備え、複数の金属配線のそれぞれは、対応するゲ
ート層の上方に複数の接続孔を有する絶縁膜上を介在し
て配置され、各金属配線は、対応するゲート層といずれ
かの対応する接続孔を介して接続され、外部アドレス信
号に応答して、各金属配線に選択的に電位を供給するス
イッチ選択手段をさらに備える。

【００４３】請求項２に係る不揮発性半導体記憶装置
は、請求項１に係る不揮発性半導体記憶装置であって、
外部アドレス信号に応答して、ワード線を選択する行選
択手段と、外部アドレス信号に応答して、ビット線を選
択する列選択手段と、メモリセルトランジスタのフロー
ティングゲートに電子を注入し、または電子を引抜く書
込消去手段とをさらに備える。

【００４４】請求項３に係る不揮発性半導体記憶装置
は、請求項２に係る不揮発性半導体記憶装置であって、
選択されたメモリセルトランジスタのデータを読出す読
出手段をさらに備え、行選択手段は、メモリセルトラン
ジスタからのデータの読出動作において、対応するワー
ド線に第２の電圧を供給し、スタンバイ時において、複
数のワード線に第３の電圧を供給し、第２の電圧と第３
の電圧とは同じである。

【００４５】請求項４に係る不揮発性半導体記憶装置
は、半導体基板上に形成される不揮発性半導体記憶装置
であって、複数の行および複数の列に配列された複数の
メモリセルと、複数の行のそれぞれに対応して設けられ
た複数のワード線と、複数の列のそれぞれに対応して設
けられた複数のビット線と、第１の電位を供給するソー
ス線とを備え、複数のメモリセルは、各々が複数の行お
よび複数の列に配置された複数のメモリセルを含む複数
のセクタに分割され、複数のビット線は、複数のセクタ
に渡って、複数のメモリセルの列に対応して設けられる
複数の主ビット線と、複数のセクタにそれぞれ対応して
設けられる複数の副ビット線群とを含み、各副ビット線
群は、対応するセクタ内の複数の列に対応する複数の副
ビット線を有し、複数のメモリセルの各々は、メモリセ
ルトランジスタと、スイッチ手段とを含み、各メモリセ
ルトランジスタは、対応するワード線により電位が制御
されるコントロールゲートと、コントロールゲートの電
位に制御され、互いに導通／非導通状態になるソースお
よびドレインと、フローティングゲートとを含み、各ス
イッチ手段は、対応するメモリセルトランジスタを介し
てビット線と第１の電位との間を流れる電流の導通経路
を選択的に開閉し、外部アドレス信号に応答して、ワー
ド線を選択する行選択手段と、外部アドレス信号に応答
して、ビット線を選択する列選択手段と、外部アドレス
信号に応答して、複数のスイッチ手段を制御するスイッ
チ選択手段と、メモリセルトランジスタのフローティン
グゲートに電子を注入し、または電子を引抜く書込消去
手段と、複数の副ビット線群を選択的に複数の主ビット
線に接続する接続手段とをさらに含む。

【００４６】請求項５に係る不揮発性半導体記憶装置
は、請求項４に係る不揮発性半導体記憶装置であって、
選択されたメモリセルトランジスタのデータを読出す読
出手段をさらに備え、行選択手段は、メモリセルトラン
ジスタからのデータの読出動作において、対応するワー
ド線に第２の電圧を供給し、スタンバイ時において、複
数のワード線に第３の電圧を供給し、第２の電圧と第３
の電圧とは同じである。

【００４７】請求項６に係る不揮発性半導体記憶装置
は、請求項４に係る不揮発性半導体記憶装置であって、
各スイッチ手段は、ＭＯＳトランジスタであって、同一
の行に属する複数のＭＯＳトランジスタは、ゲート層を
共有し、同一の行のそれぞれに対応して、複数の金属配
線をさらに備え、複数の金属配線のそれぞれは、対応す
るゲート層の上方に複数の接続孔を有する絶縁膜を介在
して配置され、各金属配線は、対応するゲート層といず
れかの対応する接続孔を介して接続され、スイッチ選択
手段は、外部アドレス信号に応答して、各金属配線に選
択的に電位を供給する。

【００４８】請求項７に係る不揮発性半導体記憶装置
は、請求項５に係る不揮発性半導体記憶装置であって、
メモリセルトランジスタのフローティングゲートは、半
導体基板の主表面に設けられるｎ型ウェル内に形成され
るｐ型のソース領域およびｐ型のドレイン領域との挟ま
れたチャネル領域上にトンネル酸化膜を介在して形成さ
れ、メモリセルトランジスタのコントロールゲートは、
フローティングゲートの上方に絶縁膜を介して形成さ
れ、スイッチ手段は、ｎ型ウェル表面に形成されるＰチ
ャネル型ＭＯＳトランジスタであって、ｎ型ウェルに
は、正の第４の電位が印加され、読出動作においては、
Ｐチャネル型ＭＯＳトランジスタは、ゲートに接地電位
以上の電位が印加されることで導通状態になる。

【００４９】請求項８に係る不揮発性半導体記憶装置
は、半導体基板上に形成される不揮発性半導体記憶装置
であって、複数の行および複数の列に配列された複数の
メモリセルと、複数の行のそれぞれに対応して設けられ
た複数のワード線と、複数の列のそれぞれに対応して設
けられた複数のビット線と、第１の電位を供給するソー
ス線とを備え、複数のメモリセルの各々は、メモリセル
トランジスタと、スイッチ手段とを含み、各メモリセル
トランジスタは、半導体基板の主表面に設けられるｎ型
ウェル内に形成されるｐ型のソース領域およびｐ型のド
レイン領域と、ソース領域とドレイン領域との挟まれた
チャネル領域上にトンネル酸化膜を介在して形成された
フローティングゲートと、フローティングゲートの上方
に絶縁膜を介して形成され、対応するワード線により電
位が制御されるコントロールゲートとを含み、各スイッ
チ手段は、対応するメモリセルトランジスタを介してビ
ット線と第１の電位と間を流れる電流の導通経路を選択
的に開閉する。

【００５０】請求項９に係る不揮発性半導体記憶装置
は、請求項８に係る不揮発性半導体記憶装置であって、
外部アドレス信号に応答して、ワード線を選択する行選
択手段と、外部アドレス信号に応答して、ビット線を選
択する列選択手段と、外部アドレス信号に応答して、複
数のスイッチ手段を制御するスイッチ選択手段と、メモ
リセルトランジスタのフローティングゲートに電子を注
入し、または電子を引抜く書込消去手段とをさらに備え
る。

【００５１】請求項１０に係る不揮発性半導体記憶装置
は、請求項９に係る不揮発性半導体記憶装置であって、
スイッチ手段は、ｎ型ウェル表面に形成されるＰチャネ
ル型ＭＯＳトランジスタであって、ｎ型ウェルには、正
の第４の電位が印加され、読出動作においては、Ｐチャ
ネル型ＭＯＳトランジスタは、ゲートに接地電位以上の
電位が印加されることで導通状態になる。

【００５２】請求項１１に係るメモリセルは、メモリセ
ルアレイの複数の行のそれぞれに対応して設けられた複
数のワード線と、メモリセルアレイの複数の列のそれぞ
れに対応して設けられた複数のビット線と、第１の電位
を供給する複数のソース線とを備え、半導体基板上に構
成される不揮発性半導体記憶装置のメモリセルアレイを
構成するメモリセルであって、対応するビット線と、第
１の電位との間に設けられ、対応するワード線の電位に
応じて導通／非導通状態になり、電気的かつ不揮発的に
しきい値電圧を制御することが可能なメモリセルトラン
ジスタと、メモリセルトランジスタを介してビット線と
第１の電位と間を流れる電流の導通経路を選択的に開閉
する選択トランジスタとを備え、メモリセルトランジス
タは、半導体基板の主表面上に形成される第１の不純物
領域と、半導体基板の主表面上に、第１の不純物領域と
所定の間隔をもって形成される第２の不純物領域と、第
１の不純物領域と第２の不純物領域とに挟まれた領域の
上方に第１の酸化膜を介して形成される第１の電極層
と、第１の電極層の上方に、第１の絶縁膜を介して形成
される第２の電極層とを含み、選択トランジスタは、半
導体基板の主表面上に形成される第３の不純物領域と、
半導体基板の主表面上に、第３の不純物領域と所定の間
隔をもって形成される第４の不純物領域と、第３の不純
物領域と第４の不純物領域とに挟まれた領域の上方に第
２の酸化膜を介して形成される第３の電極層と、第３の
電極層の上方に、第２の絶縁膜を介して形成される第４
の電極層とを含み、第２の不純物領域と、第３の不純物
領域とは同一の領域を共有し、第１の酸化膜と第２の酸
化膜とは、同一工程で形成され、第１の電極層と第３の
電極層とは、同一工程で形成され、第１の絶縁膜と第２
の絶縁膜とは、同一工程で形成され、第２の電極層と第
４の電極層とは、同一工程で形成される、メモリセル。

【００５３】請求項１２に係るメモリセルは、請求項１
１に係るメモリセルであって、同一の行に属する複数の
選択トランジスタは、少なくとも第３の電極層を共有
し、同一の行のそれぞれに対応して、複数の金属配線を
さらに備え、複数の金属配線のそれぞれは、対応する同
一の行に属する選択トランジスタの上方に複数の接続孔
を有する絶縁膜を介在して配置され、各金属配線は、対
応する第３の電極層といずれかの対応する接続孔を介し
て電気的に結合される。

【００５４】請求項１３に係るメモリセルは、メモリセ
ルアレイの複数の行のそれぞれに対応して設けられた複
数のワード線と、メモリセルアレイの複数の列のそれぞ
れに対応して設けられた複数のビット線と、第１の電位
を供給する複数のソース線とを備える不揮発性半導体記
憶装置のメモリセルアレイを構成するメモリセルであっ
て、メモリセルトランジスタと、ＭＯＳトランジスタと
を備え、メモリセルトランジスタは、対応するワード線
の電位により制御されるコントロールゲートと、コント
ロールゲートの電位に制御され、互いに導通／非導通状
態になるソースおよびドレインと、フローティングゲー
トとを含み、ＭＯＳトランジスタは、メモリセルトラン
ジスタを介してビット線と第１の電位と間を流れる電流
の導通経路を選択的に開閉し、メモリセルトランジスタ
のゲート幅は、ＭＯＳトランジスタのゲート幅よりも小
さい。

【００５５】請求項１４に係るメモリセルは、請求項１
３に係るメモリセルであって、メモリセルトランジスタ
のドレインは、対応するビット線と接続され、メモリセ
ルトランジスタのソースは、ＭＯＳトランジスタの一方
の導通端子と接続され、ＭＯＳトランジスタの他方の導
通端子は、ソース線と接続される。

【００５６】請求項１５に係るメモリセルは、請求項１
３に係るメモリセルであって、ＭＯＳトランジスタの一
方の導通端子は、対応するビット線と接続され、ＭＯＳ
トランジスタの他方の導通端子は、メモリセルトランジ
スタのドレインと接続され、メモリセルトランジスタの
ソースは、ソース線と接続される。

【００５７】請求項１６に係るメモリセルは、メモリセ
ルアレイの複数の行のそれぞれに対応して設けられた複
数のワード線と、メモリセルアレイの複数の列のそれぞ
れに対応して設けられた複数のビット線と、第１の電位
を供給する複数のソース線とを備える不揮発性半導体記
憶装置のメモリセルアレイを構成するメモリセルであっ
て、メモリセルトランジスタと、ＭＯＳトランジスタと
を備え、メモリセルトランジスタは、対応するワード線
の電位により制御されるコントロールゲートと、コント
ロールゲートの電位に制御され、互いに導通／非導通状
態になるソースおよびドレインと、フローティングゲー
トとを含み、ＭＯＳトランジスタは、メモリセルトラン
ジスタを介してビット線と第１の電位と間を流れる電流
の導通経路を選択的に開閉し、メモリセルトランジスタ
のドレインは、メモリセルトランジスタへの書込動作時
において書込電圧が印加され、書込電圧は、メモリセル
トランジスタのソース／ドレインパンチスルー耐圧より
も大きい。

【００５８】請求項１７に係るメモリセルは、請求項１
６に係るメモリセルであって、メモリセルトランジスタ
のドレインは、対応するビット線と接続され、メモリセ
ルトランジスタのソースは、ＭＯＳトランジスタの一方
の導通端子と接続され、ＭＯＳトランジスタの他方の導
通端子は、ソース線と接続される。

【００５９】請求項１８に係るメモリセルは、請求項１
６に係るメモリセルであって、ＭＯＳトランジスタの一
方の導通端子は、対応するビット線と接続され、ＭＯＳ
トランジスタの他方の導通端子は、メモリセルトランジ
スタのドレインと接続され、メモリセルトランジスタの
ソースは、ソース線と接続される。

【００６０】

【発明の実施の形態】以下、本発明について図を用いて
説明する。なお、同じ構成要素には、同じ符号、同じ記
号を付しその説明は繰返さない。

【００６１】［実施の形態１］図１は、本発明の実施の
形態１の不揮発性半導体記憶装置１００の構成を示す概
略ブロック図である。

【００６２】図１に示すように、不揮発性半導体記憶装
置１００は、アドレスバッファ１０２と、メモリセルア
レイ１０４と、ＷＬデコーダ１０６と、Ｙデコーダ１０
８と、メモリセルＳＧデコーダ１１４と、ソースデコー
ダ１１６とを含む。

【００６３】アドレスバッファ１０２は、外部からのア
ドレス信号Ａ０〜Ａｉを受けて、対応する内部行アドレ
ス信号Ａｘと対応する内部列アドレス信号Ａｙとを出力
する。ＷＬデコーダ１０６は、アドレスバッファ１０２
からの内部行アドレス信号Ａｘを受けて、対応するメモ
リセルアレイ１０４のワード線を選択する。Ｙデコーダ
１０８は、アドレスバッファ１０２からの内部列アドレ
ス信号Ａｉを受けて、メモリセルアレイ１０４の対応す
るビット線を選択する。

【００６４】メモリセルアレイ１０４は、ＮＯＲ型メモ
リセルアレイであって、複数のメモリセルトランジスタ
ＭＣ、および複数のセル選択トランジスタＭＳを含む。
メモリセルトランジスタＭＣは、フローティングゲート
型トランジスタで構成される。メモリセルトランジスタ
ＭＣの各々に対応して、セル選択トランジスタＭＳが設
けられる。セル選択トランジスタＭＳは、ＭＯＳトラン
ジスタで構成される。

【００６５】すなわち、実施の形態１における１つのメ
モリセルは、メモリセルトランジスタＭＣと、メモリセ
ルトランジスタＭＣに対応して設けられるセル選択トラ
ンジスタＭＳとから構成される。以下、１つのメモリセ
ルトランジスタでメモリセルを構成する従来のメモリセ
ルを１トランジスタ型メモリセル、実施の形態１のメモ
リセルを２トランジスタ型メモリセルとそれぞれ称す。
また、以下では、メモリセルトランジスタおよびセル選
択トランジスタは、Ｎチャネル型ＭＯＳトランジスタで
あるものとして説明する。

【００６６】図１では、メモリセルトランジスタＭＣ１
１、ＭＣ１２、ＭＣ２１およびＭＣ２２と、セル選択ト
ランジスタＭＳ１１、ＭＳ１２、ＭＳ２１およびＭＳ２
２とを代表的に示す。

【００６７】メモリセルトランジスタＭＣ１１およびＭ
Ｃ２１の各ゲート電極は、ともにワード線ＷＬ１に接続
される。メモリセルトランジスタＭＣ１２およびＭＣ２
２の各ゲート電極は、ともにワード線ＷＬ２に接続され
る。

【００６８】メモリセルトランジスタＭＣ１１、ＭＣ１
２、ＭＣ２１、およびＭＣ２２の各ソース領域は、ソー
ス線ＳＬに接続される。

【００６９】セル選択トランジスタＭＳ１１は、ビット
線ＢＬ１とメモリセルトランジスタＭＣ１１のドレイン
領域との間に接続される。セル選択トランジスタＭＳ１
２は、ビット線ＢＬ１とメモリセルトランジスタＭＣ１
２のドレイン領域との間に接続される。セル選択トラン
ジスタＭＳ２１は、ビット線ＢＬ２とメモリセルトラン
ジスタＭＣ２１のドレイン領域との間に接続される。セ
ル選択トランジスタＭＳ２２は、ビット線ＢＬ２とメモ
リセルトランジスタＭＣ２２のドレイン領域との間に接
続される。以下、メモリセルトランジスタＭＣのドレイ
ン領域とビット線ＢＬとの間にセル選択トランジスタＭ
Ｓを配置する接続をドレインセレクト型接続と称す。

【００７０】セル選択トランジスタＭＳ１１およびＭＳ
２１の各ゲート電極は、ともにセル選択線ＭＬ１に接続
される。セル選択トランジスタＭＳ１２およびＭＳ２２
の各ゲート電極は、ともにセル選択線ＭＬ２に接続され
る。

【００７１】ＷＬデコーダ１０６は、アドレスバッファ
１０２から与えられる内部行アドレス信号Ａｘに応じ
て、対応するワード線ＷＬ１〜ＷＬ４のいずれかを選択
する。

【００７２】メモリセルＳＧデコーダ１１４は、書込、
消去、および読出動作時において、アドレスバッファ１
０２から与えられる内部行アドレス信号Ａｘに応じて、
選択された行に対応するいずれかのセル選択線ＭＬ１、
ＭＬ２を選択する。

【００７３】ソースデコーダ１１６は、書込、消去、読
出動作に応じて、ソース線ＳＬの電位を調整する。

【００７４】不揮発性半導体記憶装置１００はさらに、
高電圧発生回路１１０と、負電圧発生回路１１２と、ウ
ェル電位発生回路１２０と、読出電圧発生回路１３２と
を含む。

【００７５】高電圧発生回路１１０は、外部電源電圧Ｖ
ｃｃを受けて、メモリセルへのデータ書込あるいは消去
動作に必要な高電圧を発生する。負電圧発生回路１１２
は、外部電源電圧Ｖｃｃを受けて、メモリセルアレイへ
の書込みあるいは消去動作において必要な負電圧を発生
する。読出電圧発生回路１３２は、任意の読出電圧を生
成する。

【００７６】ウェル電位発生回路１２０は、負電圧発生
回路１１２の出力を受けて、メモリセルトランジスタの
形成される半導体基板表面のウェル電位を制御する。書
込回路１３０は、高電圧発生回路１１０から受ける高電
圧を対応するビット線に供給する。

【００７７】ＷＬデコーダ１０６は、高電圧発生回路１
１０および負電圧発生回路１１２の出力を受けて、書込
動作においては、選択されたワード線に負電圧を、消去
動作においては、選択されたワード線に高電圧を供給す
る。さらにＷＬデコーダ１０６は、読出電圧発生回路１
３２で生成された任意の読出電圧の供給を受けける。

【００７８】ソースデコーダ１１６は、負電圧発生回路
１１２の出力を受けて、ソース線ＳＬを介してメモリセ
ルトランジスタＭＣ１のソース電位を負電圧とする。

【００７９】不揮発性半導体記憶装置１００はさらに、
書込／消去制御回路１２２と、データ入出力バッファ１
２４と、データドライバ１２６と、センスアンプ１２８
と、書込回路１３０とを含む。

【００８０】書込／消去制御回路１２２は、メモリセル
への書込動作および消去動作を制御する。データ入出力
バッファ１２４は、外部からのデータを受けて内部回路
に、あるいはメモリセルから読出されたデータを受けて
外部に出力する。データドライバ１２６は、データ入出
力バッファ１２４に入力された書込データを受けて、対
応するビット線電位を駆動する。センスアンプ１２８
は、データ読出時において、ビット線ＢＬ１またはＢＬ
２を介して、選択されたメモリセルの記憶情報に応じ
て、対応する読出データを出力する。書込回路１３０
は、データドライバ１２６からの書込データを受けて保
持し、高電圧発生回路１１０からの高電圧を対応するビ
ット線に供給する。

【００８１】データドライバ１２６およびセンスアンプ
１２８は、ビット線ＢＬ１に対しては列選択ゲートＳＬ
Ｇ１を介して、ビット線ＢＬ２に対しては列選択ゲート
ＳＬＧ２を介して接続し、列選択ゲートＳＬＧ１および
ＳＬＧ２のゲート電位は、Ｙデコーダ１０８により制御
される。したがって、アドレスバッファ１０２からの内
部列アドレス信号Ａｙに応じて、選択されたビット線と
センスアンプ１２８またはデータドライバ１２６とが接
続される。

【００８２】次に、実施の形態１における不揮発性半導
体記憶装置１００の動作について簡単に説明する。

【００８３】［プログラム動作］メモリセルに対して、
データを書込む場合には、アドレスバッファ１０２に選
択されるべきメモリセルのアドレスを指定するアドレス
信号Ａ０〜Ａｉが与えられる。一方、データ入出力バッ
ファ１２４には、書込まれるべきデータが与えられ、こ
れに応じて、データドライバ１２６が対応するビット線
の電位レベルを駆動する。書込回路１３０は、ビット線
ＢＬ１を介して、データドライバ１２６から書込データ
を受取る。

【００８４】メモリセルトランジスタＭＣ１１にデータ
の書込を行う場合について説明する。まずメモリセルト
ランジスタＭＣ１１を含むセクタに対する消去動作が行
なわれる。ここでセクタとは、たとえば、同一のウェル
内に形成されるメモリセル群をいう。以下では、メモリ
セルトランジスタＭＣ１１に注目して説明する。

【００８５】書込／消去制御回路１２２に制御されて、
ビット線ＢＬ１はフローティング状態とされ、高電圧発
生回路および負電圧発生回路はそれぞれ高電圧および負
電圧を発生する。これに応じて、ソースデコーダ１１６
はソース線ＳＬを介してメモリセルトランジスタＭＣ１
のソース電位を負電位（たとえば、−８Ｖ）とする。一
方、ウェル電位発生回路１２０も、メモリセルトランジ
スタのウェル電位をメモリセルトランジスタＭＣ１１の
ソース電位と同一の負電位（たとえば、−８Ｖ）とす
る。

【００８６】メモリセルＳＧデコーダ１１４は、内部行
アドレス信号Ａｘに応答して、選択された行に対応する
セル選択線ＭＬ１に対して、所定の電位を供給する。Ｗ
Ｌデコーダ１０６は、書込／消去制御回路１２２に制御
されて、高電圧発生回路１１０から出力される高電圧
（たとえば、１０Ｖ）を、ワード線ＷＬ１に供給する。
これにより、メモリセルトランジスタＭＣ１１のフロー
ティングゲート電極に基板側から電子が注入され、これ
らメモリセルトランジスタＭＣ１１のしきい値が上昇す
る。

【００８７】書込回路１３０は、書込／消去制御回路１
２２に制御されて、ビット線ＢＬ１の電位レベルを駆動
する。ソースデコーダ１１６は、ソース線ＳＬ１をフロ
ーティング状態とする。ウェル電位駆動回路１２０は、
書込／消去制御回路１２２に制御されて、ウェル電位
を、たとえば０Ｖとする。

【００８８】メモリセルＳＧデコーダ１１４は、内部行
アドレス信号Ａｘに応答して、選択された行に対応する
セル選択線ＭＬ１に対して、所定の電位を供給する。Ｗ
Ｌデコーダ１０６は、書込／消去制御回路１２２に制御
されて、負電圧発生回路１１２から与えられる電位（た
とえば、−１０Ｖ）をワード線ＷＬ１に供給する。書込
回路１３０も、書込／消去制御回路１２２に制御され
て、ビット線ＢＬ１のレベルを高電圧発生回路１１０か
ら出力される高電圧に基づいて、高電位（たとえば、５
Ｖ）とする。

【００８９】この結果、メモリセルトランジスタＭＣ１
１のフローティングゲート電極から電子が引抜きが行な
われ、メモリセルトランジスタＭＣ１のしきい値が変化
する。

【００９０】ところで、従来のＮＯＲ型フラッシュメモ
リにおいては、１つのビット線ＢＬのメモリセルトラン
ジスタに対してのみデータの書込を行なう場合にも、同
一ビット線に接続される非選択状態のメモリセルトラン
ジスタのドレインに高電圧が印加されてしまう。このた
め、同一ビット線上の非選択状態のメモリセルトランジ
スタののフローティングゲート中の電荷量が変化し、最
悪の場合、書込まれているデータが変化してしまうとい
う問題がある。

【００９１】しかし、実施の形態１における２トランジ
スタ型メモリセルでは、セル選択トランジスタを用いる
ことにより、書込選択されたメモリセルトランジスタの
みをビット線と接続することができる。したがって、１
つのメモリセルトランジスタの書込動作は、他のメモリ
セルトランジスタのしきい値に影響を与えない。

【００９２】［読出動作］メモリセルに対して、データ
を読出す場合には、アドレスバッファ１０２に選択され
るべきメモリセルのアドレスを指定するアドレス信号Ａ
０〜Ａｉが与えられる。アドレスバッファ１０２から内
部行アドレス信号Ａｘが出力される。

【００９３】メモリセルトランジスタＭＣ１が選択され
るものとする。メモリセルＳＧデコーダ１１４は、内部
行アドレス信号Ａｘに応答して、読出選択された行に対
応するセル選択線ＭＬ１に対して、所定の電位を供給す
る。ＷＬデコーダ１０６は、内部行アドレス信号Ａｘに
応答して、読出選択されたワード線ＷＬ１に所定の電位
を供給する。さらに、ビット線ＢＬ１およびソース線Ｓ
Ｌに所定の電圧が供給される。センスアンプ１２８は、
列選択ゲートＳＬＧ１を介してビット線ＢＬ１の電位の
変化を検知する。

【００９４】次に、実施の形態１におけるメモリセルア
レイの構成について詳しく説明する。

【００９５】図２は、図１における不揮発性半導体記憶
装置１００のメモリセルアレイ１０４の構成を拡大した
回路図である。図２においては、メモリセルアレイ１０
４は、ウェル分割されており、ウェル１１ａおよび１１
ｂは、図１に示すウェル電位発生回路１２０から各々電
位の供給を受ける。

【００９６】図２に示すように、実施の形態１における
２トランジスタ型メモリセルにおいては、セル選択トラ
ンジスタＭＳの導通状態を制御する複数の信号線Ｌを有
する。図２においては、信号線Ｌ１およびＬ２を代表的
に示す。信号線Ｌは、抵抗の低い、例えばアルミ配線で
構成する。信号線Ｌ１は、図１に示すメモリセルＳＧデ
コーダ１１４から受ける電位を、セル選択線ＭＬ１に供
給する。

【００９７】セル選択線ＭＬは、同一セクタ内の同一行
のセル選択トランジスタのゲート電極を互いに接続する
ことで構成される。具体的な構造としては、セル選択ト
ランジスタのゲート電極層をエッチング加工により形成
する際に、同一セクタ内のゲート電極を一体パターンと
して加工することで形成されるものである。

【００９８】信号線Ｌ２は、同じく図１に示すメモリセ
ルＳＧデコーダ１１４から受ける電位を、セル選択線Ｍ
Ｌ２に供給する。

【００９９】信号線Ｌは、ｎビット毎（ｎ＞０）に、セ
ル選択トランジスタＭＳのゲート電極を構成する電極層
に杭打される。

【０１００】次に、メモリセルと信号線Ｌとの構造を説
明する。図３は、図２に示すメモリセルアレイにおい
て、上記信号線Ｌが杭打ちされていない領域における断
面図であり、図４は、図２に示すメモリセルアレイにお
いて、上記信号線Ｌが杭打ちされている領域の断面図で
ある。

【０１０１】メモリセルトランジスタＭＣは、ｐ型半導
体基板１の主表面上に形成されたｎ型ソース領域１２お
よびｎ型ドレイン領域１３と、ソース領域１２とドレイ
ン領域１３とに挟まれたチャネル領域の上方にトンネル
酸化膜１４. １を介在して形成されたフローティングゲ
ート電極１５. １と、フローティングゲート電極１５.
１の上方に層間絶縁膜１６. １を介在して形成されたコ
ントロールゲート電極１７. １とを有する。

【０１０２】セル選択トランジスタＭＳは、ｐ型半導体
基板１の主表面上に形成されたｎ型ソース領域１２およ
びｎ型ドレイン領域２３と、ソース領域１２とドレイン
領域２３とに挟まれたチャネル領域の上方に酸化膜１
４. ２を介在して形成されたフローティングゲート電極
１５. ２と、フローティングゲート電極１５. ２の上方
に層間絶縁膜１６. ２を介在して形成されたコントロー
ルゲート電極１７. ２とを有する。

【０１０３】図３に示すように、メモリセルトランジス
タＭＣとセル選択トランジスタＭＳとは、ｐ型半導体基
板１の主表面に形成されるソース領域１２を共有する。
また、メモリセルトランジスタＭＣおよびセル選択トラ
ンジスタＭＳを構成する酸化膜１４. １、１４. ２は、
同一工程で形成される。さらに、メモリセルトランジス
タＭＣおよびセル選択トランジスタＭＳの各々を構成す
るフローテングゲート電極１５. １、１５. ２は、同一
工程で形成される。また、メモリセルトランジスタＭＣ
およびセル選択トランジスタＭＳの各々の層間絶縁膜１
６. １、１６.２は、同一工程で形成される。さらに、
メモリセルトランジスタＭＣおよびセル選択トランジス
タＭＳの各々のコントロールゲート電極１７. １、１
７. ２は、同一工程で形成される。

【０１０４】信号線Ｌは、セル選択トランジスタＭＳの
ゲート電極上に絶縁膜３０を介して配置される。

【０１０５】さらに、図４に示すように、信号線Ｌは、
コンタクト孔を介して、セル選択トランジスタＭＳｎ１
のコントロールゲート電極を構成する電極層に接続され
ている。

【０１０６】上記のコンタクト孔は、メモリセルトラン
ジスタおよびセル選択トランジスタが形成されない領域
に設けられる。

【０１０７】次に、実施の形態１における２トランジス
タ型のメモリセルの製造方法について図を用いて説明す
る。図５〜図１４は、上記の構造を有する２トランジス
タ型メモリセルの製造方法における工程を示す断面図で
ある。

【０１０８】図５に示すように、ｐ型シリコン基板１上
に熱酸化処理を施すことにより、ｐ型シリコン基板上全
面にトンネル酸化膜１４を形成する。トンネル酸化膜１
４上に、ＣＶＤ法などを用いて第１の多結晶シリコン膜
１５を１２００Å程度の膜厚で形成する（フローティン
グゲート電極層）。

【０１０９】次に、上記の第１の多結晶シリコン膜１５
上に、ＣＶＤ法などを用いて１００Å程度の膜厚の高温
酸化膜を形成する。この高温酸化膜上にＣＶＤ法などを
用いてシリコン窒化膜を１００Å程度の厚みに形成す
る。さらに、このシリコン窒化膜上にＣＶＤ法を用いて
１５０Å程度の厚みの高温酸化膜を形成する。これによ
り、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の積層膜（以下、ＯＮＯ膜と呼ぶ）１６が形成される。

【０１１０】次に、上記のＯＮＯ膜１６上に、ＣＶＤ法
を用いて不純物が導入された第２の多結晶シリコン膜２
０を１２００Å程度の厚みで形成する。そして、この第
２の多結晶シリコン膜２０上にスパッタリング法を用い
てタングステンシリサイド（ＷＳｉ）層２１を１２００
Å程度の厚みに形成する。これらにより、コントロール
ゲート電極となる導電層１７が形成される。この導電層
１７上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜
１８を堆積する。

【０１１１】以下、まず図３に示す断面部に対応するメ
モリセルアレイの製造方法を、図６〜図９の断面図にし
たがって説明する。

【０１１２】図６に示すように、上記のＴＥＯＳ酸化膜
１８上に、メモリセルトランジスタＭＣ部、およびセル
選択トランジスタＭＳ部に対応する部分に、それぞれレ
ジストマスク２２、２３を形成する。ＴＥＯＳ酸化膜１
８をエッチングする。

【０１１３】図７に示すように、上記エッチングされた
ＴＥＯＳ酸化膜１８をレジストとして用いて、タングス
テンシリサイド（ＷＳｉ）層２１と、第２の多結晶シリ
コン膜２０とをエッチングする。これにより、図８に示
すように、メモリセルトランジスタＭＣ部、およびセル
選択トランジスタＭＳ部の各々の導電層１７. １、１
７. ２が形成される。なお、同時に周辺トランジスタの
ゲートもエッチングを行なう。さらに、ＴＥＯＳ酸化膜
１８をレジストとして用いて、ＯＮＯ膜１６、第１の多
結晶シリコン膜１５をエッチングする。これにより、図
９に示すように、杭打ちを施さない部分のセル選択トラ
ンジスタＭＳが、メモリセルトランジスタＭＣと同一の
工程で形成される。

【０１１４】次に、図４に示す断面部に対応するメモリ
セルアレイの製造方法を、図１０〜図１４の断面図にし
たがって説明する。

【０１１５】図１０に示すように、信号線Ｌを杭打ちす
る部分については、ＴＥＯＳ酸化膜１８上に、メモリセ
ルトランジスタＭＣ部に対応する部分にレジストマスク
２４を形成する。ＴＥＯＳ酸化膜１８をエッチングす
る。

【０１１６】図１１に示すように、上記エッチングされ
たＴＥＯＳ酸化膜１８をレジストとして用いて、タング
ステンシリサイド（ＷＳｉ）層２１と、第２の多結晶シ
リコン膜２０とをエッチングする。これにより、図１２
に示すように、メモリセルトランジスタＭＣ部の導電層
１７. １が形成される。なお、同時に周辺トランジスタ
のゲートもエッチングを行なう。

【０１１７】次に、図１３に示すように、セル選択トラ
ンジスタＭＳ部のみが保護されるようにレジストマスク
２５を形成する。ＴＥＯＳ酸化膜１８およびこのレジス
ト２５をマスクとしてＯＮＯ膜１６および第１の多結晶
シリコン膜１５のエッチングを行なう。これにより、図
１４に示すように、信号線Ｌの杭打ちを施すセル選択ト
ランジスタＭＳが、メモリセルトランジスタＭＣととも
に形成される。

【０１１８】このように製造することにより、各メモリ
セルごとにメモリセルと隣接してメモリセルのトンネル
酸化膜と同時に形成された同一の膜厚のゲート酸化膜を
有し、かつメモリセルと同一のフローティングゲート電
極層およびメモリセルと同一の層間絶縁膜、およびメモ
リセルと同一のコントロールゲート電極層からなるセル
選択トランジスタが形成される。

【０１１９】なお、図１０〜図１４の酸化膜１４部分
は、素子分離酸化膜である場合もある。

【０１２０】図１５は、メモリセルアレイ１０４のレイ
アウトの一例を示す平面図であり、図１６は、図１５に
おけるメモリセル１単位のレイアウトを示す平面図であ
る。図１５に示すように、行方向には、メモリセルトラ
ンジスタのゲート電極部に相当するゲート電極パターン
５０、およびセル選択トランジスタのゲート電極部に相
当するゲート電極パターン５１が配置される。また、列
方向には、ビット線に対応する第一層目のアルミ配線パ
ターン５２が配置されている。セル選択トランジスタの
ゲート上に形成される層間絶縁膜層には、セル選択トラ
ンジスタゲートの杭打ち部と第一層目のアルミ配線５４
とを接続するためにコンタクト孔パターン５３に対応す
る接続孔が開口される。さらに第一層目のアルミ配線５
４上に形成される層間絶縁膜層には、第一層目のアルミ
配線５４と信号線Ｌに対応する第二層目のアルミ配線と
を接続するためにヴィアホールパターン５５に対応する
接続孔が開口される。なお、ビット線ＢＬとセル選択ト
ランジスタのドレイン領域とは、コンタクト孔５６を介
して接続される。

【０１２１】図１６に示すように、メモリセルトランジ
スタの活性領域幅とセル選択トランジスタの活性領域幅
とは、分離酸化膜６０によって規定される。

【０１２２】さらに図１７に、図１５に対応するメモリ
セルアレイ１０４のメモリセルゲートパターニングマス
クの一例を示す。図１７においては、図１３において示
したレジスト２５により、この領域のセル選択トランジ
スタのフローティグゲート電極層がエッチングされずに
残る。

【０１２３】レジスト２５により覆われていない部分に
ついては、メモリセルトランジスタのゲート電極層およ
びセル選択トランジスタのゲート電極層の上方に残存し
ているＴＥＯＳ膜１８をマスクとして、ＯＮＯ膜１６.
１、１６. ２およびフローティングゲート電極層１５.
１、１５. ２がエッチングされる。

【０１２４】さらに図１８は、メモリセルゲートパター
ニングマスクの変更により、コントロールゲート電極層
を除去せずに杭打ちを行なうための断面図である。図１
８に示されるように、フローティングゲート電極層１
５. ２の側壁とコントロールゲート電極層１７. ２の側
壁とがＡＬコンタクト４０により接続されるようにす
る。これにより、ＡＬ配線で形成される信号線Ｌとフロ
ーティングゲート電極層１５. ２とが接続される。

【０１２５】なお、メモリセルトランジスタとセル選択
トランジスタとの接続関係は、上記で説明したドレイン
セレクト型接続に代わって、セル選択トランジスタＭＳ
とビット線ＢＬとの間にメモリセルトランジスタＭＣを
配置する（以下、ソースセレクト型接続と称す）構成で
あってもよい。

【０１２６】以上のように、１つのメモリセルをメモリ
セルトランジスタと、セル選択トランジスタとで構成す
ることにより、読出動作時において、選択状態のメモリ
セルと同一ワード線に接続される非選択状態のメモリセ
ルからのリーク電流を回避することができ、低電圧読出
動作が実現される。

【０１２７】また、セル選択トランジスタは、メモリセ
ルトランジスタと同一工程で製造されるため、最小デザ
インルール間隔で形成することができる。

【０１２８】さらに、セル選択トランジスタのコントロ
ールゲート電極と平行に配置されるアルミの信号線を用
いて、高速にセル選択トランジスタを導通／非導通状態
とすることができるため、高速読出動作が可能となる。

【０１２９】［実施の形態２］次に本発明に基づく、実
施の形態２の不揮発性半導体記憶装置の動作について説
明する。

【０１３０】実施の形態２は、実施の形態１で説明した
２トランジスタ型メモリセルを有する不揮発性半導体記
憶装置１００において、読出動作時に、メモリセルトラ
ンジスタのコントロールゲート電極に印加する電圧を任
意の電位とし、さらに、スタンバイ時には、読出動作時
と同一の電圧をすべてのメモリセルトランジスタに印加
するようにしたものである。

【０１３１】図１９は、実施の形態２における２トラン
ジスタ型メモリセルのメモリセル部におけるしきい値分
布例を示す図である。図１９に示すように、実施の形態
２のメモリセルトランジスタの低しきい値側の分布は、
たとえば０ボルト以下でもよい。これに応じて、メモリ
セルトランジスタのコントロールゲート電極に印加する
電圧（読出電圧）も任意に選択することができる。

【０１３２】これは、２トランジスタ型メモリセルにお
いては、各メモリセルトランジスタごとにセル選択トラ
ンジスタが接続されているため、選択状態のメモリセル
トランジスタと同一のビット線に接続された非選択状態
のメモリセルトランジスタに対応するセル選択トランジ
スタをすべてオフ状態にすることで、非選択状態のメモ
リセルトランジスタからのリーク電流を阻止することが
できることによる。

【０１３３】実施の形態２における２トランジスタ型メ
モリセルのメモリセルトランジスタ部における読出電圧
とスタンバイ時の電圧との関係について説明する。

【０１３４】図２０は、ドレインセレクト型接続の２ト
ランジスタ型メモリセルに印加する各種電圧の電圧条件
を示す図である。Ｖｃｇはメモリセルトランジスタのコ
ントロールゲート電極に印加する電圧（読出電圧）を、
Ｖｓはソース線と接続されるソース領域に印加する電圧
を、Ｖｄはビット線と接続されるドレイン領域に印加す
る電圧を、Ｖｓｇはセル選択トランジスタのゲート電極
に印加する電圧を示す。

【０１３５】図２０に示すように、スタンバイ時におい
ては、読出動作と同一の電圧をメモリセルトランジスタ
のコントロールゲート電極に印加することが可能とな
る。これは、すべてのメモリセルトランジスタに対応す
るセル選択トランジスタをオフ状態にしておくことで、
メモリセルトランジスタとビット線とを非接続状態にで
きるため、スタンバイ時と読出時との電圧調整を行なう
必要がないからである。

【０１３６】なお、外部電源電圧Ｖｃｃ以外の任意の電
圧を読出電圧Ｖｃｇとして使用する場合は、図１に示す
読出電圧発生回路１３２で読出電圧Ｖｃｇを生成し、Ｗ
Ｌデコーダ１０６に供給する。

【０１３７】すなわち、実施の形態２における不揮発性
半導体記憶装置１００においては、読出電圧Ｖｃｇを任
意の電圧に設定することにより、書込速度または消去速
度の調整が可能となる。

【０１３８】さらに、読出電圧Ｖｃｇと同一の電圧にお
いてスタンバイすることにより、読出動作時には、セル
選択トランジスタのゲート電圧のみを所定の電圧に充電
すればよい。したがって、読出電圧Ｖｃｇ（ワード線に
印加する電圧）を変化することなく読出動作が可能とな
るため、ワード線にアルミ配線で杭打ちを施さなくとも
高速読出動作が可能となる。

【０１３９】［実施の形態３］図２１は、本発明の実施
の形態３の不揮発性半導体記憶装置２００の構成を示す
概略ブロック図である。

【０１４０】図２１を参照して不揮発性半導体記憶装置
２００は、不揮発性半導体記憶装置１００のメモリセル
アレイ１０４に代わってメモリセルアレイ２０４を、ソ
ースデコーダ１１６に代わってソースデコーダ２０７お
よび２０８を備え、さらにＳＧデコーダ２０５を含む。

【０１４１】メモリセルアレイ２０４は、ＤＩＮＯＲ型
メモリセルアレイであり、複数のメモリセルアレイブロ
ックＢＬＫを含む。図２０では、２つのメモリセルアレ
イブロックＢＬＫ０およびＢＬＫ１と、各メモリセルア
レイブロックＢＬＫに対して、各々４つのメモリセルト
ランジスタと、４つのセル選択トランジスタとを代表的
に示す。

【０１４２】メモリセルアレイブロックＢＬＫ０は、メ
モリセルトランジスタＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａお
よびＭＣ２ｂと、セル選択トランジスタＭＳ１ａ、ＭＳ
１ｂ、ＭＳ２ａおよびＭＳ２ｂと、選択ゲートＳＧ１お
よびＳＧ２とを含む。

【０１４３】メモリセルトランジスタＭＣ１ａおよびＭ
Ｃ１ｂの各々のソースは、ソース線線ＳＬ１と接続され
る。メモリセルトランジスタＭＣ２ａおよびＭＣ２ｂの
各々のソースは、ソース線ＳＬ１に接続される。

【０１４４】セル選択トランジスタＭＳ１ａは、メモリ
セルトランジスタＭＣ１ａのドレインと副ビット線ＳＢ
Ｌ１との間に接続される。セル選択トランジスタＭＳ１
ｂは、メモリセルトランジスタＭＣ１ｂドレインと副ビ
ット線ＳＢＬ１との間に接続される。

【０１４５】セル選択トランジスタＭＳ２ａは、メモリ
セルトランジスタＭＣ２ａドレインと副ビット線ＳＢＬ
２との間に接続される。セル選択トランジスタＭＳ２ｂ
は、メモリセルトランジスタＭＣ２ｂドレインと副ビッ
ト線ＳＢＬ２との間に接続される。

【０１４６】選択ゲートＳＧ１は、主ビット線ＢＬ１と
副ビット線ＳＢＬ１との接続を開閉する。選択ゲートＳ
Ｇ２は、主ビット線ＢＬ２と副ビット線ＳＢＬ２との接
続を開閉する。

【０１４７】メモリセルトランジスタＭＣ１ａおよびＭ
Ｃ２ａの各ゲート電極は、ともにワード線ＷＬ１に接続
され、メモリセルトランジスタＭＣ１ｂおよびＭＣ２ｂ
の各ゲート電極は、ともにワード線ＷＬ２に接続されて
いる。

【０１４８】メモリセルアレイブロックＢＬＫ１は、メ
モリセルトランジスタＭＣ３ａ、ＭＣ３ｂ、ＭＣ４ａお
よびＭＣ４ｂと、セル選択トランジスタＭＳ３ａ、ＭＳ
３ｂ、ＭＳ４ａおよびＭＳ４ｂと、選択ゲートＳＧ３お
よびＳＧ４とを含む。

【０１４９】メモリセルトランジスタＭＣ３ａおよびＭ
Ｃ３ｂの各々のソースは、ソース線ＳＬ２と接続され
る。メモリセルトランジスタＭＣ４ａおよびＭＣ４ｂの
各々のソースは、ソース線ＳＬ２に接続される。

【０１５０】セル選択トランジスタＭＳ３ａは、メモリ
セルトランジスタＭＣ３ａのドレインと副ビット線ＳＢ
Ｌ３との間に接続される。セル選択トランジスタＭＳ３
ｂは、メモリセルトランジスタＭＣ３ｂのドレインと副
ビット線ＳＢＬ３との間に接続される。

【０１５１】セル選択トランジスタＭＳ４ａは、メモリ
セルトランジスタＭＣ４ａのドレインと副ビット線ＳＢ
Ｌ４との間に接続される。セル選択トランジスタＭＳ４
ｂは、メモリセルトランジスタＭＣ４ｂのドレインと副
ビット線ＳＢＬ４との間に接続される。

【０１５２】選択ゲートＳＧ３は、主ビット線ＢＬ１と
副ビット線ＳＢＬ３との接続を開閉する。選択ゲートＳ
Ｇ４は、主ビット線ＢＬ２と副ビット線ＳＢＬ４との接
続を開閉する。

【０１５３】メモリセルトランジスタＭＣ３ａおよびＭ
Ｃ４ａの各ゲート電極は、ともにワード線ＷＬ３に接続
され、メモリセルトランジスタＭＣ３ｂおよびＭＣ４ｂ
の各ゲート電極は、ともにワード線ＷＬ４に接続されて
いる。

【０１５４】セル選択トランジスタＭＳ１ａおよびセル
選択トランジスタＭＳ２ａの各ゲート電極層は、ともに
セル選択線ＭＬ１に接続されている。セル選択トランジ
スタＭＳ１ｂおよびセル選択トランジスタＭＳ２ｂの各
ゲート電極層は、ともにセル選択線ＭＬ２に接続されて
いる。

【０１５５】セル選択トランジスタＭＳ３ａおよびセル
選択トランジスタＭＳ４ａの各ゲート電極層は、ともに
セル選択線ＭＬ３に接続されている。セル選択トランジ
スタＭＳ３ｂおよびセル選択トランジスタＭＳ４ｂの各
ゲート電極層は、ともにセル選択線ＭＬ４に接続されて
いる。

【０１５６】メモリセルＳＧデコーダ１１４は、選択さ
れた行に対応するいずれかのセル選択線ＭＬ１〜ＳＬ４
に対して、所定の電位を供給する。

【０１５７】ソースデコーダ２０７は、書込、消去、読
出動作において、ソース線ＳＬ１の電圧を調整する。ソ
ースデコーダ２０８は、書込、消去、読出動作におい
て、ソース線ＳＬ２の電圧を調整する。

【０１５８】ＳＧデコーダ２０５は、アドレスバッファ
１０２から与えられる内部行アドレス信号Ａｘに応じ
て、高電圧発生回路１１０および負電圧発生回路１１２
の出力を受けて、対応する選択ゲートＳＧ１〜ＳＧ４の
ゲート電位を制御し、選択的に副ビット線と主ビット線
とを接続する。

【０１５９】次に、不揮発性半導体記憶装置２００の動
作について簡単に説明する。 ［プログラム動作］メモリセルに対して、データを書込
む場合には、アドレスバッファ１０２に選択されるべき
メモリセルのアドレスを指定するアドレス信号Ａ０〜Ａ
ｉが与えられる。一方、データ入出力バッファ１２４に
は、書込まれるべきデータが与えられ、これに応じて、
データドライバ１２６が対応するビット線の電位レベル
を駆動する。書込回路１３０は、ビット線ＢＬ１を介し
て、データドライバ１２６から書込データを受取る。

【０１６０】以下では、選択されたメモリセルがメモリ
セルアレイブロックＢＬＫ０中のＭＣ１ａとＭＣ１ｂで
あるものとする。まずメモリセルアレイブロックＢＬＫ
０中のメモリセルアレイＭＣ１ａおよびＭＣ１ｂに対す
る消去動作が行なわれる。すなわち、書込／消去制御回
路１２２に制御されて、副ビット線ＳＢＬ１はフローテ
ィング状態とされ、高電圧発生回路および負電圧発生回
路はそれぞれ所定の高電圧および負電圧を発生する。こ
れに応じて、ソースデコーダ２０７はソース線ＳＬ１を
介してメモリセルアレイブロックＢＬＫ０中のメモリセ
ルトランジスタＭＣ１ａおよびＭＣ１ｂのソース電位を
負電位（たとえば、−８Ｖ）とする。一方、ウェル電位
発生回路１２０も、メモリセルトランジスタのウェル電
位をメモリセルトランジスタのソース電位と同一の負電
位（たとえば、−８Ｖ）とする。

【０１６１】メモリセルＳＧデコーダ１１４は、セル選
択線ＭＬ１およびＭＬ２に対して電位を供給する。ＷＬ
デコーダ１０６は、書込／消去制御回路１２２に制御さ
れて、高電圧発生回路１１０から出力される高電圧（た
とえば、１０Ｖ）を、ワード線ＷＬ１およびＷＬ２に供
給する。

【０１６２】これにより、メモリセルトランジスタＭＣ
１ａおよびＭＣ１ｂのフローティングゲートに基板側か
ら電子が注入され、これらメモリセルトランジスタのし
きい値が上昇する。以上で消去動作が完了する。

【０１６３】次に、書込動作においては、書込回路１３
０は、書込／消去制御回路１２２に制御されて、ビット
線ＢＬ１の電位レベルを駆動する。すなわち、メモリセ
ルＭＣ１ａに対してのみデータの書込を行なう場合は、
ソースデコーダ２０７は、ソース線ＳＬ１をフローティ
ング状態とする。ウェル電位駆動回路１２０は、書込／
消去制御回路１２２に制御されて、ウェル電位を、たと
えば０Ｖとする。

【０１６４】メモリセルＳＧデコーダ１１４は、選択さ
れた行に対応するセル選択線ＭＬ１に対して、所定の電
位を供給する。ＷＬデコーダ１０６は、書込／消去制御
回路１２２に制御されて、負電圧発生回路１１２から与
えられる負電位（たとえば、−８Ｖ）をワード線ＷＬ１
に供給する。書込回路１３０も、書込／消去制御回路１
２２に制御されて、ビット線ＢＬ１のレベルを高電圧発
生回路１１０から出力される高電圧に基づいて、高電位
（たとえば、５Ｖ）とする。

【０１６５】以上のような電位がメモリセルトランジス
タＭＣ１ａに印加されることで、フローティングゲート
から電子の引抜きが行なわれ、メモリセルトランジスタ
ＭＣ１ａのしきい値電圧が変化する。

【０１６６】電位の供給が終了すると、不揮発性半導体
記憶装置２００は、書込／消去制御回路１２２に制御さ
れて、書込／消去制御回路１２２において書込確認のた
めのベェリファイ動作が行なわれる。書込／消去制御回
路１２２により、メモリセルトランジスタＭＣ１ａに書
込まれるべきデータの書込が完了していないと判断され
ると、再び、書込のための電位がメモリセルトランジス
タＭＣ１ａに印加され、その後プログラムベリファイ動
作が行なわれる。

【０１６７】このようにして、選択されたメモリセルＭ
Ｃ１ａに対して、所定のデータが書込まれることにな
る。

【０１６８】なお、実施の形態３における２トランジス
タ型メモリセルでは、セル選択トランジスタを用いるこ
とにより、書込選択されたメモリセルトランジスタのみ
を主ビット線と接続することができる。したがって、１
つのメモリセルトランジスタの書込動作は、他のメモリ
セルトランジスタのしきい値に影響を与えない。

【０１６９】［読出動作］メモリセルに対して、データ
を読出す場合には、アドレスバッファ１０２に選択され
るべきメモリセルのアドレスを指定するアドレス信号Ａ
０〜Ａｉが与えられる。アドレスバッファ１０２から内
部行アドレス信号Ａｘが出力される。

【０１７０】メモリセルトランジスタＭＣ１ａが選択さ
れるものとする。メモリセルＳＧデコーダ１１４は、内
部行アドレス信号Ａｘに応答して、読出選択された行に
対応するセル選択線ＭＬ１に対して、所定の電位を供給
する。ＷＬデコーダ１０６は、内部行アドレス信号Ａｘ
に応答して、読出選択されたワード線ＷＬ１に所定の電
位を供給する。さらに、ビット線ＢＬ１およびソース線
ＳＬに所定の電圧が供給される。センスアンプ１２８
は、列選択ゲートＳＬＧ１を介してビット線ＢＬ１の電
位の変化を検知する。

【０１７１】次に、実施の形態３における２トランジス
タ型メモリセルからなる不揮発性半導体記憶装置２００
の読出動作速度について、実施の形態１における不揮発
性半導体記憶装置１００の読出動作速度と比較して説明
する。

【０１７２】２トランジスタ型メモリセルでは、セル選
択トランジスタの駆動力が読出電流を決定する１つの要
因となる。したがって、外部電源電圧Ｖｃｃが低下した
場合、読出電流が低下し、読出速度が低下することが考
えられる。

【０１７３】ところで、読出動作においては、ビット線
容量を読出電流で充電し、ビット線電圧の変化量を検出
（図１、図２１のセンスアンプ回路１２８）することに
より、メモリセルの情報が”１”であるか”０”である
かを検知する。

【０１７４】したがって、読出電流が低い場合であって
も、ビット線容量が小さければ、ビット線を充電してか
ら、検知するための時間が短縮される。

【０１７５】図２２は、実施の形態１におけるＮＯＲ型
メモリセルアレイにおけるビット線容量ＣＢ０の算出条
件を示す図である。図２２において、ｘ１は、ビット線
寄生容量を、ｘ２は、メモリセルトランジスタの拡散層
容量を、ｘ３は、１つのビット線に接続されるメモリセ
ルトのセル数を示す。メモリセルトランジスタの拡散層
容量ｘ２の総量ｘ４（＝ｘ２×ｘ３÷２）とビット線寄
生容量ｘ１とを加えた値が、ビット線容量ＣＢ０のな
る。

【０１７６】たとえば、図２２に示すように、ビット線
寄生容量ｘ１を１ｐＦ、メモリセルトランジスタの拡散
層容量ｘ２を２ｆＦ／ｃｅｌｌ、１つのビット線に接続
されるメモリセルトのセル数ｘ３を２０００ｃｅｌｌと
すると、メモリセルトランジスタの拡散層容量の総量ｘ
４は２ｐＦとなり、ビット線容量ＣＢ０は、３ｐＦとな
る。

【０１７７】これにより、ビット線を充電し、ビット線
の変化量を検出するために必要な時間ｔ０は、読出電流
が６０μＡの場合、１０ｎｓ（＝３ｐＦ×０．２Ｖ÷６
０μＡ）になる。なお、ここでは、検出に必要なビット
線電位変化量を０．２Ｖとした。

【０１７８】次に、実施の形態３におけるＤＩＮＯＲ型
メモリセルアレイにおけるビット線容量ＣＢ１を求め
る。

【０１７９】図２３は、実施の形態３におけるＤＩＮＯ
Ｒ型メモリセルアレイのビット線容量について説明する
ための回路図である。図２３に示すように、実施の形態
３におけるＤＩＮＯＲ型メモリセルアレイにおいては、
メモリセルトランジスタＭＣと、主ビット線ＢＬとの間
に、選択ゲートＳＧ１、ＳＧ２、…が接続されている。

【０１８０】読出動作においては、選択ゲートＳＧ１、
ＳＧ２、…が開閉することにより、選択されるメモリセ
ルトランジスタに接続される副ビット線ＳＢＬ１、ＳＢ
Ｌ２、…が主ビット線ＢＬと接続状態になる。

【０１８１】副ビット線ＳＢＬ１上のメモリセルトラン
ジスタＭＣが選択されたとする。選択ゲートＳＧ１がオ
ン状態になり、選択ゲートＳＧ２、…は、オフ状態であ
る。各副ビット線ＳＢＬ１、ＳＢＬ２、…には、６４個
のメモリセルが接続されていた場合、選択動作により、
主ビット線ＢＬに接続されるメモリセルは、６４個にな
る。図２４は、実施の形態３におけるＤＩＮＯＲ型メモ
リセルアレイにおけるビット線容量ＣＢ１の算出条件を
示す図である。図２４において、ｘ５は、主ビット線寄
生容量を、ｘ６は、副ビット線寄生容量を、ｘ７は、メ
モリセルトランジスタの拡散層容量を、ｘ８は、１つの
副ビット線に接続されるメモリセルトのセル数を、ｘ１
０は選択ゲートのトランジスタ容量をそれぞれ示す。メ
モリセルトランジスタの拡散層容量ｘ７の総量ｘ９（＝
ｘ７×ｘ８÷２）、主ビット線寄生容量ｘ５、副ビット
線寄生容量ｘ６、および選択ゲートのトランジスタ容量
ｘ１０を加えた値が、ビット線容量ＣＢ１になる。

【０１８２】たとえば、図２４に示すように、メモリセ
ルトランジスタの拡散層容量ｘ７を２ｆＦ／ｃｅｌｌ、
１つの副ビット線に接続されるメモリセルトのセル数ｘ
８を６４ｃｅｌｌとすると、メモリセルトランジスタの
拡散層容量の総量ｘ９は０．０６ｐＦとなり、さらに主
ビット線寄生容量ｘ５を１ｐＦ、副ビット線寄生容量ｘ
６を０. ０５ｐＦ、選択ゲートのトランジスタ容量を
０．２ｐＦとすると、ビット線容量ＣＢ１は、１. ３ｐ
Ｆとなる。すなわち、実施の形態１のＮＯＲ型メモリセ
ルアレイのビット線容量ＣＢ０の約１／２になる。

【０１８３】したがって、実施の形態３における２トラ
ンジスタ型メモリセルを含むＤＩＮＯＲ型メモリセルア
レイにおいては、読出電流が通常の６０μＡに対して１
／２の３０μＡとなった場合であってもアクセス速度が
低下しない。

【０１８４】すなわち、実施の形態３における２トラン
ジスタ型メモリセルを含むＤＩＮＯＲ型メモリセルアレ
イにおいては、低電圧読出動作を行なった場合、セル選
択トランジスタの駆動力が低下し、読出電流が小さくな
るが、ビット線容量の低減効果により通常の読出電流の
１／２の電流でもアクセス速度が低下しないので、低電
圧動作および高速アクセス動作が可能となる。

【０１８５】なお、実施の形態１と同様、実施の形態３
においても、セル選択トランジスタのゲート電極に杭打
ちを施した信号線Ｌを用いてセル選択トランジスタを高
速に駆動するように構成することで、アクセス動作をよ
り高速にすることが可能となる。

【０１８６】なお、メモリセルトランジスタとセル選択
トランジスタとの接続関係は、上記で説明したドレイン
セレクト型接続に代わって、ソースセレクト型接続であ
ってもよい。

【０１８７】［実施の形態４］次に本発明に基づく、実
施の形態４の不揮発性半導体記憶装置の動作について説
明する。

【０１８８】実施の形態４では、実施の形態３で説明し
た２トランジスタ型メモリセルを有する不揮発性半導体
記憶装置２００における、書込、消去、および読出動作
の他の一例について説明する。

【０１８９】２トランジスタ型メモリセルにおいては、
セル選択トランジスタを用いて、対応するメモリセルト
ランジスタとビット線との導通経路を開閉する。したが
って、メモリセルトランジスタにおけるしきい値分布の
最下限は、たとえば０ボルト以下でもよい。また、低し
きい値側分布の狭帯化の必要がない。

【０１９０】これに応じて、メモリセルトランジスタの
コントロールゲート電極に印加する電圧（読出電圧）も
任意に選択することができる。また、スタンバイ時に、
読出電圧と同じ電圧をメモリセルトランジスタに印加す
ることが可能となる。以下、図２５〜図２９を用いて説
明する。

【０１９１】図２５および図２６は、不揮発性半導体記
憶装置２００において、２トランジスタ型メモリセルに
印加する各種電圧の電圧条件の一例を示す図である。図
２５はドレインセレクト型接続、図２６はソースセレク
ト型接続の場合にそれぞれ対応する。

【０１９２】さらに、図２７〜図２９は、図２５に対応
する各種動作時におけるタイミングチャートであり、図
２７は、読出動作、図２８は、書込動作、図２９は、消
去動作にそれぞれ対応する。

【０１９３】図２５〜図２９において、Ｖｃｇはメモリ
セルトランジスタのコントロールゲート電極に印加する
電圧を、Ｖｓはソース線と接続されるソース領域に印加
するソース電圧を、Ｖｄはビット線と接続されるドレイ
ン領域に印加するドレイン電圧Ｖｄを、Ｖｓｇはセル選
択トランジスタのゲート電極に印加するゲート電圧を示
す。なお、図２５および図２６においては、一例とし
て、外部電源電圧Ｖｃｃを１. ８Ｖとする。

【０１９４】図２５および図２７を参照して、スタンバ
イ時においては、たとえば、メモリセルトランジスタの
コントロールゲート電極の電圧Ｖｃｇを０Ｖとする。読
出動作においては、メモリセルトランジスタのコントロ
ールゲート電極に印加する電圧は０Ｖのままである。ド
レイン電圧Ｖｄを、１Ｖ〜Ｖｃｃ（例えば、１Ｖ〜１.
８Ｖ）にする。対応するセル選択トランジスタのゲート
電圧Ｖｓｇを、外部電源電圧Ｖｃｃ（例えば、１. ８
Ｖ）とする。ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌは
０Ｖである。これにより、読出選択されたメモリセルト
ランジスタから、データが読出される。

【０１９５】図２５および図２８を参照して、書込動作
においては、まず、ドレイン電圧Ｖｄを５Ｖ、対応する
セル選択トランジスタのゲート電圧Ｖｓｇを６Ｖとす
る。メモリセルトランジスタのコントロールゲート電極
の電圧Ｖｃｇを−１０Ｖとする。書込が開始される。

【０１９６】メモリセルトランジスタのコントロールゲ
ート電極の電圧Ｖｃｇを０Ｖにすると、書込みが終了す
る。

【０１９７】さらに、ドレイン電圧Ｖｄを１Ｖ〜Ｖｃｃ
（例えば、１Ｖ〜１. ８Ｖ）、対応するセル選択トラン
ジスタのゲート電圧Ｖｓｇを外部電源電圧Ｖｃｃ（例え
ば、１. ８Ｖ）とする。これにより、書込確認用の読出
しが行なわれる。

【０１９８】従来のＤＩＮＯＲ型フラッシュメモリにお
いては、１ビットごとに、パルス的な電圧を印加して電
子を引抜く動作としきい値の検証を行なうベリファイ動
作とを繰返し行なうことにより、低しきい値側の分布を
狭帯化していた。しかし、実施の形態４においては、し
きい値電圧の狭帯化の必要がないため、パルス的に電圧
を印加し、かつパルス電圧毎に書込確認を行なう必要が
ない。したがって、十分な時間、書込を行なってから書
込確認を行なう。

【０１９９】図２５および図２９を参照して、まず、消
去単位（セクタ）毎にウェル分割がされている場合の消
去動作について説明する。この場合の消去動作において
は、まず、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌを−
８Ｖ、対応するセル選択トランジスタのゲート電圧Ｖｓ
ｇを０Ｖ〜−８Ｖとする。メモリセルトランジスタのコ
ントロールゲート電極の電圧Ｖｃｇを１０Ｖとする。こ
れにより、消去が開始される。

【０２００】メモリセルトランジスタのコントロールゲ
ート電極の電圧Ｖｃｇを０Ｖにすると、消去動作が終了
する。

【０２０１】さらに、ドレイン電圧Ｖｄを１Ｖ〜Ｖｃｃ
（例えば、１Ｖ〜１. ８Ｖ）、対応するセル選択トラン
ジスタのゲート電圧Ｖｓｇを外部電源電圧Ｖｃｃ（例え
ば、１. ８Ｖ）とする。これにより、消去確認用の読出
しが行なわれる。

【０２０２】次に、ウェル分割がされていない場合の消
去動作について説明する。この場合、メモリセルアレイ
が１つのウェル内に形成されているため、ウェル電位を
駆動せずに消去動作を行なうことが望ましい。したがっ
て、コントロールゲート電極の電位Ｖｃｇを１８Ｖとす
る。

【０２０３】この場合の消去動作においては、まず、ソ
ース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌを０Ｖ、対応する
セル選択トランジスタのゲート電圧Ｖｓｇを０Ｖとす
る。メモリセルトランジスタのコントロールゲート電極
の電圧Ｖｃｇを１８Ｖとする。これにより、消去が開始
される。

【０２０４】メモリセルトランジスタのコントロールゲ
ート電極の電圧Ｖｃｇを０Ｖにすると、消去動作が終了
する。

【０２０５】さらに、ドレイン電圧Ｖｄを１Ｖ〜Ｖｃｃ
（例えば、１Ｖ〜１. ８Ｖ）、対応するセル選択トラン
ジスタのゲート電圧Ｖｓｇを外部電源電圧Ｖｃｃ（例え
ば、１. ８Ｖ）とする。これにより、消去確認用の読出
しが行なわれる。

【０２０６】なお、図２６に示したソースセレクト型接
続の場合、書込動作時にセル選択トランジスタでの電圧
降下を考慮する必要がなく、書込期間中は、セル選択ト
ランジスタを遮断していればよい（ソースはオープン状
態である）ので、セル選択トランジスタのゲート電圧Ｖ
ｓｇを０Ｖとしてよい点で、ドレインセレクト型と異な
る。

【０２０７】すなわち、実施の形態４における不揮発性
半導体記憶装置２００においては、読出動作時のワード
線の電圧、言い換えると、読出電圧Ｖｃｇを任意の電圧
に設定することにより、書込速度または消去速度の調整
が可能となる。

【０２０８】さらに、読出電圧Ｖｃｇと同一の電圧にお
いてスタンバイすることにより、読出動作時には、セル
選択トランジスタのゲート電圧のみを所定の電圧に充電
すればよい。したがって、読出電圧Ｖｃｇ（ワード線に
印加する電圧）を変化することなく読出動作が可能とな
るため、ワード線にアルミ配線で杭打ちを施さなくとも
高速読出動作が可能となる。

【０２０９】［実施の形態５］次に本発明に基づく、実
施の形態５の不揮発性半導体記憶装置について説明す
る。

【０２１０】実施の形態５は、実施の形態１、実施の形
態３で説明した不揮発性半導体記憶装置を構成する２ト
ランジスタ型メモリセルにおいて、ソース／ドレインパ
ンチスルー耐圧が書込動作時のドレイン印加電圧より小
さいトランジスタをメモリセルトランジスタとして用い
るものである。

【０２１１】短チャンネルのデバイスでは、ドレイン印
加電圧が大きくなると、ドレイン／ソース間を通って、
キャリアが抜けるソース／ドレインパンチスルー現象が
現われる。この限度の電圧をソース／ドレインパンチス
ルー耐圧ＶＸと称す。図３０に示すように、ドレイン印
加電圧がソース／ドレインパンチスルー耐圧ＶＸを超え
ると、ドレイン／ソース間電流が急激に増大する。

【０２１２】ここで、ソース／ドレインパンチスルー耐
圧ＶＸは、ウェル、ソースおよびゲート電圧を接地した
場合に１ｎＡのソース／ドレインパンチスルーリーク電
流を発生するドレイン電圧の値とする。

【０２１３】したがって、従来の１トランジスタ型のメ
モリセルのフラッシュメモリにおいては、ソース／ドレ
インパンチスルー耐圧ＶＸが書込時ドレイン印加電圧Ｖ
ｄより小さいトランジスタを使用すると、書込動作にお
いてドレイン／ソース間電流が急激に増大し、書込選択
メモリセルと同一ビット線に接続された非選択メモリセ
ル（ドレインディスターブセル）において、リーク電流
が流れるまたは開放しているソース電位が著しく上昇す
るという現象が起きていた。

【０２１４】このような場合、正常な書込動作が不可能
となるので、ソース／ドレインパンチスルー耐圧ＶＸが
書込時ドレイン印加電圧Ｖｄより小さいトランジスタ、
すなわちゲート長の短いトランジスタをメモリセルとし
て用いることができなかった。

【０２１５】しかし、２トランジスタ型のメモリセルに
おいては、各メモリセルごとにセル選択トランジスタが
接続されているため、ソース／ドレインパンチスルー耐
圧ＶＸが書込時ドレイン印加電圧Ｖｄより小さいトラン
ジスタをメモリセルとして用いた場合であっても、セル
選択トランジスタで電流をオフすることが可能である。
すなわち、ソース／ドレインパンチスルーが起こった場
合であっても、書込動作に全く影響を及ぼさないことに
なる。

【０２１６】したがって、２トランジスタ型メモリセル
構成をとることにより、ゲート長の短いメモリセルトラ
ンジスタの使用が可能となり、ゲート長の微細化を実施
することが可能となる。

【０２１７】［実施の形態６］次に本発明に基づく実施
の形態６の不揮発性半導体記憶装置の構成について説明
する。

【０２１８】図３１は、実施の形態６における２トラン
ジスタ型メモリセルの平面図である。実施の形態１にお
いて説明した図１６の平面図と比較して、実施の形態５
においては、不揮発性半導体記憶装置を構成する２トラ
ンジスタ型のメモリセルにおいて、メモリセルトランジ
スタ部の活性領域幅をセル選択トランジスタ部の活性領
域幅よりも小さくする。

【０２１９】これにより、セル選択トランジスタの印加
電圧を低電圧化することが可能となる。

【０２２０】以下、活性領域幅と印加電圧との関係を図
３２〜図３３を用いて説明する。まず、消去動作時にお
けるトンネル酸化膜電界Ｅｏｘについて説明する。消去
動作時であるため、メモリセルトランジスタにおけるソ
ース電位、ドレイン電位および基板電位は全て等しい。
したがって、メモリセルトランジスタ内の電荷蓄積量が
０の場合、電荷の法則により、式（１）が成立する。

【０２２１】 ０＝（Ｖｃｇ−Ｖｆｇ）×Ｃｏｎｏ ＋（Ｖｓｕｂ−Ｖｆｇ）×（Ｃｓ＋Ｃｄ＋Ｃｓｕｂ） …（１） ここで、Ｖｃｇは、コントロールゲート電極の電位を、
Ｖｆｇは、フローティングゲート電極の電位をそれぞれ
示す。

【０２２２】さらに、図３２に示すように、Ｃｏｎｏ
は、コントロールゲート電極７とフローティングゲート
電極５との間の容量を、Ｃｓｕｂは、フローティングゲ
ート電極５と基板１との間の容量をそれぞれ示す。ま
た、Ｃｄは、フローティングゲート電極５とドレイン領
域３との間の容量を、Ｃｓは、フローティングゲート電
極５とソース領域２との間の容量をそれぞれ示す。

【０２２３】式（１）により、式（２）〜（３）の関係
が成立する。 αｃｇ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｄ＋Ｃｓｕｂ＋Ｃｓ）…（２） Ｖｆｇ＝αｃｇ×Ｖｃｇ＋（１−αｃｇ）×Ｖｓｕｂ …（３） ここで、αｃｇは、カップリング比を表わす。

【０２２４】したがって、トンネル酸化膜電界Ｅｏｘ
は、式（４）〜（５）の関係を満たす。

【０２２５】 Ｅｏｘ＝｜Ｖｆｇ−Ｖｓｕｂ｜／ｔｏｘ …（４） ＝αｃｇ×｜Ｖｃｇ−Ｖｓｕｂ｜／ｔｏｘ …（５） ここで、ｔｏｘは、トンネル酸化膜厚を表わす。また｜
Ｖｃｇ−Ｖｓｕｂ｜は、消去電圧を表わす。

【０２２６】以上により、カップリング比αｃｇが大き
くなれば、トンネル酸化膜電界Ｅｏｘも大きくなる。こ
れにともない、消去電圧｜Ｖｃｇ−Ｖｓｕｂ｜を小さく
することが可能となる。

【０２２７】ところで、容量Ｃｏｎｏおよび容量（Ｃｄ
＋Ｃｓｕｂ＋Ｃｓ）は、それぞれ式（６）〜（７）の関
係を満たす。

【０２２８】 Ｃｏｎｏ＝Ｅｏｘ×Ｌcg-fg ×Ｌ／ｔｅｆｆ …（６） （Ｃｄ＋Ｃｓｕｂ＋Ｃｓ）＝Ｅｏｘ×Ｗｅｆｆ×Ｌ／ｔｏｘ …（７） ここで、Ｌはゲート長を、ｔｅｆｆはＯＮＯ膜の酸化膜
換算膜厚を、Ｗｅｆｆは活性領域幅をそれぞれ示す。ま
た、図３３に示すように、Ｌcg-fg は、コントロールゲ
ート電極７とフローティングゲート電極５との重なり長
を示す。

【０２２９】したがって、式（２）、式（６）〜（７）
に基づき、カップリング比αｃｇについて、式（８）が
成立する。 αｃｇ＝１／｛１＋ｔｅｆｆ×Ｗｅｆｆ／（ｔｏｘ×Ｌcg-fg ）｝…（８） すなわち、式（８）により、活性領域幅Ｗｅｆｆが小さ
くなればカップリング比αｃｇは大きくなる。

【０２３０】以上に示す関係により、活性領域幅を小さ
くすることにより、消去電圧｜Ｖｃｇ−Ｖｓｕｂ｜を小
さくすることができる。すなわち、消去に必要な電圧を
低電圧化することが可能となる。

【０２３１】また同様に、書込動作時においても、活性
領域幅を小さくして、カップリング比αｃｇを大きくす
ることにより、書込消去電圧を低電圧化することが可能
となる一方、セル選択トランジスタについては、活性領
域幅を大きくすることにより、メモリ選択トランジスタ
の電流駆動力が増大し、読出時などにセル選択トランジ
スタを導通させるのに必要なゲート印加電圧を低電圧化
することが可能となる。したがって、図３１に示すよう
に、分離酸化膜形成マスクをメモリセルトランジスタ部
分において小さくし、セル選択トランジスタ部分におい
て大きくすることで、これらの効果を同時に得られるこ
とができる。

【０２３２】［実施の形態７］次に、本発明に係る実施
の形態７の不揮発性半導体記憶装置の構成について説明
する。

【０２３３】実施の形態７は、フラッシュメモリを構成
する２トランジスタ型のメモリセルにおいて、Ｐチャネ
ル型ＭＯＳトランジスタをメモリセルトランジスタとし
て用いるものである。

【０２３４】図３４は、本発明の実施の形態７の不揮発
性半導体記憶装置３００の構成を示す概略ブロック図で
ある。

【０２３５】図３４に示すように、不揮発性半導体記憶
装置３００は、実施の形態１におけるメモリセルアレイ
１０４に代わって、メモリセルアレイ３０４を含む。

【０２３６】メモリセルアレイ３０４は、ＮＯＲ型メモ
リセルアレイであって、複数のメモリセルトランジスタ
ＭＣ、および複数のセル選択トランジスタＭＳを含む。
メモリセルトランジスタＭＣおよびセル選択トランジス
タＭＳは、Ｐチャネル型トランジスタで構成される。

【０２３７】図３４では、メモリセルトランジスタＭＣ
１１、ＭＣ１２、ＭＣ２１およびＭＣ２２と、セル選択
トランジスタＭＳ１１、ＭＳ１２、ＭＳ２１およびＭＳ
２２とを代表的に示す。

【０２３８】メモリセルトランジスタＭＣ１１およびＭ
Ｃ２１の各ゲート電極は、ともにワード線ＷＬ１に接続
される。メモリセルトランジスタＭＣ１２およびＭＣ２
２の各ゲート電極は、ともにワード線ＷＬ２に接続され
る。

【０２３９】メモリセルトランジスタＭＣ１１、ＭＣ１
２、ＭＣ２１、およびＭＣ２２の各ソース領域は、ソー
ス線ＳＬに接続される。

【０２４０】セル選択トランジスタＭＳ１１は、ビット
線ＢＬ１とメモリセルトランジスタＭＣ１１のドレイン
領域との間に接続される。セル選択トランジスタＭＳ１
２は、ビット線ＢＬ１とメモリセルトランジスタＭＣ１
２のドレイン領域との間に接続される。セル選択トラン
ジスタＭＳ２１は、ビット線ＢＬ２とメモリセルトラン
ジスタＭＣ２１のドレイン領域との間に接続される。セ
ル選択トランジスタＭＳ２２は、ビット線ＢＬ２とメモ
リセルトランジスタＭＣ２２のドレイン領域との間に接
続される。

【０２４１】セル選択トランジスタＭＳ１１およびＭＳ
２１の各ゲート電極は、ともにセル選択線ＭＬ１に接続
される。セル選択トランジスタＭＳ１２およびＭＳ２２
の各ゲート電極は、ともにセル選択線ＭＬ２に接続され
る。

【０２４２】なお、不揮発性半導体記憶装置３００にお
いては、高電圧発生回路１１０は、ＷＬデコーダ１０
６、ウェル電位発生回路１２０およびソースデコーダ１
１６に必要な高電圧を供給する。負電圧発生回路１１２
は、ＷＬデコーダ１０６および書込回路１３０に必要な
負電圧を供給する。

【０２４３】ウェル電位発生回路１２０は、高電圧発生
回路１１０の出力を受けて、メモリセルトランジスタの
形成される半導体基板表面のウェル電位を制御する。書
込回路１３０は、負電圧発生回路１１２からの負電圧を
対応するビット線に供給する。

【０２４４】ＷＬデコーダ１０６は、高電圧発生回路１
１０および負電圧発生回路１１２の出力を受けて、書込
動作においては、選択されたワード線に高電圧を、消去
動作においては、選択されたワード線に負電圧を供給す
る。さらにＷＬデコーダ１０６は、読出電圧発生回路１
３２で生成された任意の読出電圧の供給を受けけること
も可能である。

【０２４５】ソースデコーダ１１６は、高電圧発生回路
１１０の出力を受けて、ソース線ＳＬを介してメモリセ
ルトランジスタＭＣ１のソース電位を高電圧とする。

【０２４６】ところで、Ｐチャネル型ＭＯＳトランジス
タを用いて１トランジスタ型メモリセルを構成する不揮
発性半導体記憶装置は、「不揮発性半導体記憶装置（特
願平７−１４８９６９号）」に開示されているように、
バンド間トンネル電流誘起ホットエレクトロン注入（Ｂ
ＢＨＥ）書込により、高速書込動作が可能となる。

【０２４７】参考のため、メモリセルトランジスタとし
てＮチャネル型ＭＯＳトランジスタを用いる従来の１ト
ランジスタ型メモリセルへの書込動作と、メモリセルト
ランジスタとしてＰチャネル型ＭＯＳトランジスタを用
いる従来の１トランジスタ型メモリセルへの書込動作と
についてそれぞれ説明する。

【０２４８】図３５は、Ｎチャネル型ＭＯＳトランジス
タをメモリセルとして用いる従来の１トランジスタ型メ
モリセルの書込動作時の条件と書込速度との一例を表わ
す図である。さらに、図３６は、Ｐチャネル型ＭＯＳト
ランジスタをメモリセルとして用いる従来の１トランジ
スタ型メモリセルにおいて、図３５と同じ速度で書込を
行なうための条件の一例を示す図である。図３５および
図３６において、Ｖｄは、メモリセルトランジスタのド
レイン領域に印加する電圧を、Ｖｃｇは、メモリセルト
ランジスタのコントロールゲート電極に印加する電圧
を、ｔｏｘは、メモリセルトランジスタのトンネル酸化
膜厚をそれぞれ示す。

【０２４９】メモリセルトランジスタをＰチャネル型Ｍ
ＯＳトランジスタで形成した場合、書込動作において
は、ドレイン領域近傍においてバンド−バンド間トンネ
ル電流により発生する電子−正孔対のうち、正孔はドレ
イン領域へと引張られ、さらに、ドレイン領域において
は、正孔の濃度が高いために従来のように、散乱を起こ
してエネルギーが奪われ、高エネルギーを有するホット
ホールとなることがない。また、仮にホットホールが存
在した場合であっても、フローティングゲート電極は正
電位になっているため、ホットホールが注入されること
はあり得ない。

【０２５０】したがって、トンネル酸化膜へのホットホ
ール注入を起こすことがなく、従来のＮチャネル型ＭＯ
Ｓトランジスタで問題となっていた、トンネル酸化膜へ
のホットホール注入によるトンネル酸化膜の著しい劣化
を防ぐことが可能となる。

【０２５１】すなわち、Ｐチャネル型ＭＯＳトランジス
タは、上記特徴を有し、低電圧で高速書込を実現する能
力を持っている。しかし、図３５および図３６を比較し
て、Ｐチャネル型ＭＯＳトランジスタは、ドレインディ
スターブマージンを確保するためにドレイン電圧Ｖｄを
大きくすることができなため、コントロールゲート電圧
Ｖｃｇを小さく抑えることができない。

【０２５２】これらに対して、Ｐチャネル型ＭＯＳトラ
ンジスタをメモリセルトランジスタとして用いる２トラ
ンジスタ型メモリセルによるフラッシュメモリの書込動
作について、図３７および図３８を用いて説明する。

【０２５３】図３７は、Ｐチャネル型ＭＯＳトランジス
タを用いるドレインセレクト型接続メモリセルの構成と
電圧印加条件との一例を表わす図であり、図３８は、Ｐ
チャネル型ＭＯＳトランジスタを用いる２トランジスタ
型メモリセルの書込動作時の条件と書込速度との一例を
表わす図である。

【０２５４】図３７においては、メモリセルトランジス
タＭＣ１およびＭＣ２とセル選択トランジスタＭＳ１お
よびＭＳ２とを代表的に示す。

【０２５５】ここで、書込動作においてメモリセルトラ
ンジスタＭＣ２が選択される場合について説明する。こ
の場合、セル選択トランジスタＭＳ２のゲートに、負の
電圧（−７Ｖ）を印加する。セル選択トランジスタＭＳ
１のゲート電圧は、０Ｖのままである。

【０２５６】したがって、書込動作において、ビット線
に負の電圧（−６Ｖ）を印加した場合、メモリセルトラ
ンジスタＭＣ２のドレイン領域の電位は、しきい値電圧
分を差引いて−６Ｖとなる。

【０２５７】一方、同一ビット線ＢＬ上の非選択状態の
メモリセルトランジスタＭＣ１のドレインは０Ｖであ
り、書込電圧（−６Ｖ）が印加されることはない。すな
わち、ドレインディスターブが起こらない。

【０２５８】したがって、Ｐチャネル型ＭＯＳトランジ
スタをメモリセルトランジスタとして用いる２トランジ
スタ型メモリセルにおいては、図３８に示すバイアス設
定が可能となる。すなわち、図３６に示すＰチャネル型
ＭＯＳトランジスタをメモリセルとして用いる従来の１
トランジスタ型メモリセルに対して、書込動作時の電圧
を±６Ｖにまで低電圧化することが可能となる。

【０２５９】なお、図３４に示すＮＯＲ型フラッシュメ
モリへの適用について説明を行なったが、ＤＩＮＯＲ型
フラッシュメモリへの適用も可能である。

【０２６０】なお、メモリセルトランジスタとセル選択
トランジスタとの接続関係は、上記で説明したドレイン
セレクト型接続に代わって、ソースセレクト型接続であ
ってもよい。

【０２６１】［実施の形態８］次に本発明に基づく、実
施の形態８の不揮発性半導体記憶装置の動作について説
明する。

【０２６２】実施の形態８では、実施の形態７で説明し
たメモリセルトランジスタとしてＰチャネル型ＭＯＳト
ランジスタを用いる２トランジスタ型メモリセルを有す
る不揮発性半導体記憶装置３００における、書込、消
去、および読出動作の他の一例について説明する。

【０２６３】２トランジスタ型メモリセルにおいては、
セル選択トランジスタを用いて、対応するメモリセルト
ランジスタとビット線との導通経路を開閉する。したが
って、メモリセルトランジスタにおけるしきい値分布の
最下限は、たとえば０ボルト以下でもよい。また、低し
きい値側分布の狭帯化の必要がない。

【０２６４】これに応じて、メモリセルトランジスタの
コントロールゲート電極に印加する電圧（読出電圧）も
任意に選択することができる。また、スタンバイ時に、
読出電圧と同じ電圧をメモリセルトランジスタに印加す
ることが可能となる。

【０２６５】図３９および図４０は、不揮発性半導体記
憶装置３００において、２トランジスタ型メモリセルに
印加する各種電圧の電圧条件の一例を示す図であり、図
３９はドレインセレクト型接続、図４０はソースセレク
ト型接続の場合にそれぞれ対応する。Ｖｃｇはメモリセ
ルトランジスタのコントロールゲート電極に印加する電
圧を、Ｖｓはソース線と接続されるソース領域に印加す
るソース電圧を、Ｖｄはビット線と接続されるドレイン
領域に印加するドレイン電圧Ｖｄを、Ｖｓｇはセル選択
トランジスタのゲート電極に印加するゲート電圧を示
す。以下、図３９を用いて、ドレインセレクト型接続に
注目して説明する。

【０２６６】スタンバイ時においては、たとえば、メモ
リセルトランジスタのコントロールゲート電極の電圧Ｖ
ｃｇを０Ｖとする。読出動作においては、メモリセルト
ランジスタのコントロールゲート電極に印加する電圧は
０Ｖのままである。

【０２６７】ドレイン電圧Ｖｄを、−Ｖ〜−１. ８Ｖに
する。対応するセル選択トランジスタのゲート電圧Ｖｓ
ｇを、−１. ８Ｖとする。ソース電圧Ｖｓ、ウェル電圧
Ｖｗｅｌｌは０Ｖである。これにより、読出選択された
メモリセルトランジスタから、データが読出される。

【０２６８】書込動作においては、ドレイン電圧Ｖｄを
−５Ｖ、対応するセル選択トランジスタのゲート電圧Ｖ
ｓｇを−６Ｖとする。メモリセルトランジスタのコント
ロールゲート電極の電圧Ｖｃｇを１０Ｖとする。書込が
開始される。

【０２６９】メモリセルトランジスタのコントロールゲ
ート電極の電圧Ｖｃｇを０Ｖにすると、書込みが終了す
る。

【０２７０】従来のＤＩＮＯＲ型フラッシュメモリにお
いては、１ビットごとに、パルス的な電圧を印加して電
子を引抜く動作と、しきい値の検証を行なうベリファイ
動作とを繰返し行なうことにより、低しきい値側の分布
を狭帯化していた。しかし、実施の形態８においては、
しきい値電圧の狭帯化の必要がないため、パルス的に電
圧を印加し、かついパルス電圧毎に書込確認を行なう必
要がない。したがって、十分な時間、書込を行なってか
ら、書込確認を行なうことが可能となる。

【０２７１】次に、まず消去単位（セクタ）毎にウェル
分割がされている場合の消去動作について説明する。こ
の場合の消去動作においては、ソース電圧Ｖｓ、ウェル
電圧Ｖｗｅｌｌを８Ｖ、対応するセル選択トランジスタ
のゲート電圧Ｖｓｇを０Ｖ〜８Ｖとする。メモリセルト
ランジスタのコントロールゲート電極の電圧Ｖｃｇを−
１０Ｖとする。これにより、消去が開始される。

【０２７２】メモリセルトランジスタのコントロールゲ
ート電極の電圧Ｖｃｇを０Ｖにすると、消去動作が終了
する。

【０２７３】次に、ウェル分割がされていない場合の消
去動作について説明する。この場合、メモリセルアレイ
全体が１つのウェル内に形成されているため、ウェル電
位を駆動せずに消去動作を行なうことが望ましい。した
がって、メモリセルトランジスタのコントロールゲート
電極の電圧Ｖｃｇを−１８Ｖとする。

【０２７４】この場合の消去動作においては、まず、ソ
ース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌを０Ｖ、対応する
セル選択トランジスタのゲート電圧Ｖｓｇを０Ｖとす
る。メモリセルトランジスタのコントロールゲート電極
の電圧Ｖｃｇを−１８Ｖとする。これにより、消去が開
始される。

【０２７５】メモリセルトランジスタのコントロールゲ
ート電極の電圧Ｖｃｇを０Ｖにすると、消去動作が終了
する。

【０２７６】なお、図４０に示したソースセレクト型接
続の場合、書込動作時にセル選択トランジスタでの電圧
降下を考慮する必要がなく、書込期間中は、セル選択ト
ランジスタを遮断していればよい（ソースはオープン状
態である）ので、セル選択トランジスタのゲート電圧Ｖ
ｓｇを０Ｖとしてよい点で、ドレインセレクト型と異な
る。

【０２７７】すなわち、実施の形態８における不揮発性
半導体記憶装置３００においては、読出動作時のワード
線の電圧、言い換えると、読出電圧Ｖｃｇを任意の電圧
に設定することにより、書込速度または消去速度の調整
が可能となる。

【０２７８】さらに、読出電圧Ｖｃｇと同一の電圧にお
いてスタンバイすることにより、読出動作時には、セル
選択トランジスタのゲート電圧のみを所定の電圧に充電
すればよい。したがって、読出電圧Ｖｃｇ（ワード線に
印加する電圧）を変化することなく読出動作が可能とな
るため、ワード線にアルミ配線で杭打ちを施さなくとも
高速読出動作が可能となる。

【０２７９】なお、ＮＯＲ型フラッシュメモリへの適用
について説明を行なったが、ＤＩＮＯＲ型フラッシュメ
モリへの適用も可能である。

【０２８０】［実施の形態９］次に本発明に基づく、実
施の形態９の不揮発性半導体記憶装置の動作について説
明する。

【０２８１】実施の形態９では、実施の形態７で説明し
た２トランジスタ型メモリセルを有する不揮発性半導体
記憶装置３００における動作の他の一例について説明す
る。

【０２８２】実施の形態９においては、Ｐチャネル型Ｍ
ＯＳトランジスタを用いて２トランジスタ型メモリセル
を構成することにより、全ウェルに対して、スタンバイ
時に外部電源電圧Ｖｃｃを印加することを可能とするも
のである。

【０２８３】図４１は、実施の形態９における２トラン
ジスタ型メモリセルの電圧印加条件の一例を示す図であ
り、図４２は、図４１に対応するタイミングチャートで
ある。

【０２８４】図４１〜図４２に示すように、スタンバイ
時および読出動作においては、たとえば、メモリセルト
ランジスタのコントロールゲート電圧Ｖｃｇを外部電源
電圧Ｖｃｃとする。

【０２８５】さらに、スタンバイ時においては、すべて
のメモリセルトランジスタおよびセル選択トランジスタ
を含むウェルのウェル電位Ｖｗｅｌｌを外部電源電圧Ｖ
ｃｃとする。

【０２８６】読出動作においては、セル選択トランジス
タのゲート電圧Ｖｓｇを０Ｖとする。

【０２８７】すなわち、２トランジスタ型メモリセルを
Ｐチャネル型トランジスタで構成することにより、スタ
ンバイ時に、メモリセルを含む全ウェルに外部電源電圧
Ｖｃｃを印加することができ、この結果、負の電圧が必
要でなくなり、外部電源電圧Ｖｃｃで動作が可能とな
る。

【０２８８】また、全ウェルに外部電源電圧Ｖｃｃを印
加してスタンバイすることにより、読出動作のアクセス
速度を高速にすることができる。

【０２８９】なお、ＮＯＲ型フラッシュメモリへの適用
について説明を行なったが、ＤＩＮＯＲ型フラッシュメ
モリへの適用も可能である。

【０２９０】

【発明の効果】請求項１に係る不揮発性半導体記憶装置
は、電気的に書込、消去が可能なメモリセルトランジス
タとメモリセルトランジスタを介してビット線とソース
線との間を流れる電流を制御するＭＯＳトランジスタと
でメモリセルを構成することにより、読出動作におい
て、選択状態のメモリセルと同一のワード線に接続され
る非選択状態のメモリセルからのリーク電流を回避する
ことができるため、過消去または過書込セルによる誤動
作を回避し、低電圧動作が可能となる。さらに、杭打ち
した金属配線を用いて上記ＭＯＳトランジスタの導通／
非導通を制御することにより、高速動作が可能となる。

【０２９１】請求項２〜請求項３に係る不揮発性半導体
記憶装置は、請求項１に係る不揮発性半導体記憶装置で
あって、読出電圧を任意に設定することにより、書込速
度または消去速度の調整が可能となる。さらに、読出電
圧と同一電圧でスタンバイすることにより、ワード線に
アルミ配線を施さなくとも高速読出動作が可能となる。

【０２９２】請求項４に係る不揮発性半導体記憶装置
は、電気的に書込、消去が可能なメモリセルトランジス
タとメモリセルトランジスタを介してビット線とソース
線との間を流れる電流を制御するスイッチ手段とでメモ
リセルを構成することにより、読出動作において、選択
状態のメモリセルと同一のワード線に接続される非選択
状態のメモリセルからのリーク電流を回避することがで
きるため、過消去または過書込セルによる誤動作を回避
し、低電圧動作が可能となる。またビット線を分割する
ことにより、１つのメモリセルアレイブロックの書込動
作が、他のメモリセルブロックのメモリセルトランジス
タのしきい値に影響を与えることを防止することができ
る。

【０２９３】請求項５に係る不揮発性半導体記憶装置
は、請求項４に係る不揮発性半導体記憶装置であって、
読出電圧を任意に設定することにより、書込速度または
消去速度の調整が可能となる。さらに、読出電圧と同一
電圧でスタンバイすることにより、ワード線にアルミ配
線を施さなくとも高速読出動作が可能となる。

【０２９４】請求項６に係る不揮発性半導体記憶装置
は、請求項４に係る不揮発性半導体記憶装置であって、
さらに上記スイッチ手段をＭＯＳトランジスタで構成
し、杭打ちした金属配線を用いて上記ＭＯＳトランジス
タの導通／非導通を制御することにより、高速動作が可
能となる。

【０２９５】請求項７に係る不揮発性半導体記憶装置
は、請求項５に係る不揮発性半導体記憶装置であって、
メモリセルトランジスタおよびスイッチ手段としてＰチ
ャネル型ＭＯＳトランジスタを用いることにより、スタ
ンバイ時に全ウェルに正の電圧を印加することができ
る。また、全ウェルに正の電圧を印加してスタンバイす
ることができるため、高速読出動作が可能となる。な
お、メモリセルトランジスタとしてＰチャネル型ＭＯＳ
トランジスタを用いたバンド間トンネル電流誘起ホット
エレクトロン注入書込みにより、高速書込動作も可能と
なる。

【０２９６】請求項８に係る不揮発性半導体記憶装置
は、電気的に書込、消去が可能なメモリセルトランジス
タとメモリセルトランジスタを介してビット線とソース
線との間を流れる電流を制御するスイッチ手段とでメモ
リセルを構成することにより、読出動作において、選択
状態のメモリセルと同一のワード線に接続される非選択
状態のメモリセルからのリーク電流を回避することがで
きるため、過消去または過書込セルによる誤動作を回避
し、低電圧動作が可能となる。さらに、メモリセルトラ
ンジスタとしてＰチャネル型ＭＯＳトランジスタを用い
ることにより、バンド間トンネル電流誘起ホットエレク
トロン注入書込みにより、高速書込動作が可能となる。

【０２９７】請求項９〜請求項１０に係る不揮発性半導
体記憶装置は、請求項８に係る不揮発性半導体記憶装置
であって、さらにスイッチ手段としてＰチャネル型ＭＯ
Ｓトランジスタを用いることにより、スタンバイ時に全
ウェルに正の電圧を印加することができる。また、全ウ
ェルに正の電圧を印加してスタンバイすることができる
ため、高速読出動作が可能となる。

【０２９８】請求項１１に係るメモリセルによれば、電
気的に書込、消去が可能なメモリセルトランジスタとメ
モリセルトランジスタを介してビット線とソース線との
間を流れる電流を制御する選択トランジスタとでメモリ
セルを構成することにより、読出動作において、選択状
態のメモリセルと同一のワード線に接続される非選択状
態のメモリセルからのリーク電流を回避することができ
るため、過消去または過書込セルによる誤動作を回避
し、低電圧動作が可能となる。さらに、メモリセルトラ
ンジスタと選択トランジスタとを同一工程で形成するこ
とにより、これらを最小デザインルール間隔で形成する
ことができる。

【０２９９】請求項１２に係るメモリセルは、請求項１
１に係るメモリセルであって、さらに、選択トランジス
タを駆動する杭打ちを施した金属配線を設けることによ
り、高速に上記選択トランジスタを動作させることがで
きる。

【０３００】請求項１３に係るメモリセルによれば、メ
モリセルトランジスタとメモリセルトランジスタを介し
てビット線とソース線との間を流れる電流を制御するＭ
ＯＳトランジスタとでメモリセルを構成することによ
り、読出動作において、選択状態のメモリセルと同一の
ワード線に接続される非選択状態のメモリセルからのリ
ーク電流を回避することができるため、過消去または過
書込セルによる誤動作を回避し、低電圧動作が可能とな
る。さらに、メモリセルトランジスタのゲート幅をＭＯ
Ｓトランジスタのゲート幅より小さくすることにより、
メモリセルトランジスタにおいては、書込消去電圧を低
電圧化することが可能となり、ＭＯＳトランジスタにお
いては、電流駆動力を増大させ、読出動作時に導通状態
にさせるために必要とされるゲート印加電圧を低電圧化
することができる。

【０３０１】請求項１４に係るメモリセルは、請求項１
３に係るメモリセルであって、メモリセルトランジスタ
とソース線との間にＭＯＳトランジスタを配置すること
により、メモリセルトランジスタとソース線との間を流
れる電流を制御することが可能となる。

【０３０２】請求項１５に係るメモリセルは、請求項１
３に係るメモリセルであって、メモリセルトランジスタ
とビット線との間にＭＯＳトランジスタを配置すること
により、メモリセルトランジスタとビット線との間を流
れる電流を制御することが可能となる。

【０３０３】請求項１６に係るメモリセルによれば、メ
モリセルトランジスタとメモリセルトランジスタを介し
てビット線とソース線との間を流れる電流を制御するＭ
ＯＳトランジスタとを設けることにより、読出動作にお
いて、選択状態のメモリセルと同一のワード線に接続さ
れる非選択状態のメモリセルからのリーク電流を回避す
ることができるため、過消去または過書込セルによる誤
動作を回避し、低電圧動作が可能となる。さらに、ソー
ス／ドレインパンチスルー現象を起こすメモリセルトラ
ンジスタを使用することができるため、ゲート長の微細
化が可能となる。

【０３０４】請求項１７に係るメモリセルは、請求項１
６に係るメモリセルであって、メモリセルトランジスタ
とソース線との間にＭＯＳトランジスタを配置すること
により、メモリセルトランジスタとソース線との間を流
れる電流を制御することが可能となる。

【０３０５】請求項１８に係るメモリセルは、請求項１
６に係るメモリセルであって、メモリセルトランジスタ
とビット線との間にＭＯＳトランジスタを配置すること
により、メモリセルトランジスタとビット線との間を流
れる電流を制御することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の不揮発性半導体記憶
装置１００の構成を示す概略ブロック図である。

【図２】 図１における不揮発性半導体記憶装置１００
のメモリセルアレイ１０４の構成を拡大した回路図であ
る。

【図３】 図２に示すメモリセルアレイにおいて、信号
線Ｌが杭打ちされていない領域における断面図である。

【図４】 図２に示すメモリセルアレイにおいて、信号
線Ｌが杭打ちされている領域における断面図である。

【図５】 ２トランジスタ型メモリセルの製造方法にお
ける工程を示す断面図である。

【図６】 ２トランジスタ型メモリセルの製造方法にお
ける工程を示す断面図である。

【図７】 ２トランジスタ型メモリセルの製造方法にお
ける工程を示す断面図である。

【図８】 ２トランジスタ型メモリセルの製造方法にお
ける工程を示す断面図である。

【図９】 ２トランジスタ型メモリセルの製造方法にお
ける工程を示す断面図である。

【図１０】 ２トランジスタ型メモリセルの製造方法に
おける工程を示す断面図である。

【図１１】 ２トランジスタ型メモリセルの製造方法に
おける工程を示す断面図である。

【図１２】 ２トランジスタ型メモリセルの製造方法に
おける工程を示す断面図である。

【図１３】 ２トランジスタ型メモリセルの製造方法に
おける工程を示す断面図である。

【図１４】 ２トランジスタ型メモリセルの製造方法に
おける工程を示す断面図である。

【図１５】 メモリセルアレイ１０４のレイアウトの一
例を示す平面図である。

【図１６】 図１５におけるメモリセル１単位のレイア
ウトを示す平面図である。

【図１７】 図１５に対応するメモリセルアレイ１０４
のメモリセルゲートパターニングマスクの一例を示す図
である。

【図１８】 メモリセルゲートパターニングマスクの変
更により、コントロールゲート電極層を除去せずに杭打
ちを行なうための断面図である。

【図１９】 実施の形態２における２トランジスタ型メ
モリセルのメモリセル部におけるしきい値分布例を示す
図である。

【図２０】 ドレインセレクト型接続の２トランジスタ
型メモリセルに印加する各種電圧の電圧条件の一例を示
す図である。

【図２１】 本発明の実施の形態３の不揮発性半導体記
憶装置２００の構成を示す概略ブロック図である。

【図２２】 実施の形態１におけるＮＯＲ型メモリセル
アレイにおけるビット線容量ＣＢ０の算出条件を示す図
である。

【図２３】 実施の形態３におけるＤＩＮＯＲ型メモリ
セルアレイのビット線容量について説明するための回路
図である。

【図２４】 実施の形態３におけるＤＩＮＯＲ型メモリ
セルアレイにおけるビット線容量ＣＢ１の算出条件を示
す図である。

【図２５】 不揮発性半導体記憶装置２００において、
ドレインセレクト型接続の２トランジスタ型メモリセル
に印加する各種電圧の電圧条件の一例を示す図である。

【図２６】 不揮発性半導体記憶装置２００において、
ソースセレクト型接続の２トランジスタ型メモリセルに
印加する各種電圧の電圧条件の一例を示す図である。

【図２７】 図２５に対応する読出動作におけるタイミ
ングチャートである。

【図２８】 図２５に対応する書込動作におけるタイミ
ングチャートである。

【図２９】 図２５に対応する消去動作におけるタイミ
ングチャートである。

【図３０】 ソース／ドレインパンチスルー耐圧を説明
するための図である。

【図３１】 実施の形態６における２トランジスタ型メ
モリセルの平面図である。

【図３２】 トランジスタの寄生容量を説明するための
図である。

【図３３】 トランジスタの活性領域幅を説明するため
の図である。

【図３４】 実施の形態７の不揮発性半導体記憶装置３
００の構成を示す概略ブロック図である。

【図３５】 Ｎチャネル型ＭＯＳトランジスタをメモリ
セルとして用いる従来の１トランジスタ型メモリセルの
書込動作時の条件と書込速度との一例を表わす図であ
る。

【図３６】 Ｐチャネル型ＭＯＳトランジスタをメモリ
セルとして用いる従来の１トランジスタ型メモリセルに
おいて、図３５と同じ速度で書込を行なうための条件の
一例を示す図である。

【図３７】 Ｐチャネル型ＭＯＳトランジスタを用いる
ドレインセレクト型接続メモリセルの構成と電圧印加条
件との一例を表わす図である。

【図３８】 Ｐチャネル型ＭＯＳトランジスタを用いる
２トランジスタ型メモリセルの書込動作時の条件と書込
速度との一例を表わす図である。

【図３９】 実施の形態８におけるドレインセレクト型
接続の２トランジスタ型メモリセルに印加する各種電圧
の電圧条件を示す図である。

【図４０】 実施の形態８におけるソースセレクト型接
続の２トランジスタ型メモリセルに印加する各種電圧の
電圧条件の一例を示す図である。

【図４１】 実施の形態９における２トランジスタ型メ
モリセルの電圧印加条件の一例を示す図である。

【図４２】 図４１に対応する２トランジスタ型メモリ
セルの読出動作のタイミングチャートである。

【図４３】 従来のＮＯＲ型フラッシュメモリのメモリ
セルアレイの構成を示す回路図である。

【図４４】 従来の不揮発性半導体記憶装置のメモリセ
ルトランジスタの構造を説明するための断面模式図であ
る。

【図４５】 従来のＮＯＲ型フラッシュメモリにおける
メモリセルトランジスタのしきい値分布を示す図であ
る。

【図４６】 従来のＮＯＲ型フラッシュメモリにおける
メモリセルトランジスタのしきい値分布を示す図であ
る。

【図４７】 従来のＮＯＲ型フラッシュメモリにおける
過消去セルの問題を説明するための図である。

【図４８】 従来のＤＩＮＯＲ型フラッシュメモリのメ
モリ構成を示す回路図である。

【図４９】 従来のＤＩＮＯＲ型フラッシュメモリにお
けるメモリセルトランジスタのしきい値分布を示す図で
ある。

【図５０】 従来のＤＩＮＯＲ型フラッシュメモリにお
けるメモリセルトランジスタのしきい値分布を示す図で
ある。

【符号の説明】

１０２ アドレスバッファ、１０４, ２０４, ３０４
メモリセルアレイ、１０６ ＷＬデコーダ、１０８ Ｙ
デコーダ、１１４ メモリセルＳＧデコーダ、１１０
高電圧発生回路、１１２ 負電圧発生回路、１２０ ウ
ェル電位発生回路、１３２ 読出電圧発生回路、１２２
書込／消去制御回路、１２４ データ入出力バッフ
ァ、１２６ データドライバ、１２８ センスアンプ、
１３０ 書込回路、２０５ ＳＧデコーダ、１１６, ２
０７，２０８ ソースデコーダ、１００〜３００ 不揮
発性半導体記憶装置、Ｌ 信号線、ＷＬ ワード線、Ｂ
Ｌビット線、ＳＬ ソース線、ＭＣ メモリセルトラン
ジスタ、ＭＳ セル選択トランジスタ、ＳＧ 選択ゲー
ト、１ 半導体基板、２, １２ ソース領域、３,１３,
２３ ドレイン領域、１４ 酸化膜、５, １５ フロ
ーティングゲート電極、１６ 絶縁膜、７, １７ コン
トロールゲート電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成される不揮発性半導
   体記憶装置であって、 複数の行および複数の列に配列された複数のメモリセル
   と、 前記複数の行のそれぞれに対応して設けられた複数のワ
   ード線と、 前記複数の列のそれぞれに対応して設けられた複数のビ
   ット線と、 第１の電位を供給するソース線とを備え、 前記複数のメモリセルの各々は、 メモリセルトランジスタと、 ＭＯＳトランジスタとを含み、 各前記メモリセルトランジスタは、 対応する前記ワード線により電位が制御されるコントロ
   ールゲートと、 前記コントロールゲートの電位に制御され、互いに導通
   ／非導通状態になるソースおよびドレインと、 フローティングゲートとを含み、 各前記ＭＯＳトランジスタは、 対応する前記メモリセルトランジスタを介して前記ビッ
   ト線と前記第１の電位との間を流れる電流の導通経路を
   選択的に開閉し、 同一の行に属する前記複数のＭＯＳトランジスタは、ゲ
   ート層を共有し、 前記同一の行のそれぞれに対応して、複数の金属配線を
   さらに備え、 前記複数の金属配線のそれぞれは、対応する前記ゲート
   層の上方に複数の接続孔を有する絶縁膜を介在して配置
   され、 各前記金属配線は、対応する前記ゲート層といずれかの
   対応する前記接続孔を介して接続され、 外部アドレス信号に応答して、前記各金属配線に選択的
   に電位を供給するスイッチ選択手段をさらに備える、不
   揮発性半導体記憶装置。
2. 【請求項２】 外部アドレス信号に応答して、前記ワー
   ド線を選択する行選択手段と、 外部アドレス信号に応答して、前記ビット線を選択する
   列選択手段と、 前記メモリセルトランジスタの前記フローティングゲー
   トに電子を注入し、または電子を引抜く書込消去手段と
   をさらに備える、請求項１記載の不揮発性半導体記憶装
   置。
3. 【請求項３】 選択された前記メモリセルトランジスタ
   のデータを読出す読出手段をさらに備え、 前記行選択手段は、 前記メモリセルトランジスタからのデータの読出動作に
   おいて、対応する前記ワード線に第２の電圧を供給し、
   スタンバイ時において、前記複数のワード線に第３の電
   圧を供給し、 前記第２の電圧と前記第３の電圧とは同じである、請求
   項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 半導体基板上に形成される不揮発性半導
   体記憶装置であって、 複数の行および複数の列に配列された複数のメモリセル
   と、 前記複数の行のそれぞれに対応して設けられた複数のワ
   ード線と、 前記複数の列のそれぞれに対応して設けられた複数のビ
   ット線と、 第１の電位を供給するソース線とを備え、 前記複数のメモリセルは、各々が複数の行および複数の
   列に配置された複数のメモリセルを含む複数のセクタに
   分割され、 前記複数のビット線は、 前記複数のセクタに渡って、前記複数のメモリセルの列
   に対応して設けられる複数の主ビット線と、 前記複数のセクタにそれぞれ対応して設けられる複数の
   副ビット線群とを含み、 前記各副ビット線群は、 対応するセクタ内の複数の列に対応する複数の副ビット
   線を有し、 前記複数のメモリセルの各々は、 メモリセルトランジスタと、 スイッチ手段とを含み、 各前記メモリセルトランジスタは、 対応する前記ワード線により電位が制御されるコントロ
   ールゲートと、 前記コントロールゲートの電位に制御され、互いに導通
   ／非導通状態になるソースおよびドレインと、 フローティングゲートとを含み、 各前記スイッチ手段は、 対応する前記メモリセルトランジスタを介して前記ビッ
   ト線と前記第１の電位との間を流れる電流の導通経路を
   選択的に開閉し、 外部アドレス信号に応答して、前記ワード線を選択する
   行選択手段と、 外部アドレス信号に応答して、前記ビット線を選択する
   列選択手段と、 外部アドレス信号に応答して、前記複数のスイッチ手段
   を制御するスイッチ選択手段と、 前記メモリセルトランジスタの前記フローティングゲー
   トに電子を注入し、または電子を引抜く書込消去手段
   と、 前記複数の副ビット線群を選択的に前記複数の主ビット
   線に接続する接続手段とをさらに含む、不揮発性半導体
   記憶装置。
5. 【請求項５】 選択された前記メモリセルトランジスタ
   のデータを読出す読出手段をさらに備え、 前記行選択手段は、 前記メモリセルトランジスタからのデータの読出動作に
   おいて、対応する前記ワード線に第２の電圧を供給し、
   スタンバイ時において、前記複数のワード線に第３の電
   圧を供給し、 前記第２の電圧と前記第３の電圧とは同じである、請求
   項４記載の不揮発性半導体記憶装置。
6. 【請求項６】 各前記スイッチ手段は、ＭＯＳトランジ
   スタであって、 同一の行に属する前記複数のＭＯＳトランジスタは、ゲ
   ート層を共有し、 前記同一の行のそれぞれに対応して、複数の金属配線を
   さらに備え、 前記複数の金属配線のそれぞれは、対応する前記ゲート
   層の上方に複数の接続孔を有する絶縁膜を介在して配置
   され、 各前記金属配線は、対応する前記ゲート層といずれかの
   対応する前記接続孔を介して接続され、 前記スイッチ選択手段は、外部アドレス信号に応答し
   て、前記各金属配線に選択的に電位を供給する、請求項
   ４記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記メモリセルトランジスタの前記フロ
   ーティングゲートは、 前記半導体基板の主表面に設けられるｎ型ウェル内に形
   成されるｐ型のソース領域およびｐ型のドレイン領域と
   の挟まれたチャネル領域上にトンネル酸化膜を介在して
   形成され、 前記メモリセルトランジスタの前記コントロールゲート
   は、 前記フローティングゲートの上方に絶縁膜を介して形成
   され、 前記スイッチ手段は、 前記ｎ型ウェル表面に形成されるＰチャネル型ＭＯＳト
   ランジスタであって、 前記ｎ型ウェルには、正の第４の電位が印加され、前記
   読出動作においては、前記Ｐチャネル型ＭＯＳトランジ
   スタは、ゲートに接地電位以上の電位が印加されること
   で導通状態になる、請求項５記載の不揮発性半導体記憶
   装置。
8. 【請求項８】 半導体基板上に形成される不揮発性半導
   体記憶装置であって、 複数の行および複数の列に配列された複数のメモリセル
   と、 前記複数の行のそれぞれに対応して設けられた複数のワ
   ード線と、 前記複数の列のそれぞれに対応して設けられた複数のビ
   ット線と、 第１の電位を供給するソース線とを備え、 前記複数のメモリセルの各々は、 メモリセルトランジスタと、 スイッチ手段とを含み、 各前記メモリセルトランジスタは、 前記半導体基板の主表面に設けられるｎ型ウェル内に形
   成されるｐ型のソース領域およびｐ型のドレイン領域
   と、 前記ソース領域と前記ドレイン領域との挟まれたチャネ
   ル領域上にトンネル酸化膜を介在して形成されたフロー
   ティングゲートと、 前記フローティングゲートの上方に絶縁膜を介して形成
   され、対応する前記ワード線により電位が制御されるコ
   ントロールゲートとを含み、 各前記スイッチ手段は、 対応する前記メモリセルトランジスタを介して前記ビッ
   ト線と前記第１の電位と間を流れる電流の導通経路を選
   択的に開閉する、不揮発性半導体記憶装置。
9. 【請求項９】 外部アドレス信号に応答して、前記ワー
   ド線を選択する行選択手段と、 外部アドレス信号に応答して、前記ビット線を選択する
   列選択手段と、 外部アドレス信号に応答して、前記複数のスイッチ手段
   を制御するスイッチ選択手段と、 前記メモリセルトランジスタの前記フローティングゲー
   トに電子を注入し、または電子を引抜く書込消去手段と
   をさらに備える、請求項８記載の不揮発性半導体記憶装
   置。
10. 【請求項１０】 前記スイッチ手段は、 前記ｎ型ウェル表面に形成されるＰチャネル型ＭＯＳト
    ランジスタであって、 前記ｎ型ウェルには、正の第４の電位が印加され、前記
    読出動作においては、前記Ｐチャネル型ＭＯＳトランジ
    スタは、ゲートに接地電位以上の電位が印加されること
    で導通状態になる、請求項９記載の不揮発性半導体記憶
    装置。
11. 【請求項１１】 メモリセルアレイの複数の行のそれぞ
    れに対応して設けられた複数のワード線と、前記メモリ
    セルアレイの複数の列のそれぞれに対応して設けられた
    複数のビット線と、第１の電位を供給する複数のソース
    線とを備え、半導体基板上に構成される不揮発性半導体
    記憶装置の前記メモリセルアレイを構成するメモリセル
    であって対応する前記ビット線と、前記第１の電位との
    間に設けられ、対応する前記ワード線の電位に応じて導
    通／非導通状態になり、電気的かつ不揮発的にしきい値
    電圧を制御することが可能なメモリセルトランジスタ
    と、 前記メモリセルトランジスタを介して前記ビット線と前
    記第１の電位と間を流れる電流の導通経路を選択的に開
    閉する選択トランジスタとを備え、 前記メモリセルトランジスタは、 前記半導体基板の主表面上に形成される第１の不純物領
    域と、 前記半導体基板の主表面上に、前記第１の不純物領域と
    所定の間隔をもって形成される第２の不純物領域と、 前記第１の不純物領域と前記第２の不純物領域とに挟ま
    れた領域の上方に第１の酸化膜を介して形成される第１
    の電極層と、 前記第１の電極層の上方に、第１の絶縁膜を介して形成
    される第２の電極層とを含み、 前記選択トランジスタは、 前記半導体基板の主表面上に形成される第３の不純物領
    域と、 前記半導体基板の主表面上に、前記第３の不純物領域と
    所定の間隔をもって形成される第４の不純物領域と、 前記第３の不純物領域と前記第４の不純物領域とに挟ま
    れた領域の上方に第２の酸化膜を介して形成される第３
    の電極層と、 前記第３の電極層の上方に、第２の絶縁膜を介して形成
    される第４の電極層とを含み、 前記第２の不純物領域と、前記第３の不純物領域とは同
    一の領域を共有し、 前記第１の酸化膜と前記第２の酸化膜とは、同一工程で
    形成され、 前記第１の電極層と前記第３の電極層とは、同一工程で
    形成され、 前記第１の絶縁膜と前記第２の絶縁膜とは、同一工程で
    形成され、 前記第２の電極層と前記第４の電極層とは、同一工程で
    形成される、メモリセル。
12. 【請求項１２】 同一の行に属する前記複数の選択トラ
    ンジスタは、少なくとも前記第３の電極層を共有し、 前記同一の行のそれぞれに対応して、複数の金属配線を
    さらに備え、 前記複数の金属配線のそれぞれは、対応する前記同一の
    行に属する前記選択トランジスタの上方に複数の接続孔
    を有する絶縁膜を介在して配置され、 各前記金属配線は、対応する前記第３の電極層といずれ
    かの対応する前記接続孔を介して電気的に結合される、
    請求項１１記載のメモリセル。
13. 【請求項１３】 メモリセルアレイの複数の行のそれぞ
    れに対応して設けられた複数のワード線と、前記メモリ
    セルアレイの複数の列のそれぞれに対応して設けられた
    複数のビット線と、第１の電位を供給する複数のソース
    線とを備える不揮発性半導体記憶装置の前記メモリセル
    アレイを構成するメモリセルであって、 メモリセルトランジスタと、 ＭＯＳトランジスタとを備え、 前記メモリセルトランジスタは、 対応する前記ワード線の電位により制御されるコントロ
    ールゲートと、 前記コントロールゲートの電位に制御され、互いに導通
    ／非導通状態になるソースおよびドレインと、 フローティングゲートとを含み、 前記ＭＯＳトランジスタは、 前記メモリセルトランジスタを介して前記ビット線と前
    記第１の電位と間を流れる電流の導通経路を選択的に開
    閉し、 前記メモリセルトランジスタのゲート幅は、前記ＭＯＳ
    トランジスタのゲート幅よりも小さい、メモリセル。
14. 【請求項１４】 前記メモリセルトランジスタのドレイ
    ンは、対応する前記ビット線と接続され、 前記メモリセルトランジスタのソースは、前記ＭＯＳト
    ランジスタの一方の導通端子と接続され、 前記ＭＯＳトランジスタの他方の導通端子は、前記ソー
    ス線と接続される、請求項１３記載のメモリセル。
15. 【請求項１５】 前記ＭＯＳトランジスタの一方の導通
    端子は、対応する前記ビット線と接続され、 前記ＭＯＳトランジスタの他方の導通端子は、前記メモ
    リセルトランジスタのドレインと接続され、 前記メモリセルトランジスタのソースは、前記ソース線
    と接続される、請求項１３記載のメモリセル。
16. 【請求項１６】 メモリセルアレイの複数の行のそれぞ
    れに対応して設けられた複数のワード線と、前記メモリ
    セルアレイの複数の列のそれぞれに対応して設けられた
    複数のビット線と、第１の電位を供給する複数のソース
    線とを備える不揮発性半導体記憶装置の前記メモリセル
    アレイを構成するメモリセルであって、 メモリセルトランジスタと、 ＭＯＳトランジスタとを備え、 前記メモリセルトランジスタは、 対応する前記ワード線の電位により制御されるコントロ
    ールゲートと、 前記コントロールゲートの電位に制御され、互いに導通
    ／非導通状態になるソースおよびドレインと、 フローティングゲートとを含み、 前記ＭＯＳトランジスタは、 前記メモリセルトランジスタを介して前記ビット線と前
    記第１の電位と間を流れる電流の導通経路を選択的に開
    閉し、 前記メモリセルトランジスタのドレインは、前記メモリ
    セルトランジスタへの書込動作時において書込電圧が印
    加され、 前記書込電圧は、前記メモリセルトランジスタのソース
    ／ドレインパンチスルー耐圧よりも大きい、メモリセ
    ル。
17. 【請求項１７】 前記メモリセルトランジスタのドレイ
    ンは、対応する前記ビット線と接続され、 前記メモリセルトランジスタのソースは、前記ＭＯＳト
    ランジスタの一方の導通端子と接続され、 前記ＭＯＳトランジスタの他方の導通端子は、前記ソー
    ス線と接続される、請求項１６記載のメモリセル。
18. 【請求項１８】 前記ＭＯＳトランジスタの一方の導通
    端子は、対応する前記ビット線と接続され、 前記ＭＯＳトランジスタの他方の導通端子は、前記メモ
    リセルトランジスタのドレインと接続され、 前記メモリセルトランジスタのソースは、前記ソース線
    と接続される、請求項１６記載のメモリセル。