JP2003031704A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2003031704A JP2003031704A JP2001216675A JP2001216675A JP2003031704A JP 2003031704 A JP2003031704 A JP 2003031704A JP 2001216675 A JP2001216675 A JP 2001216675A JP 2001216675 A JP2001216675 A JP 2001216675A JP 2003031704 A JP2003031704 A JP 2003031704A
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- well
- cell arrays
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Abstract
(57)【要約】
【課題】 チップサイズを縮小することで製造原価を低
減する不揮発性半導体記憶装置を提供する。 【解決手段】 本発明は、メモリセルアレイ（１ａ、１
ｂ）毎にロウデコーダ４ａ、４ｂを備え、且つ、複数の
メモリセルアレイ１ａ、１ｂが共通ウェル領域２に形成
される。メモリセルアレイの消去時において、消去対象
アレイには、ウェルに正電圧、ワードに負電圧を印加
し、消去非対象アレイには、ウェルが共通なので消去対
象アレイと同じ正電圧を印加し、消去ディスターブを防
ぐために、ワードにはウェルと共通の電圧を印加する。
従って、消去単位毎に構成されるセルアレイを共通ウェ
ル領域２内にまとめて形成することで、従来、消去単位
毎にウェル領域が分離されていた構成と比較して、チッ
プサイズを縮小することができ、原価コストを低減する
ことができる。
減する不揮発性半導体記憶装置を提供する。 【解決手段】 本発明は、メモリセルアレイ（１ａ、１
ｂ）毎にロウデコーダ４ａ、４ｂを備え、且つ、複数の
メモリセルアレイ１ａ、１ｂが共通ウェル領域２に形成
される。メモリセルアレイの消去時において、消去対象
アレイには、ウェルに正電圧、ワードに負電圧を印加
し、消去非対象アレイには、ウェルが共通なので消去対
象アレイと同じ正電圧を印加し、消去ディスターブを防
ぐために、ワードにはウェルと共通の電圧を印加する。
従って、消去単位毎に構成されるセルアレイを共通ウェ
ル領域２内にまとめて形成することで、従来、消去単位
毎にウェル領域が分離されていた構成と比較して、チッ
プサイズを縮小することができ、原価コストを低減する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に電気的に書き込み及び消去可能なフ
ラッシュメモリ等に用いられる不揮発性半導体記憶装置
に関する。
憶装置に関し、特に電気的に書き込み及び消去可能なフ
ラッシュメモリ等に用いられる不揮発性半導体記憶装置
に関する。
【０００２】
【従来の技術】従来、移動携帯端末向けの不揮発性半導
体記憶装置としてＮＯＲ型フラッシュメモリが多く用い
られている。この移動携帯端末に搭載されるフラッシュ
メモリの容量は増大傾向にあるが、装置自体の価格は抑
えていかなければならないという要求のために、メモリ
の低価格化（Ｂｉｔ単価の低価格化）が強く要望されて
いる。これらの観点からフラッシュメモリは、チップサ
イズ縮小等による製造原価の低減が必須となっている。
体記憶装置としてＮＯＲ型フラッシュメモリが多く用い
られている。この移動携帯端末に搭載されるフラッシュ
メモリの容量は増大傾向にあるが、装置自体の価格は抑
えていかなければならないという要求のために、メモリ
の低価格化（Ｂｉｔ単価の低価格化）が強く要望されて
いる。これらの観点からフラッシュメモリは、チップサ
イズ縮小等による製造原価の低減が必須となっている。
【０００３】チップサイズ縮小による製造原価の低減
は、プロセスルールの縮小に伴うチップサイズの縮小に
より図られるが、フラッシュメモリのアレイ構成や回路
構成方式等によってもチップサイズの縮小を図っていく
べきである。
は、プロセスルールの縮小に伴うチップサイズの縮小に
より図られるが、フラッシュメモリのアレイ構成や回路
構成方式等によってもチップサイズの縮小を図っていく
べきである。
【０００４】フラッシュメモリにおけるメモリセルへの
書き込みはチャンネルホットエレクトロンによる電荷注
入を用い、消去はトンネリングによる電解の引き抜きを
用いている。現状のフラッシュメモリは、消去方法の１
つとして消去単位のメモリセルのソースとゲート間に高
電界を印加するソース消去と呼ばれる方法がある。この
方法は、ソースとゲート間に集中的に電解ストレスがか
かるため、消去回数が多くなるにつれて酸化膜が劣化が
しやすいという信頼性上のデメリットがあり、ソースに
高電圧を印加するためセルのソースと基盤間のジャンク
ション耐圧が持たなくなり、耐圧を持たせるためにＬＤ
Ｄ等の技術を用いるとセルサイズが大きくなってしまう
という欠点があった。
書き込みはチャンネルホットエレクトロンによる電荷注
入を用い、消去はトンネリングによる電解の引き抜きを
用いている。現状のフラッシュメモリは、消去方法の１
つとして消去単位のメモリセルのソースとゲート間に高
電界を印加するソース消去と呼ばれる方法がある。この
方法は、ソースとゲート間に集中的に電解ストレスがか
かるため、消去回数が多くなるにつれて酸化膜が劣化が
しやすいという信頼性上のデメリットがあり、ソースに
高電圧を印加するためセルのソースと基盤間のジャンク
ション耐圧が持たなくなり、耐圧を持たせるためにＬＤ
Ｄ等の技術を用いるとセルサイズが大きくなってしまう
という欠点があった。
【０００５】そこで近年では、チャネル消去と呼ばれる
複数メモリセルのチャネル領域とゲート間に高電界を印
加し消去するものがある。このタイプのものは、チャネ
ル領域とゲート間に電界がかかるため、ソース消去のよ
うに局部的には電界がかからず、消去回数が多くなるに
つれ酸化膜が劣化がしやすいという信頼性上のデメリッ
トを解決するものである。
複数メモリセルのチャネル領域とゲート間に高電界を印
加し消去するものがある。このタイプのものは、チャネ
ル領域とゲート間に電界がかかるため、ソース消去のよ
うに局部的には電界がかからず、消去回数が多くなるに
つれ酸化膜が劣化がしやすいという信頼性上のデメリッ
トを解決するものである。
【０００６】また、チャネル領域（消去単位内セルのウ
ェル）に高電圧を印加するため、メモリセルのソースと
ドレインとは、ウェルと順方向ダイオードにより結合さ
れているので、ウェルに加えた電圧のジャンクション電
圧分おちた電圧が印加されることとなり、ジャンクショ
ン耐圧の問題も解決する。さらに、消去時には、ゲート
に負電圧を印加し、ウェルに正電圧を印加することによ
り、デバイスのジャンクション耐圧を緩和している。
ェル）に高電圧を印加するため、メモリセルのソースと
ドレインとは、ウェルと順方向ダイオードにより結合さ
れているので、ウェルに加えた電圧のジャンクション電
圧分おちた電圧が印加されることとなり、ジャンクショ
ン耐圧の問題も解決する。さらに、消去時には、ゲート
に負電圧を印加し、ウェルに正電圧を印加することによ
り、デバイスのジャンクション耐圧を緩和している。
【０００７】
【発明が解決しようとする課題】しかしながら、上述す
る従来の不揮発性半導体記憶装置においては、消去単位
でウェルを分割しなくてはならなくなるため、消去単位
が小さくなるほど、ウェルの分割によるチップサイズデ
メリットが大きくなっていくという問題点があった。
る従来の不揮発性半導体記憶装置においては、消去単位
でウェルを分割しなくてはならなくなるため、消去単位
が小さくなるほど、ウェルの分割によるチップサイズデ
メリットが大きくなっていくという問題点があった。
【０００８】例えば、図５に示す従来の不揮発性半導体
記憶装置の構成においては、２つの消去単位（セルアレ
イ１１ａ、１１ｂ）を備え、セルアレイ１１ａ及びセル
アレイ１１ｂをそれぞれを独立に消去するものであっ
た。
記憶装置の構成においては、２つの消去単位（セルアレ
イ１１ａ、１１ｂ）を備え、セルアレイ１１ａ及びセル
アレイ１１ｂをそれぞれを独立に消去するものであっ
た。
【０００９】しかし、セルアレイ１１ａ及びセルアレイ
１１ｂにおけるそれぞれのウェル領域（１２ａ、１２
ｂ）は、消去単位であるセルアレイ毎に分割されるた
め、図６に示すように分離領域１３ｅを確保しなければ
ならなず、当該分離領域分のチップサイズが余分に必要
であった。また、周辺回路構成においても、ソースウェ
ルバイアス回路（１６ａ、１６ｂ）をセルアレイ毎に設
けなければならなかった。
１１ｂにおけるそれぞれのウェル領域（１２ａ、１２
ｂ）は、消去単位であるセルアレイ毎に分割されるた
め、図６に示すように分離領域１３ｅを確保しなければ
ならなず、当該分離領域分のチップサイズが余分に必要
であった。また、周辺回路構成においても、ソースウェ
ルバイアス回路（１６ａ、１６ｂ）をセルアレイ毎に設
けなければならなかった。
【００１０】本発明は、上記問題点に鑑みて成されたも
のであり、チップサイズを縮小することにより製造原価
を低減する不揮発性半導体記憶装置を提供することを目
的とする。
のであり、チップサイズを縮小することにより製造原価
を低減する不揮発性半導体記憶装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、複数のメモリセルアレイを
備えた不揮発性半導体記憶装置において、複数のメモリ
セルアレイを共通のウェル内に形成したＮＯＲ型フラッ
シュメモリであることを特徴とする。
に、請求項１記載の発明は、複数のメモリセルアレイを
備えた不揮発性半導体記憶装置において、複数のメモリ
セルアレイを共通のウェル内に形成したＮＯＲ型フラッ
シュメモリであることを特徴とする。
【００１２】請求項２記載の発明は、消去単位で構成さ
れた複数のメモリセルアレイを備えたチャネル消去方式
の不揮発性半導体記憶装置において、異なる消去単位の
メモリセルアレイを共通のウェル内に形成したＮＯＲ型
フラッシュメモリであることを特徴とする。
れた複数のメモリセルアレイを備えたチャネル消去方式
の不揮発性半導体記憶装置において、異なる消去単位の
メモリセルアレイを共通のウェル内に形成したＮＯＲ型
フラッシュメモリであることを特徴とする。
【００１３】請求項３記載の発明は、フローティングゲ
ート及びコントロールゲートを備えたメモリセルがマト
リクス状に複数配列されてなるメモリセルアレイを複数
設けたチャネル消去方式の不揮発性半導体記憶装置にお
いて、メモリセルアレイは、消去単位で構成され、異な
る消去単位のメモリセルアレイを共通のウェル内に形成
したＮＯＲ型フラッシュメモリであることを特徴とす
る。
ート及びコントロールゲートを備えたメモリセルがマト
リクス状に複数配列されてなるメモリセルアレイを複数
設けたチャネル消去方式の不揮発性半導体記憶装置にお
いて、メモリセルアレイは、消去単位で構成され、異な
る消去単位のメモリセルアレイを共通のウェル内に形成
したＮＯＲ型フラッシュメモリであることを特徴とす
る。
【００１４】請求項４記載の発明は、請求項１から３の
いずれか１項に記載の発明において、ビット線方向に配
列されるメモリセルのドレインに並列接続された複数の
ビット線と、複数のビット線を任意に選択するＹセレク
タ回路と、複数のメモリセルアレイ毎に設けられるロウ
デコーダと、ロウデコーダから出力されるワード線方向
に配列されたメモリセルのコントロールゲートに並列接
続される複数のワード線と、複数のメモリセルの各ソー
スを共通に接続するソース線と、ソース線に接続される
ソースウェルバイアス回路と、を有することを特徴とす
る。
いずれか１項に記載の発明において、ビット線方向に配
列されるメモリセルのドレインに並列接続された複数の
ビット線と、複数のビット線を任意に選択するＹセレク
タ回路と、複数のメモリセルアレイ毎に設けられるロウ
デコーダと、ロウデコーダから出力されるワード線方向
に配列されたメモリセルのコントロールゲートに並列接
続される複数のワード線と、複数のメモリセルの各ソー
スを共通に接続するソース線と、ソース線に接続される
ソースウェルバイアス回路と、を有することを特徴とす
る。
【００１５】請求項５記載の発明は、請求項１から３の
いずれか１項に記載の発明において、ビット線方向に配
列されるメモリセルのドレインに並列接続された複数の
ビット線と、複数のビット線を任意に選択する複数のＹ
セレクタ回路と、複数のメモリセルアレイ毎に設けられ
るロウデコーダと、ロウデコーダから出力されるワード
線方向に配列されたメモリセルのコントロールゲートに
並列接続される複数のワード線と、複数のメモリセルの
各ソースを共通に接続するソース線と、ソース線に接続
されるソースウェルバイアス回路と、を有することを特
徴とする。
いずれか１項に記載の発明において、ビット線方向に配
列されるメモリセルのドレインに並列接続された複数の
ビット線と、複数のビット線を任意に選択する複数のＹ
セレクタ回路と、複数のメモリセルアレイ毎に設けられ
るロウデコーダと、ロウデコーダから出力されるワード
線方向に配列されたメモリセルのコントロールゲートに
並列接続される複数のワード線と、複数のメモリセルの
各ソースを共通に接続するソース線と、ソース線に接続
されるソースウェルバイアス回路と、を有することを特
徴とする。
【００１６】請求項６記載の発明は、請求項１から５の
いずれか１項に記載の発明において、メモリセルアレイ
の消去時において、消去対象メモリセルアレイには、共
通のウェルに正電圧、ワード線に負電圧を印加し、消去
非対象メモリセルアレイには、共通のウェルに正電圧、
ワード線にウェルと同電位の電圧を印加することを特徴
とする。
いずれか１項に記載の発明において、メモリセルアレイ
の消去時において、消去対象メモリセルアレイには、共
通のウェルに正電圧、ワード線に負電圧を印加し、消去
非対象メモリセルアレイには、共通のウェルに正電圧、
ワード線にウェルと同電位の電圧を印加することを特徴
とする。
【００１７】〈作用〉本発明は、メモリチップサイズ縮
小化のために、メモリセルアレイ単位毎にロウデコーダ
を持ち、且つ、複数のメモリセルアレイが共通のウェル
に形成される。メモリセルアレイの消去時において、消
去対象アレイには、ウェルに正電圧、ワードに負電圧を
印加し、消去非対象アレイには、ウェルが共通なので消
去対象アレイと同じ正電圧を印加し、消去ディスターブ
を防ぐために、ワードにはウェルと共通の電圧を印加す
る。
小化のために、メモリセルアレイ単位毎にロウデコーダ
を持ち、且つ、複数のメモリセルアレイが共通のウェル
に形成される。メモリセルアレイの消去時において、消
去対象アレイには、ウェルに正電圧、ワードに負電圧を
印加し、消去非対象アレイには、ウェルが共通なので消
去対象アレイと同じ正電圧を印加し、消去ディスターブ
を防ぐために、ワードにはウェルと共通の電圧を印加す
る。
【００１８】
【発明の実施の形態】次に、添付図面を参照しながら本
発明の実施形態である不揮発性半導体記憶装置を詳細に
説明する。図１から図４に、本発明に係る不揮発性半導
体記憶装置の実施の形態を示す。
発明の実施形態である不揮発性半導体記憶装置を詳細に
説明する。図１から図４に、本発明に係る不揮発性半導
体記憶装置の実施の形態を示す。
【００１９】〈第１の実施形態〉図１は、本発明の第１
の実施形態である不揮発性半導体記憶装置の概略構成を
示す平面図である。図１において、Ｍ００〜Ｍ０３及び
Ｍ１０〜Ｍ１３は、フローティングゲートとコントロー
ルゲートを有するメモリセルである。メモリセルアレイ
１ａ（以下、セルアレイ１ａと称す）は、複数のメモリ
セルＭ００〜Ｍ０３がマトリクス状に配置されて形成さ
れる。メモリセルアレイ１ｂ（以下、セルアレイ１ｂと
称す）は、複数のメモリセルアレイＭ１０〜Ｍ１３がマ
トリクス状に配置されて形成される。
の実施形態である不揮発性半導体記憶装置の概略構成を
示す平面図である。図１において、Ｍ００〜Ｍ０３及び
Ｍ１０〜Ｍ１３は、フローティングゲートとコントロー
ルゲートを有するメモリセルである。メモリセルアレイ
１ａ（以下、セルアレイ１ａと称す）は、複数のメモリ
セルＭ００〜Ｍ０３がマトリクス状に配置されて形成さ
れる。メモリセルアレイ１ｂ（以下、セルアレイ１ｂと
称す）は、複数のメモリセルアレイＭ１０〜Ｍ１３がマ
トリクス状に配置されて形成される。
【００２０】Ｂ００〜Ｂ０ｎ及びＢ１０〜Ｂ１ｎは、ビ
ット線である。これらのビット線は、ビット線方向に配
置されるメモリセル（Ｍ００とＭ０２、Ｍ０１とＭ０
３、Ｍ１０とＭ１２、Ｍ１１とＭ１３）のドレインに並
列接続される。それぞれのビット線Ｂ００〜Ｂ０ｎ、Ｂ
１０〜Ｂ１ｎは、任意のビット線を選択するためのＹセ
レクタ回路５に入力される。
ット線である。これらのビット線は、ビット線方向に配
置されるメモリセル（Ｍ００とＭ０２、Ｍ０１とＭ０
３、Ｍ１０とＭ１２、Ｍ１１とＭ１３）のドレインに並
列接続される。それぞれのビット線Ｂ００〜Ｂ０ｎ、Ｂ
１０〜Ｂ１ｎは、任意のビット線を選択するためのＹセ
レクタ回路５に入力される。
【００２１】Ｗ００〜Ｗ０ｎは、ロウデコーダ４ａより
出力されるワード線であり、ワード線方向に配置される
メモリセル（Ｍ００とＭ０１、Ｍ０２とＭ０３）のコン
トロールゲートに並列接続される。Ｗ１０〜Ｗ１ｎは、
ロウデコーダ４ｂより出力されるワード線であり、ワー
ド線方向に配置されるメモリセル（Ｍ１０とＭ１１、Ｍ
１２とＭ１３）のコントロールゲートに並列接続され
る。
出力されるワード線であり、ワード線方向に配置される
メモリセル（Ｍ００とＭ０１、Ｍ０２とＭ０３）のコン
トロールゲートに並列接続される。Ｗ１０〜Ｗ１ｎは、
ロウデコーダ４ｂより出力されるワード線であり、ワー
ド線方向に配置されるメモリセル（Ｍ１０とＭ１１、Ｍ
１２とＭ１３）のコントロールゲートに並列接続され
る。
【００２２】マトリクス内のメモリセル（セルアレイ１
ａとセルアレイ１ｂの中にあるメモリセルＭ００〜Ｍ０
３及びＭ１０〜Ｍ１３）のソース線は、共通に接続さ
れ、ソースウェルバイアス回路６に接続される。また、
セルアレイ１ａ及びセルアレイ１ｂは、図２に示すよう
に、共通ウェル領域２（Ｐウェル、Ｎウェル）内に形成
する。
ａとセルアレイ１ｂの中にあるメモリセルＭ００〜Ｍ０
３及びＭ１０〜Ｍ１３）のソース線は、共通に接続さ
れ、ソースウェルバイアス回路６に接続される。また、
セルアレイ１ａ及びセルアレイ１ｂは、図２に示すよう
に、共通ウェル領域２（Ｐウェル、Ｎウェル）内に形成
する。
【００２３】図１に示す構成では、２つの消去単位とし
てセルアレイ１ａ及びセルアレイ１ｂをそれぞれ独立に
消去することができる。
てセルアレイ１ａ及びセルアレイ１ｂをそれぞれ独立に
消去することができる。
【００２４】セルアレイ１ａの消去を行う場合、セルア
レイ１ａ内の全てのメモリセル（Ｍ００〜Ｍ０３）のゲ
ートとチャネル間に高電界をかけなければならない。図
３に、本発明の印加電圧例並びに従来の印加電圧例を示
す。
レイ１ａ内の全てのメモリセル（Ｍ００〜Ｍ０３）のゲ
ートとチャネル間に高電界をかけなければならない。図
３に、本発明の印加電圧例並びに従来の印加電圧例を示
す。
【００２５】図３（ａ）に示す本発明の印加電圧例の場
合、メモリセルＭ００〜Ｍ０３のゲートに接続されるワ
ード線Ｗ００〜Ｗ０ｎには−８Ｖの電圧が印加され、メ
モリセルＭ００〜Ｍ０３のウェルにはソースウェルバイ
アス回路６から出力される＋８Ｖの電圧が印加されるこ
とにより、メモリセルＭ００〜Ｍ０３のゲートとチャネ
ル間に１６Ｖの電圧が加わることになる。これによっ
て、セルアレイ１ａ内のすべてのメモリセルが消去され
る。
合、メモリセルＭ００〜Ｍ０３のゲートに接続されるワ
ード線Ｗ００〜Ｗ０ｎには−８Ｖの電圧が印加され、メ
モリセルＭ００〜Ｍ０３のウェルにはソースウェルバイ
アス回路６から出力される＋８Ｖの電圧が印加されるこ
とにより、メモリセルＭ００〜Ｍ０３のゲートとチャネ
ル間に１６Ｖの電圧が加わることになる。これによっ
て、セルアレイ１ａ内のすべてのメモリセルが消去され
る。
【００２６】また、ウェルが共通接続されるセルアレイ
１ｂのウェルには、セルアレイ１ａと同様に＋８Ｖの電
圧が印加されることとなり、この時、セルアレイ１ｂの
メモリセルＭ１０〜Ｍ１３のゲートに接続されるワード
線Ｗ１０〜Ｗ１ｎの電位は、ウェルの電位と同電位の＋
８Ｖが印加される。
１ｂのウェルには、セルアレイ１ａと同様に＋８Ｖの電
圧が印加されることとなり、この時、セルアレイ１ｂの
メモリセルＭ１０〜Ｍ１３のゲートに接続されるワード
線Ｗ１０〜Ｗ１ｎの電位は、ウェルの電位と同電位の＋
８Ｖが印加される。
【００２７】図３（ｂ）に示す従来の印加電圧例の場
合、セルアレイ毎にウェルが分割されているため、消去
対象セルを消去する際には、消去非対象セルには電圧が
印加されない。
合、セルアレイ毎にウェルが分割されているため、消去
対象セルを消去する際には、消去非対象セルには電圧が
印加されない。
【００２８】ＮＯＲ型フラッシュメモリの消去方式がチ
ャネル消去方式のアレイ構成及び回路構成において、従
来では、消去単位（セルアレイ）毎にウェルが分離され
ているため、図５及び図６に示すように、ウェルの分離
領域がチップサイズの増大につながっていた。これに対
し、本発明の第１の実施形態では、複数の消去単位で構
成されたセルアレイ１ａ、１ｂを共通ウェル領域２内に
まとめて形成することにより、ウェルの分離領域を削減
することができ、チップサイズを縮小することができ
る。
ャネル消去方式のアレイ構成及び回路構成において、従
来では、消去単位（セルアレイ）毎にウェルが分離され
ているため、図５及び図６に示すように、ウェルの分離
領域がチップサイズの増大につながっていた。これに対
し、本発明の第１の実施形態では、複数の消去単位で構
成されたセルアレイ１ａ、１ｂを共通ウェル領域２内に
まとめて形成することにより、ウェルの分離領域を削減
することができ、チップサイズを縮小することができ
る。
【００２９】例えば、図５に示す従来のウェル分離領域
の合計は、トータル消去単位の数をｎとすると、（分離
領域１３ａ＋分離領域１３ｂ＋分離領域１３ｃ＋分離領
域１３ｄ＋分離領域１３ｅ）×ｎ／２となる。
の合計は、トータル消去単位の数をｎとすると、（分離
領域１３ａ＋分離領域１３ｂ＋分離領域１３ｃ＋分離領
域１３ｄ＋分離領域１３ｅ）×ｎ／２となる。
【００３０】これに対して、図１に示す本発明の第１の
実施形態によれば、２つのセルアレイ１ａ、１ｂを共通
ウェル領域２内に形成することで、ウェル分離領域の合
計が（分離領域３ａ＋分離領域３ｂ＋分離領域３ｃ＋分
離領域３ｄ）×ｎ／２となり、（分離領域１３ｅ×ｎ／
２）のチップサイズを削減することができる。
実施形態によれば、２つのセルアレイ１ａ、１ｂを共通
ウェル領域２内に形成することで、ウェル分離領域の合
計が（分離領域３ａ＋分離領域３ｂ＋分離領域３ｃ＋分
離領域３ｄ）×ｎ／２となり、（分離領域１３ｅ×ｎ／
２）のチップサイズを削減することができる。
【００３１】〈第２の実施形態〉図４は、本発明の第２
の実施形態である不揮発性半導体記憶装置の概略構成を
示す平面図である。図４に示す構成では、４つの消去単
位としてセルアレイ１ａ〜セルアレイ１ｄをそれぞれ独
立に消去することができる。
の実施形態である不揮発性半導体記憶装置の概略構成を
示す平面図である。図４に示す構成では、４つの消去単
位としてセルアレイ１ａ〜セルアレイ１ｄをそれぞれ独
立に消去することができる。
【００３２】セルアレイ１ａの消去を行う場合は、本発
明の第１の実施形態と同様に、セルアレイ１ａ内の全て
のメモリセルのゲートとチャネル間に高電界をかけなけ
ればならない。
明の第１の実施形態と同様に、セルアレイ１ａ内の全て
のメモリセルのゲートとチャネル間に高電界をかけなけ
ればならない。
【００３３】図３（ａ）に示す本発明の印加電圧例の場
合、セルアレイ１ａ内のメモリセルのワード線には−８
Ｖの電圧が印加され、セルアレイ１ａ〜セルアレイ１ｄ
に共通接続されるウェルには、ソースウェルバイアス回
路６から出力される＋８Ｖの電圧が印加されることによ
り、セルアレイ１ａ内の全てのメモリセルのゲートとチ
ャネル間に１６Ｖの電圧が加わることになる。これによ
り、セルアレイ１ａ内の全てのメモリセルが消去され
る。
合、セルアレイ１ａ内のメモリセルのワード線には−８
Ｖの電圧が印加され、セルアレイ１ａ〜セルアレイ１ｄ
に共通接続されるウェルには、ソースウェルバイアス回
路６から出力される＋８Ｖの電圧が印加されることによ
り、セルアレイ１ａ内の全てのメモリセルのゲートとチ
ャネル間に１６Ｖの電圧が加わることになる。これによ
り、セルアレイ１ａ内の全てのメモリセルが消去され
る。
【００３４】また、ウェルが共通接続されたセルアレイ
１ｂ〜セルアレイ１ｄのウェルには、セルアレイ１ａと
同様に＋８Ｖの電圧が印加されることとなり、この時、
セルアレイ１ｂ〜セルアレイ１ｄのゲートに接続される
ワード線の電位は、ウェルの電位と同電位の＋８Ｖが印
加される。
１ｂ〜セルアレイ１ｄのウェルには、セルアレイ１ａと
同様に＋８Ｖの電圧が印加されることとなり、この時、
セルアレイ１ｂ〜セルアレイ１ｄのゲートに接続される
ワード線の電位は、ウェルの電位と同電位の＋８Ｖが印
加される。
【００３５】図４に示す構成のように４つのセルアレイ
１ａ〜１ｄを共通ウェル領域２内に形成した場合のウェ
ル分離領域の合計は、（分離領域３ａ＋分離領域３ｃ＋
（分離領域３ｂ＋分離領域３ｄ）×２）×ｎ／４とな
り、図５に示す従来の構成と比較して、（（分離領域１
３ａ＋分離領域１３ｃ＋分離領域１３ｅ）×ｎ／２）の
チップサイズを削減することができる。
１ａ〜１ｄを共通ウェル領域２内に形成した場合のウェ
ル分離領域の合計は、（分離領域３ａ＋分離領域３ｃ＋
（分離領域３ｂ＋分離領域３ｄ）×２）×ｎ／４とな
り、図５に示す従来の構成と比較して、（（分離領域１
３ａ＋分離領域１３ｃ＋分離領域１３ｅ）×ｎ／２）の
チップサイズを削減することができる。
【００３６】なお、上述する実施形態は本発明の好適な
実施形態であり、本発明の主旨を逸脱しない範囲内にお
いて種々変形して実施することが可能である。
実施形態であり、本発明の主旨を逸脱しない範囲内にお
いて種々変形して実施することが可能である。
【００３７】
【発明の効果】以上の説明より明らかなように、本発明
の不揮発性半導体装置によれば、消去単位毎に構成され
るセルアレイを共通ウェル内にまとめて形成することに
より、従来のように消去単位毎にウェル領域が分離され
ていた構成と比較して、チップサイズを縮小することが
できるので、原価コストを低減することが可能となる。
の不揮発性半導体装置によれば、消去単位毎に構成され
るセルアレイを共通ウェル内にまとめて形成することに
より、従来のように消去単位毎にウェル領域が分離され
ていた構成と比較して、チップサイズを縮小することが
できるので、原価コストを低減することが可能となる。
【図１】本発明の第１の実施形態である不揮発性半導体
記憶装置の概略構成を示す平面図である。
記憶装置の概略構成を示す平面図である。
【図２】本発明の第１の実施形態である不揮発性半導体
記憶装置におけるセルアレイの断面図である。
記憶装置におけるセルアレイの断面図である。
【図３】本発明の印加電圧例と従来の印加電圧例を示す
図である。
図である。
【図４】本発明の第２の実施形態である不揮発性半導体
記憶装置の概略構成を示す平面図である。
記憶装置の概略構成を示す平面図である。
【図５】従来の不揮発性半導体記憶装置の概略構成を示
す平面図である。
す平面図である。
【図６】従来の不揮発性半導体記憶装置におけるセルア
レイの断面図である。
レイの断面図である。
１ａ、１ｂ セルアレイ
２ 共通ウェル領域
３ａ〜３ｄ 分離領域
４ａ、４ｂ ロウデコーダ
５ Ｙセレクタ回路
６ ソースウェルバイアス回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5B025 AA03 AB01 AC01 AD08 AD09
AD12 AE00
5F083 EP02 EP22 EP77 ER09 ER19
ER22 ER23 ER30 GA09
5F101 BA01 BB02 BC11 BD36 BE05
BE07
Claims (6)
- 【請求項１】 複数のメモリセルアレイを備えた不揮発
性半導体記憶装置において、 前記複数のメモリセルアレイを共通のウェル内に形成し
たＮＯＲ型フラッシュメモリであることを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 消去単位で構成された複数のメモリセル
アレイを備えたチャネル消去方式の不揮発性半導体記憶
装置において、 異なる消去単位のメモリセルアレイを共通のウェル内に
形成したＮＯＲ型フラッシュメモリであることを特徴と
する不揮発性半導体記憶装置。 - 【請求項３】 フローティングゲート及びコントロール
ゲートを備えたメモリセルがマトリクス状に複数配列さ
れてなるメモリセルアレイを複数設けたチャネル消去方
式の不揮発性半導体記憶装置において、 前記メモリセルアレイは、消去単位で構成され、 異なる消去単位のメモリセルアレイを共通のウェル内に
形成したＮＯＲ型フラッシュメモリであることを特徴と
する不揮発性半導体記憶装置。 - 【請求項４】 ビット線方向に配列されるメモリセルの
ドレインに並列接続された複数のビット線と、 前記複数のビット線を任意に選択するＹセレクタ回路
と、 前記複数のメモリセルアレイ毎に設けられるロウデコー
ダと、 前記ロウデコーダから出力されるワード線方向に配列さ
れたメモリセルのコントロールゲートに並列接続される
複数のワード線と、 前記複数のメモリセルの各ソースを共通に接続するソー
ス線と、 前記ソース線に接続されるソースウェルバイアス回路
と、 を有することを特徴とする請求項１から３のいずれか１
項に記載の不揮発性半導体記憶装置。 - 【請求項５】 ビット線方向に配列されるメモリセルの
ドレインに並列接続された複数のビット線と、 前記複数のビット線を任意に選択する複数のＹセレクタ
回路と、 前記複数のメモリセルアレイ毎に設けられるロウデコー
ダと、 前記ロウデコーダから出力されるワード線方向に配列さ
れたメモリセルのコントロールゲートに並列接続される
複数のワード線と、 前記複数のメモリセルの各ソースを共通に接続するソー
ス線と、 前記ソース線に接続されるソースウェルバイアス回路
と、 を有することを特徴とする請求項１から３のいずれか１
項に記載の不揮発性半導体記憶装置。 - 【請求項６】 メモリセルアレイの消去時において、 消去対象メモリセルアレイには、前記共通のウェルに正
電圧、ワード線に負電圧を印加し、 消去非対象メモリセルアレイには、前記共通のウェルに
正電圧、ワード線に前記ウェルと同電位の電圧を印加す
ることを特徴とする請求項１から５のいずれか１項に記
載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216675A JP2003031704A (ja) | 2001-07-17 | 2001-07-17 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216675A JP2003031704A (ja) | 2001-07-17 | 2001-07-17 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031704A true JP2003031704A (ja) | 2003-01-31 |
Family
ID=19051122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001216675A Pending JP2003031704A (ja) | 2001-07-17 | 2001-07-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003031704A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| JP2008226383A (ja) * | 2007-03-14 | 2008-09-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7733696B2 (en) | 2006-09-29 | 2010-06-08 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including local control gates on multiple isolated well regions and related methods and systems |
| JP2012199574A (ja) * | 2012-06-01 | 2012-10-18 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08329690A (ja) * | 1995-05-30 | 1996-12-13 | Sharp Corp | フラッシュメモリの書換え方法 |
| JPH1187658A (ja) * | 1997-09-05 | 1999-03-30 | Mitsubishi Electric Corp | メモリセルおよびそれを備える不揮発性半導体記憶装置 |
| JPH11224940A (ja) * | 1997-12-05 | 1999-08-17 | Sony Corp | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2000348492A (ja) * | 1999-04-02 | 2000-12-15 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去制御方法 |
| JP2001085546A (ja) * | 1999-09-17 | 2001-03-30 | Sony Corp | 不揮発性半導体記憶装置及びその消去方法 |
-
2001
- 2001-07-17 JP JP2001216675A patent/JP2003031704A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08329690A (ja) * | 1995-05-30 | 1996-12-13 | Sharp Corp | フラッシュメモリの書換え方法 |
| JPH1187658A (ja) * | 1997-09-05 | 1999-03-30 | Mitsubishi Electric Corp | メモリセルおよびそれを備える不揮発性半導体記憶装置 |
| JPH11224940A (ja) * | 1997-12-05 | 1999-08-17 | Sony Corp | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2000348492A (ja) * | 1999-04-02 | 2000-12-15 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去制御方法 |
| JP2001085546A (ja) * | 1999-09-17 | 2001-03-30 | Sony Corp | 不揮発性半導体記憶装置及びその消去方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| US7733696B2 (en) | 2006-09-29 | 2010-06-08 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including local control gates on multiple isolated well regions and related methods and systems |
| JP2008226383A (ja) * | 2007-03-14 | 2008-09-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7630242B2 (en) | 2007-03-14 | 2009-12-08 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| JP2012199574A (ja) * | 2012-06-01 | 2012-10-18 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
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