JP2001085546A

JP2001085546A - 不揮発性半導体記憶装置及びその消去方法

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Publication number: JP2001085546A
Application number: JP26450199A
Authority: JP
Inventors: Ichiro Fujiwara; 一郎藤原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-09-17
Filing date: 1999-09-17
Publication date: 2001-03-30
Anticipated expiration: 2019-09-17
Also published as: US6717860B1; US6870765B2; KR20010030419A; KR100697755B1; US20040156240A1; JP4586219B2

Abstract

(57)【要約】【課題】ＭＯＮＯＳ型メモリトランジスタの消去Ｖthの
収束性を上げるとともに、消去速度の高速化を図る。【解決手段】半導体のチャネル形成領域とゲート電極と
の間に介在するゲート絶縁膜内に平面的に離散化された
電荷蓄積手段を含むメモリトランジスタに対し、その消
去Ｖthの収束性向上ができる消去時のオペレーションと
して、書き込み−消去、消去後に少なくとも１回の書き
込み−消去、または複数回の書き込み−消去を行う。ま
た、消去速度の高速化のために、メモリトランジスタの
印加電圧に対するしきい値電圧変化のヒステリシス曲線
において消去側で極値をとる変曲点の電圧の絶対値が電
圧印加時間の短縮にともなって大きくなる現象に対応し
て、消去電圧および／または消去時間を最適化して設定
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮ
ＯＳ型における窒化膜内の電荷トラップ、トップ絶縁膜
と窒化膜との界面近傍の電荷トラップ、或いは小粒径導
電体等）を有し、当該電荷蓄積手段に対し電荷（電子ま
たはホール）を電気的に注入して蓄積し又は引き抜くこ
とを基本動作とする不揮発性半導体記憶装置及びその消
去方法に関する。

【０００２】

【従来の技術】不揮発性半導体メモリは、電荷を保持す
る電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ
(Floating Gate) 型のほかに、電荷蓄積手段（電荷トラ
ップ）が平面的に離散化された、例えばＭＯＮＯＳ(Met
al-Oxide-Nitride-Oxide Semiconductor) 型などがあ
る。

【０００３】ＦＧ型の不揮発性メモリトランジスタで
は、半導体のチャネル形成領域上にゲート絶縁膜を介し
てポリシリコンなどからなるフローティングゲートが積
層され、さらに、フローティングゲート上に、たとえば
ＯＮＯ(Oxide-Nitride-Oxide)膜などからなるゲート間
絶縁膜を介してコントロールゲートが積層されている。

【０００４】一方、ＭＯＮＯＳ型の不揮発性メモリトラ
ンジスタでは、半導体のチャネル形成領域上に、たとえ
ば、酸化シリコン膜あるいは窒化酸化膜などからなるト
ンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる
中間絶縁膜、酸化シリコン膜からなるトップ酸化膜が順
に積層され、このトップ絶縁膜上にゲート電極が形成さ
れている。

【０００５】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉ
x Ｎy 膜中のキャリアトラップに捕獲される電荷のエネ
ルギー的及び空間的な分布に依存する。

【０００６】トンネル絶縁膜に局所的にリーク電流パス
が発生した場合、ＦＧ型では多くの電荷がリークパスを
通ってリークして電荷保持特性が低下しやすいのに対
し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化
されているため、リークパス周辺の局所的な電荷がリー
クパスを通して局所的にリークするに過ぎず、記憶素子
全体の電荷保持特性が低下しにくい。すなわち、ＭＯＮ
ＯＳ型はトンネル絶縁膜欠陥耐圧に優れている。このた
め、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化
による電荷保持特性の低下の問題はＦＧ型ほど深刻では
ない。したがって、ゲート長が極めて短い微細メモリト
ランジスタにおけるトンネル絶縁膜のスケーリング性
は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。

【０００７】上記したＦＧ型不揮発性メモリ、あるいは
ＭＯＮＯＳ型などメモリトランジスタの電荷蓄積手段が
平面的に離散化されている不揮発性メモリについて、ビ
ットあたりのコスト低減、高集積化を図り大規模な不揮
発性メモリを実現するには、１トランジスタ型のセル構
造を実現することが必須である。しかし、とくにＭＯＮ
ＯＳ型等の不揮発性メモリでは、メモリトランジスタに
選択トランジスタを接続させた２トランジスタ型が主流
であり、現在、１トランジスタセル技術の確立に向けて
種々の検討が行われている。

【０００８】１トランジスタセル技術確立のためには、
電荷蓄積手段を含むゲート絶縁膜を中心としたデバイス
構造の最適化および信頼性向上のほかに、ディスターブ
特性の向上が必要である。そして、ＭＯＮＯＳ型不揮発
性メモリのディスターブ特性の改善する一方策として、
トンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎ
ｍ）より厚く設定する方向で検討が進められている。

【０００９】また、１トランジスタセルでは、セル内に
選択トランジスタがないため、書き込み対象のセルと同
一な共通線に接続された非選択なセルにおけるメモリト
ランジスタのディスターブを如何に低減するかが重要で
ある。このため、非選択メモリトランジスタのソース不
純物領域、ドレイン不純物領域にビット線またはソース
線を介して書き込みインヒビット電圧を印加し、これに
より非選択メモリトランジスタの誤書込み、誤消去を防
止する技術が既に提案されている。

【００１０】

【発明が解決しようとする課題】ところが、ＭＯＮＯＳ
型など電荷蓄積手段が離散化された不揮発性半導体メモ
リでは、プログラムまたは読み出し時のディスターブを
改善するためにトンネル絶縁膜を比較的に厚膜化した場
合、消去速度が書き込み速度に対して相対的に遅くなる
という問題がある。典型的な値として、書き込み速度
０．１〜１．０ｍｓｅｃに対して、消去速度は８０〜１
００ｍｓｅｃと２桁遅い。

【００１１】また、別の問題として、不揮発性半導体メ
モリではブロック一括消去の場合に書き込み状態のセル
と消去状態のセルを同時に消去するが、このとき消去状
態のセルを更に消去すると、過剰消去により一部のメモ
リセルのしきい値電圧が他のメモリセルのしきい値電圧
より低下してしまうという問題がある。このしきい値電
圧の低下は、読み出し時の非選択セルからのリーク電流
の増大を誘発する。

【００１２】本発明の目的は、ＭＯＮＯＳ型など平面的
に離散化された電荷蓄積手段を有するメモリトランジス
タの消去速度を高速化するのに適した構造の不揮発性半
導体記憶装置およびその消去方法を提供することであ
る。また、本発明の他の目的は、消去状態のメモリトラ
ンジスタと書き込み状態のメモリトランジスタを共に一
定の消去レベルに揃えることが可能な不揮発性半導体記
憶装置の消去方法を提供することである。

【００１３】

【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置の消去方法は、半導体の表面
部分にチャネル形成領域を挟んで形成されたソース領域
およびドレイン領域と、当該チャネル形成領域上に設け
られ内部に平面的に離散化された電荷蓄積手段を含むゲ
ート絶縁膜と、当該ゲート絶縁膜上のゲート電極とを備
えたメモリトランジスタを有する不揮発性半導体記憶装
置の消去方法であって、上記メモリトランジスタに対す
る消去時のオペレーションとして、書き込みと消去を複
数回繰り返す。

【００１４】本発明に係る第２の観点に係る不揮発性半
導体記憶装置の消去方法では、上記メモリトランジスタ
に対する消去時のオペレーションとして、一度消去を行
った後に、書き込みと消去を少なくとも１回行う。

【００１５】本発明に係る第３の観点に係る不揮発性半
導体記憶装置の消去方法では、上記メモリトランジスタ
に対する消去時のオペレーションとして、書き込み後に
消去を行う。

【００１６】本発明は、ソース線分離ＮＯＲ型、ソース
線およびビット線が階層化されたＮＯＲ型の不揮発性メ
モリ装置に好適である。また、メモリトランジスタ構造
に関して、本発明は、ＭＯＮＯＳ型、ナノ結晶などの小
粒径導電体を有する微細粒子型など、電荷蓄積手段が少
なくとも上記チャネル形成領域と対向する面内で平面的
に離散化されている不揮発性メモリトランジスタにとく
に好適である。これらの電荷蓄積手段が平面的に離散化
された不揮発性メモリトランジスタは、ＦＧ型に比べト
ンネル絶縁膜のスケーリング性に優れる。この電荷蓄積
手段は、すくなくとも外部との間で電荷の移動がない場
合に、上記チャネル形成領域に対向する面全体としての
導電性を持たない。

【００１７】上述した本発明の第１および第２の観点に
係る不揮発性半導体記憶装置の消去方法は、ＭＯＮＯＳ
型等のメモリトランジスタにおいて、１回の消去時間を
短くして消去を複数回繰り返すほうが、しきい値電圧の
収束性が高くなることに着目したものである。たとえ
ば、２回の消去を書き込みを挟んで行うと、しきい値電
圧はかなり収束する。また、書き込みと消去のサイクル
を少なくとも２度繰り返すと、さらにしきい値電圧の収
束性はよくなる。したがって、この１回の消去オペレー
ションに複数回の消去ステップを含む方法の適用によっ
て、しきい値電圧の所定の収束度を満たすために必要な
トータルの消去時間が短くなる。

【００１８】なお、この複数回消去でしきい値電圧の収
束性が上がる現象は、ＦＧ型にないＭＯＮＯＳ型の動作
メカニズムに特有の現象である。したがって、本発明の
第３の観点に係る不揮発性半導体記憶装置の消去方法
は、ウエハ内のしきい値電圧分布を是正するためＦＧ型
に対して行う消去前書き込みとは、その目的が根本的に
異なる。

【００１９】本発明の第４の観点に係る不揮発性半導体
記憶装置の消去方法は、半導体の表面部分にチャネル形
成領域を挟んで形成されたソース領域およびドレイン領
域と、当該チャネル形成領域上に設けられ内部に平面的
に離散化された電荷蓄積手段を含むゲート絶縁膜と、当
該ゲート絶縁膜上のゲート電極とを備えたメモリトラン
ジスタを有する不揮発性半導体記憶装置の消去方法であ
って、上記メモリトランジスタの印加電圧に対するしき
い値電圧変化のヒステリシス曲線において消去側で極値
をとる変曲点の電圧の絶対値が電圧印加時間の短縮にと
もなって大きくなる現象に対応して、消去電圧および／
または消去時間を設定し、当該消去電圧および／または
消去時間を用いて、上記メモリトランジスタの消去を行
う。

【００２０】好適に、上記変曲点の電圧を絶対値で越え
ない範囲に消去電圧を設定し、設定した消去電圧および
対応する消去時間を用いて、上記メモリトランジスタの
消去を行う。この場合、さらに好適に、上記消去電圧
は、上記変曲点の電圧と同じか、または、当該変曲点の
電圧と、上記電荷蓄積手段を飽和させるのに必要な電界
を生じさせる最小の電圧との間に設定される。

【００２１】本発明の第５の観点に係る不揮発性半導体
記憶装置の消去方法は、半導体の表面部分にチャネル形
成領域を挟んで形成されたソース領域およびドレイン領
域と、当該チャネル形成領域上に設けられ内部に平面的
に離散化された電荷蓄積手段を含むゲート絶縁膜と、当
該ゲート絶縁膜上のゲート電極とを備えたメモリトラン
ジスタを有する不揮発性半導体記憶装置の消去方法であ
って、上記メモリトランジスタの印加電圧に対するしき
い値電圧変化のヒステリシス曲線において消去側で極値
をとる変曲点の電圧と同じか、または、当該変曲点の電
圧と、上記電荷蓄積手段を飽和させるのに必要な電界を
生じさせる最小の電圧との間に消去電圧を設定し、当該
消去電圧を用いて、上記メモリトランジスタの消去を行
う。

【００２２】メモリヒステリシス特性において、たとえ
ばｎＭＯＳメモリトランジスタのゲート電圧を負側に大
きくしていった場合、電荷蓄積手段に基板側から注入す
るホールの量よりゲート電極から注入される電子の量が
相対的に増大して、両者の再結合領域がゲート絶縁膜の
膜厚方向に変化するためにしきい値電圧が減少から増大
に反転する変曲点が存在する。第４および第５の観点に
係る不揮発性半導体記憶装置の消去方法は、この変曲点
電圧の絶対値が消去時間の短縮とともに大きくなる現象
を利用したものである。つまり、消去時間を短くすれば
するほど消去電圧を絶対値で大きくできる余裕が生じ、
その結果として消去電界が増大して消去効率が高くな
る。

【００２３】本発明の第６の観点に係る不揮発性半導体
記憶装置の消去方法は、上記メモリトランジスタに対す
る１回の消去オペレーションで、当該メモリトランジス
タの印加電圧に対するしきい値電圧変化のヒステリシス
曲線において消去側で極値をとる変曲点の電圧と絶対値
で同じか、より小さい消去電圧を用いた消去を含む複数
の消去を、消去電圧および消去時間を変えて行う。

【００２４】この消去方法は、変曲点の電圧を基準とし
た消去電圧の拡大と複数回消去を組み合わせたものであ
る。これにより、さらにトータルの消去時間が短くな
る。この場合、たとえば短い消去時間であれば、変曲点
電圧を越えた消去電圧を用いてさらに高速化した消去も
可能である。一般には、変曲点電圧を越えた消去電圧を
用いると消去後のしきい値電圧が上昇するが、短い消去
時間であれば、消去状態と書き込み状態とのしきい値電
圧差（しきい値ウインドウ幅）の低下に殆ど影響しな
い。むしろ、消去電圧を絶対値で大きくしてトータルの
消去時間を短くする利点が大きい。

【００２５】本発明に係る不揮発性半導体記憶装置は、
半導体の表面部分にチャネル形成領域を挟んで形成され
たソース領域およびドレイン領域と、当該チャネル形成
領域上に順に積層されたトンネル絶縁膜、窒化膜および
トップ絶縁膜から構成され当該積層膜内に平面的に離散
化された電荷蓄積手段を含むゲート絶縁膜と、当該ゲー
ト絶縁膜上のゲート電極とを備えたメモリトランジスタ
を有する不揮発性半導体記憶装置であって、上記ゲート
絶縁膜の酸化膜換算膜厚が１０ｎｍ以下となり、かつ、
上記メモリトランジスタの消去時のしきい値電圧変化が
上記チャネル形成領域側から注入されるホール電流と上
記ゲート電極側から注入される電子電流との再結合プロ
セスで律則されるように、上記トンネル絶縁膜および上
記トップ絶縁膜の膜厚が設定されている。好適に、上記
トンネル絶縁膜の厚さが２．５ｎｍ以上で、かつ、上記
トンネル絶縁膜に対するトップ絶縁膜の膜厚比が１．４
以上である。

【００２６】前記した変曲点が現れる電圧は、物理的に
は、チャネル形成領域側から注入されるホール電流と、
ゲート電極側から注入される電子電流との相対的な大き
さ、および、電子とホールの再結合効率、トラップの捕
獲と脱出の確率で規定される。このホール電流および電
子電流は、前記した消去条件、すなわち消去電圧と消去
時間のほかに、ゲート絶縁膜（たとえば、ＯＮＯ膜）を
構成する膜の厚さなどの仕様に依存する。

【００２７】本発明に係る不揮発性半導体記憶装置で
は、このゲート絶縁膜（たとえば、ＯＮＯ膜）を構成す
る膜のうちトンネル絶縁膜とトップ絶縁膜の膜厚条件
を、変曲点電圧の絶対値が大きくなりやすいように規定
している。したがって、所定の消去状態のしきい値電圧
を得るための消去時間が構造上、短くしやすい構成とな
っている。

【００２８】

【発明の実施の形態】第１実施形態図１は、本発明の実施形態に係るソース分離ＮＯＲ型の
不揮発性半導体メモリの概略構成を示す図である。

【００２９】本例の不揮発性メモリ装置では、ＮＯＲ型
メモリセルアレイの各メモリセルがメモリトランジスタ
１個で構成されている。図１に示すように、メモリトラ
ンジスタＭ１１〜Ｍ２２が行列状に配置され、これらト
ランジスタ間がワード線、ビット線および分離型ソース
線によって配線されている。すなわち、ビット方向に隣
接するメモリトランジスタＭ１１およびＭ１２の各ドレ
インがビット線ＢＬ１に接続され、各ソースがソース線
ＳＬ１に接続されている。同様に、ビット方向に隣接す
るメモリトランジスタＭ２１およびＭ２２の各ドレイン
がビット線ＢＬ２に接続され、各ソースがソース線ＳＬ
２に接続されている。また、ワード方向に隣接するメモ
リトランジスタＭ１１とＭ２１の各ゲートがワード線Ｗ
Ｌ１に接続され、同様に、ワード方向に隣接するメモリ
トランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ
２に接続されている。メモリセルアレイ全体では、この
ようなセル配置およびセル間接続が繰り返されている。

【００３０】図２は、具体的なセル配置パターンの一例
として、自己整合技術を用いた微細ＮＯＲ型セルアレイ
の概略平面図である。また、図３は、図２のＡ−Ａ’線
に沿った断面側から見た鳥瞰図である。

【００３１】この微細ＮＯＲ型セルアレイ１００では、
図３に示すように、ｎ型またはｐ型の半導体基板１０１
（ｎウエルまたはｐウエルでも可）の表面にトレンチま
たはＬＯＣＯＳなどから素子分離絶縁層１０２が形成さ
れている。素子分離絶縁層１０２は、図２に示すよう
に、ビット方向（図２の縦方向）に長い平行ストライプ
状に配置されている。素子分離絶縁層１０２にほぼ直交
して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…
が等間隔に配線されている。このワード線は、後述する
ように、トンネル絶縁膜，窒化膜，トップ絶縁膜からな
るゲート絶縁膜と、ゲート電極とを積層させて構成され
ている。

【００３２】各素子分離絶縁層１０２の間隔内の能動領
域において、各ワード線の離間スペースに、基板１０１
と逆導電型の不純物が高濃度に導入されてソース領域Ｓ
とドレイン領域Ｄとが交互に形成されている。このソー
ス領域Ｓとドレイン領域Ｄは、その大きさがワード方向
（図２の横方向）にはトレンチまたはＬＯＣＯＳ等の素
子分離絶縁層１０２の間隔のみで規定され、ビット方向
にはワード線間隔のみで規定される。したがって、ソー
ス領域Ｓとドレイン領域Ｄは、その大きさと配置のばら
つきに関しマスク合わせの誤差が殆ど導入されないこと
から、極めて均一に形成されている。

【００３３】ワード線の上部および側壁は、絶縁層で覆
われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の
上部に同じパターンにてオフセット絶縁層が配置され、
オフセット絶縁層、その下のゲート電極（ワード線）お
よびゲート絶縁膜からなる積層パターンの両側壁に、サ
イドウォール絶縁層が形成されている。このオフセット
絶縁層およびサイドウォール絶縁層により、各ワード線
同士のスペース部分に、ワード線に沿って細長い自己整
合コンタクトが開口されている。

【００３４】ソース領域Ｓまたはドレイン領域Ｄに一部
重なるように、自己整合コンタクト内に導電性材料が互
い違いに埋め込まれ、これによりビットコンタクト・プ
ラグＢＣおよびソースコンタクト・プラグＳＣが形成さ
れている。このビットコンタクト・プラグＢＣおよびソ
ースコンタクト・プラグＳＣの形成では、自己整合コン
タクト全域を埋め込むように導電材料を堆積し、その上
に、エッチングマスク用のレジストパターンを形成す
る。このとき、レジストパターンを自己整合コンタクト
の幅より一回り大きくし、また、一部を素子分離絶縁層
に重ねる。そして、このレジストパターンをマスクとし
てレジストパターン周囲の導電材料をエッチングにより
除去する。これにより、ビットコンタクト・プラグＢＣ
およびソースコンタクト・プラグＳＣが同時に形成され
る。

【００３５】図示しない絶縁膜でコンタクト周囲の凹部
が埋め込まれている。この絶縁膜上を、ビットコンタク
ト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，
…と、ソースコンタクト・プラグＳＣ上に接触するソー
ス線ＳＬが交互に、平行ストライプ状に形成されてい
る。

【００３６】この微細ＮＯＲ型セルアレイ１００は、そ
のビット線またはソース線に対するコンタクト形成が、
自己整合コンタクトの形成と、プラグの形成により達成
される。自己整合コンタクトの形成によって、ワード線
との絶縁分離が達成されるとともに、ソース領域Ｓまた
はドレイン領域Ｄの表出面が均一に形成される。そし
て、ビットコンタクト・プラグＢＣおよびソースコンタ
クト・プラグＳＣの形成は、この自己整合コンタクト内
のソース領域Ｓまたはドレイン領域Ｄの表出面に対して
行う。したがって、各プラグの基板接触面は、そのビッ
ト方向のサイズがほぼ自己整合コンタクト形成により決
められ、その分、コンタクト面積のバラツキは小さい。

【００３７】ビットコンタクト・プラグＢＣまたはソー
スコンタクト・プラグＳＣと、ワード線との絶縁分離が
容易である。すなわち、ワード線形成時に一括してオフ
セット絶縁層を形成しておき、その後、絶縁膜の成膜
と、全面エッチング（エッチバック）を行うだけでサイ
ドウォール絶縁層が形成される。また、ビットコンタク
ト・プラグＢＣとソースコンタクト・プラグＳＣ、さら
に、ビット線とソース線が同一階層の導電層をパターン
ニングして形成されるため、配線構造が極めて簡素であ
り、工程数も少なく、製造コストを低く抑えるのに有利
な構造となっている。しかも、無駄な空間が殆どないこ
とから、各層の形成をウエハプロセス限界の最小線幅Ｆ
で行った場合、８Ｆ² に近い非常に小さいセル面積で製
造できる。

【００３８】図４は、本実施形態に係るＭＯＮＯＳ型メ
モリトランジスタの素子構造を示す断面図である。

【００３９】図４中、符号１はｎ型またはｐ型の導電型
を有するシリコンウエハ等の半導体基板またはウエル、
１ａはチャネル形成領域、２および４は当該メモリトラ
ンジスタのソース領域およびドレイン領域を示す。本発
明で“チャネル形成領域”とは、表面側内部に電子また
は正孔が導電するチャネルが形成される領域をいう。本
例の“チャネル形成領域”は、半導体基板またはウエル
１内でソース領域２およびドレイン領域４に挟まれた部
分が該当する。ソース領域２およびドレイン領域４は、
チャネル形成領域１ａと逆導電型の不純物を高濃度に半
導体基板１に導入することにより形成された導電率が高
い領域であり、種々の形態がある。通常、ソース領域２
及びドレイン領域４のチャネル形成領域１ａに臨む基板
表面位置に、ＬＤＤ(Lightly Doped Drain) と称する低
濃度領域を具備させることが多い。

【００４０】チャネル形成領域１ａ上には、ゲート絶縁
膜６を介してメモリトランジスタのゲート電極８が積層
されている。ゲート電極８は、一般に、ｐ型またはｎ型
の不純物が高濃度に導入されて導電化されたポリシリコ
ン(doped poly-Si) 、又はdoped poly-Si と高融点金属
シリサイドとの積層膜からなる。

【００４１】本実施形態におけるゲート絶縁膜６は、下
層から順に、トンネル絶縁膜１０，窒化膜１２，トップ
絶縁膜１４から構成されている。トンネル絶縁膜１０
は、熱酸化により形成された酸化シリコン（ＳｉＯ₂）
の膜でもよいが、本例では短時間熱酸化法（ＲＴＯ法）
により酸化膜を形成し、これを短時間熱窒化処理（ＲＴ
Ｎ処理）して得られた窒化酸化膜からなる。トンネル絶
縁膜１０の膜厚は、使用用途に応じて２．０ｎｍから
３．５ｎｍの範囲内で決めることができる。

【００４２】窒化膜１２は、窒化シリコン（Ｓｉx Ｎy
（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。
この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶ
Ｄ）により作製され、膜中にキャリアトラップが多く含
まれている。窒化膜１２は、プールフレンケル型（ＰＦ
型）の電気伝導特性を示す。

【００４３】トップ絶縁膜１４は、窒化膜１２との界面
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。また、トップ絶縁膜はＨＴＯ（High Tempera
ture chemical vapor deposited Oxide)法により形成し
たＳｉＯ₂膜としてもよい。トップ絶縁膜１４がＣＶＤ
で形成された場合は熱処理によりこのトラップが形成さ
れる。トップ絶縁膜１４の膜厚は、ゲート電極８からの
ホールの注入を有効に阻止してデータ書換可能な回数の
低下防止を図るために、最低でも３．０ｎｍ、好ましく
は３．５ｎｍ以上が必要である。

【００４４】通常、消去時は、メモリセルアレイまたは
消去ブロックに対し一括して行われる。消去対象となる
メモリセルアレイまたは消去ブロックのウエル（または
半導体基板）とワード線との間に、ウエル側で低く、ワ
ード線側で高い所定の消去電圧を印加する。具体的な消
去バイアスの設定モードとしては、ワード線を接地して
ウエルに正の電圧を印加する場合、ウエルを接地してワ
ード線に負の電圧を印加する場合、ウエルに正の中間電
圧，ワード線に負の中間電圧を印加する場合がある。な
お、この何れの場合においても、ソース線（ソース領
域）およびビット線（ドレイン領域）はウエルと同電位
で制御してもよいし、その一方または双方を開放状態と
してもよい。

【００４５】この消去電圧の印加により、メモリセルア
レイまたは消去ブロックを構成するメモリセルにおい
て、電荷蓄積手段（電荷トラップ）に蓄積されていた電
子が基板側に引き抜かれるとともに基板側から電荷蓄積
手段にホールが注入されてトラップされ、これにより記
憶データが一括消去される。

【００４６】つぎに、この消去時の電圧印加時間（消去
時間）の短縮による高速化について述べる。なお、以下
の消去特性の検討は、ウエルを接地しゲート電極に負電
圧を印加する消去モードを用いて行った。

【００４７】図５に、ｎＭＯＳメモリトランジスタにお
いて、書き込み／消去時間（電荷注入時間）を１ｓｅｃ
とした場合のメモリヒステリシス特性を示す。ヒステリ
シスにおける書き込み状態（しきい値電圧Ｖth(W) ：約
２．５〜３Ｖ）からゲート印加電圧を負側に大きくして
いく。このとき、しきい値電圧Ｖthが急激に低下し消去
状態（しきい値電圧Ｖth(E) ：約−１Ｖ付近）になった
後、図５中Ａ点を境に、その変化が減少から増加に反転
する。この反転時の電圧を“メモリヒステリシス特性の
変曲点電圧”と定義する。変曲点電圧Ｖinf.は、物理的
には、チャネル形成領域側から注入されるホール電流
と、ゲート電極側から注入される電子電流との相対的な
大きさ、および、電子とホールの再結合効率、トラップ
での捕獲と脱出の確率で規定される。

【００４８】消去過程、すなわちゲート電極に負電圧を
印加したときにＯＮＯ膜を流れる電子電流とホール電流
をそれぞれ測定し、測定結果を図６のグラフに重ねて示
す。図６に示すように、変曲点電圧Ｖinf.：−７．５Ｖ
よりゲート電圧Ｖｇを負側に大きくしていった場合、Ｏ
ＮＯ膜に基板側から注入されるホール電流Ｉｈよりゲー
ト電極から注入される電子電流Ｉｅが相対的に増大す
る。この結果、図５に示すように、変曲点電圧Ｖinf.
（Ａ点）より負側でしきい値電圧Ｖthが徐々に増大して
Ｂ点に達し、しきい値ウインドウ幅が減少する。

【００４９】一方、ホール電流および電子電流は、ゲー
ト絶縁膜（たとえば、ＯＮＯ膜）の仕様（各構成膜の厚
さ、膜質など）に依存する。したがって、本実施形態で
は、この変曲点電圧Ｖinf.（Ａ点）を負側に大きくして
消去電圧の設定範囲を拡大しやすくする目的で、ゲート
絶縁膜６に膜厚条件を課している。つまり、本実施形態
に係るゲート絶縁膜６は、その酸化膜換算膜厚が１０ｎ
ｍ以下で、かつ、トンネル絶縁膜１０に対するトップ絶
縁膜の膜厚比が１．４以上に設定されている。また、デ
ィスターブ改善の観点から、トンネル絶縁膜１０は２．
５ｎｍ以上に設定されている。たとえば、トンネル絶縁
膜を２．７ｎｍ、窒化膜を５．８ｎｍ、トップ絶縁膜を
３．８ｎｍに設定し、これらの積層膜の酸化膜換算膜厚
を９．５ｎｍとする。

【００５０】図７に、ＭＯＮＯＳメモリトランジスタの
メモリヒステリシス曲線の測定時間（電荷注入時間）依
存性を示す。従来、メモリヒステリシス曲線の測定は、
メモリヒステリシス曲線の開き（しきい値ウインドウ
幅）が最大値で飽和する時間、即ち１ｓｅｃ程度で行わ
れることが多い。また、しきい値ウインドウ幅を出来る
だけ大きくとる観点から、実際の消去時の電圧印加時間
もメモリヒステリシス曲線が飽和する電圧で、十分なし
きい値ウインドウ幅がとれる時間８０〜１００ｍｓｅｃ
に設定されていた。

【００５１】図７では、メモリヒステリシス曲線の測定
時間を１ｓｅｃから徐々に減少させて数回測定を行い、
それらの結果を重ねて示している。図７から、メモリヒ
ステリシス特性は測定時間依存性を示し、測定時間の減
少とともにしきい値ウインドウ幅が徐々に減少する傾向
にあるが、測定時間Ｔ＝２ｍｓｅｃでもしきい値ウイン
ドウ幅が実用上、十分にとれることが分かった。しきい
値ウインドウ幅が最大値をとることは、電荷蓄積手段
（キャリアトラップ数）が有限であることと関係する。
また、しきい値ウインドウ幅の減少は、電子電流とホー
ル電流とが均衡して一定になるときの両電荷の注入量と
再結合量の割合が電荷注入時間に依存して変化すること
を示している。

【００５２】また、測定時間を短くするにつれて変曲点
電圧Ｖinf.が負側でその絶対値が増大する方向にシフト
し、消去電圧の設定可能な範囲が絶対値で大きくなる方
向に拡大することが分かった。たとえば、消去時間を１
０ｍｓｅｃとすると消去電圧は−９Ｖまで設定可能であ
り、また、消去時間を５ｍｓｅｃとすると消去電圧は−
９．５Ｖまで設定可能であることが判明した。

【００５３】図８に、ＭＯＮＯＳメモリトランジスタの
消去特性を示す。図８に示すように、しきい値電圧Ｖth
は消去時間に対して減少する傾向を示す。消去電圧が−
１０Ｖと大きい場合には消去時間１０ｍｓｅｃ以下で、
電子電流とホール電流とが均衡してしきい値電圧がほぼ
一定となる。これに対し、消去電圧が−８Ｖと大きい場
合には、消去時間１００ｍｓｅｃでもしきい値電圧はま
だ減少途中にある。この場合、図には示されていない
が、消去時間１ｓｅｃ付近より長い時間領域で、電荷蓄
積手段が有限であることに起因した飽和（しきい値電圧
の下げ止まり）が出現する。消去電圧が−１０Ｖと−８
Ｖの間の他の条件では、その電流均衡点が消去時間１０
０ｍｓｅｃと１ｓｅｃの間に順次、位置する。このしき
い値電圧が一定化する始まりの電流均衡点の電圧が、図
７のメモリヒステリシス特性における変曲点電圧Ｖinf.
に対応する。

【００５４】一旦、電子電流とホール電流との均衡点に
達すると、それ以上時間をかけても消去（Ｖthの減少）
は殆ど進まない。また、消去電圧が高いまま消去時間だ
けを長くすると、メモリトランジスタの書換え特性（エ
ンデュランス特性）の劣化が懸念される。したがって、
ＭＯＮＯＳ型メモリトランジスタの消去では、高速化を
図るために高い電圧を出来るだけ短時間印加することが
望ましい。このような観点から、本実施形態における消
去電圧は、消去時間の減少とともに絶対値で大きくなる
変曲点電圧と同じか、または、当該変曲点の電圧と、電
荷蓄積手段を飽和させるのに必要な電界を生じさせる最
小の電圧（本例では−８Ｖ付近）との間に設定される。
この消去電圧の設定範囲内で、さらに高速消去させるに
は、消去電圧および消去時間を、変曲点電圧付近または
変曲点電圧より若干正側に設定するのが望ましい。以上
より、消去時間を短縮して高速化するには、消去電圧−
９Ｖの場合は消去時間９〜１０ｍｓｅｃ、消去電圧−
９．５Ｖの場合は消去時間５ｍｓｅｃなどの組み合わせ
で、消去電圧と消去時間との設定が可能であることが分
かった。これにより、従来より１桁以上、消去の高速化
が達成できた。

【００５５】図９に、消去電圧−９Ｖで消去時間９ｍｓ
ｅｃの場合のデータ書換え特性を示す。図９より、書換
え回数１０万回までしきい値ウインドウ幅が殆ど変化し
ない良好なデータ書換え特性が得られた。これにより、
消去時間の短縮とともにシフトするメモリヒステリシス
特性の変曲点電圧Ｖinf.に応じて消去電圧を高電圧化し
ても、データ書換え特性が劣化しないことを確認でき
た。

【００５６】また、図１０に、データ書換え１０万回後
のリードディスターブ特性を示す。測定値を直線で外挿
して求めた、１０年後のしきい値ウインドウ幅は実用
上、必要とされる０．５Ｖ以上あることが分かった。こ
れにより、消去時間を短縮した上で消去電圧を高電圧化
しても、１０年間の連続読み出しが可能であることが確
認できた。

【００５７】第２実施形態本実施形態では、過剰消去を防止することができるＭＯ
ＮＯＳ型メモリトランジスタの消去オペレーション方法
を示す。本実施形態において、メモリセルアレイ構成お
よびメモリトランジスタ構造は第１実施形態と同じもの
を用いた。

【００５８】消去オペレーションとして、１回の消去で
メモリセルアレイまたは消去対象ブロックを一括消去し
た場合、書き込み状態のメモリトランジスタのしきい値
電圧は、図８の消去特性にしたがって消去状態のしきい
値電圧にシフトする。ところが、消去状態のメモリトラ
ンジスタのしきい値電圧については、同様な消去特性に
したがって消去状態より更に低いレベルまで低下すると
いう過剰消去の問題がある。

【００５９】そこで、この過剰消去の改善を図ることを
目的として、書き込み−消去（Ｗ−Ｅ）、消去−書き込
み−消去（Ｅ−Ｗ−Ｅ）、書き込み−消去−書き込み−
消去（Ｗ−Ｅ−Ｗ−Ｅ）の書き込みと組み合わせた消去
オペレーションを試みた。この消去オペレーションで
は、消去の電圧および時間の設定に関し、第１実施形態
に記述した高電圧−高速書き込みを採用した。具体的
に、消去オペレーションの条件として、書き込みがＶｇ
＝１２Ｖ，２５０μｓｅｃ、消去がＶｇ＝−９Ｖ，９ｍ
ｓｅｃを用いた。この消去オペレーション結果を、図１
１に示す。また、図１２に、図１１の消去レベル付近を
拡大して示す。

【００６０】図１２に示すように、消去状態のセルを更
に消去すると、過剰消去によりしきい値電圧は所定の消
去レベルＶth(E) ：０．６６Ｖより０．３Ｖ以上低い値
をとる。過剰消去を改善するため、書き込み−消去（Ｗ
−Ｅ）、あるいは消去−書き込み−消去（Ｅ−Ｗ−Ｅ）
を行うと、しきい値電圧は所定の消去レベルＶth(E) ±
０．０４Ｖ以内に収束する。また、書き込みと消去を２
回繰り返した（Ｗ−Ｅ−Ｗ−Ｅ）のオペレーションで
は、しきい値電圧を所定の消去レベルＶth(E) とほぼ同
じ値に収束させることができる。

【００６１】以上より、少なくとも１回、または２回程
度、書き込みを挟んで消去を行うことにより、過剰消去
の問題は解決できることを実験により確かめることがで
きた。この結果、ＮＯＲ型セルの読み出し時に、過剰消
去により増大していた非選択セルからのリーク電流量を
大幅に低減することが可能となった。また、本実施形態
の消去オペレーション方法の適用によって、しきい値電
圧を完全に収束させても、なお必要なトータルの消去時
間が短くなる。すなわち、書き込みまたは消去の総数は
書き込み，消去の個別の条件に依存するが、本実施形態
の実験では４回で完全に収束しており、この場合、消去
オペレーションのトータル時間は２０ｍｓｅｃ以下と、
従来の８０−１００ｍｓｅｃに対して約４分の１以下に
短縮できる。

【００６２】ところで、ＭＯＮＯＳ型メモリトランジス
タは、電荷蓄積手段が平面的に離散化されているため、
ＦＧ型のようにセルの容量カップリング比を決定する要
因であるゲート長、チャネル幅、ソース不純物領域の伸
びおよび各膜厚のバラツキが、トンネル絶縁膜に印加さ
れる電圧変化として現れにくい。また、ＦＧ型のように
フローティングゲートの材料であるポリシリコンにドー
ピングされている不純物のトンネル絶縁膜への滲み出し
によって、トンネル絶縁膜の膜質が変化する懸念もな
い。ＭＯＮＯＳ型メモリトランジスタにおけるしきい値
電圧分布のばらつきは、専ら、トンネル絶縁膜厚の不均
一性に起因したトンネル電流自身のばらつきに依存す
る。以上の理由から、ＭＯＮＯＳ型メモリトランジスタ
においては、過剰消去の原因となる同一ウエハ内でのし
きい値電圧分布がもともと小さい。

【００６３】これに対し、ＦＧ型では上記したカップリ
ング比変動および不純物の滲みだしが原因でウエハ面内
でしきい値電圧分布が大きいが、フローティングゲート
内での蓄積電荷の移動が比較的自由である。また、ＦＧ
型では、一般に、書き込み・消去を繰り返してしきい値
電圧を次第に収束させるという視点をもたない。これに
対し、ＭＯＮＯＳ型では電荷蓄積手段が電荷の横方向の
自由度が低く、キャリアトラップに蓄積される電荷の量
でしきい値電圧が制御される。すなわち、本実施形態に
係る書き込みと消去を繰り返すことによる消去しきい値
電圧Ｖth(E) の収束性改善は、ＭＯＮＯＳ型の書き込み
・消去メカニズムに起因した特有な現象である。

【００６４】なお、ＦＧ型でも消去前書き込みというオ
ペレーションは存在するが、その目的はしきい値電圧の
面内バラツキを消去前に出来るだけ是正することにあ
る。これに対し、本実施形態におけるＭＯＮＯＳ型メモ
リトランジスタでは、もともとウエハ面内のしきい値電
圧分布が小さく、１回のみの消去でもそのばらつき幅は
高々０．３〜０．４Ｖ程度である。したがって、本実施
形態における書き込み−消去（Ｗ−Ｅ）オペレーション
は、ウエハ面内のしきい値電圧分布是正というよりも、
複数回の書き込み−消去で完全となるしきい値電圧の収
束過程の途中で消去オペレーションを止め、ごく大雑把
にしきい値電圧をある程度まで収束させるために行う点
で、ＦＧ型における消去前書き込みとは目的及び動作原
理が異なる。

【００６５】なお、消去を複数回含む消去オペレーショ
ンでは、書き込み，消去の個別の条件によって更に収束
性向上が見込める場合に、書き込み−消去を更に続けて
行ってもよい。本発明にかかる消去オペレーションの態
様をまとめると、図１３のようになる。また、本実施形
態で消去速度の更なる高速化を図るためには、しきい値
ウインドウ幅の大幅な減少やエンデュランス特性の劣化
をきたさない程度に短時間であることを前提に、前記し
た変曲点電圧Ｖinf.を絶対値で越える消去電圧を用いた
消去ステップを消去オペレーション内の複数の消去に含
ませることも可能である。

【００６６】以下に、この第２実施形態に係る消去しき
い値電圧の収束性改善方法、及び／又は、第１実施形態
にかかる高速消去方法を適用し同様な効果を奏すること
が可能な、メモリセルセルアレイ構成、メモリセルおよ
びメモリトランジスタの構造に関する他の実施形態を説
明する。

【００６７】第３実施形態本実施形態は、メモリセル構造およびセルアレイ構成の
変更に関する。本実施形態に係るメモリセルおよびメモ
リセルアレイは、ビット線およびソース線が階層化され
た分離ソース線ＮＯＲ型である。図１４に、このＮＯＲ
型メモリセルアレイの回路構成を示す。また、図１５
に、このＮＯＲ型メモリセルアレイのパターン例を示す
平面図を、図１６に、図１５のＢ−Ｂ’線に沿った断面
側から見た鳥瞰図を示す。

【００６８】この不揮発性メモリ装置１１０では、ビッ
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線ＭＢＬ１に選択トランジスタＳ１１を介して副ビッ
ト線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択ト
ランジスタＳ２１を介して副ビット線ＳＢＬ２が接続さ
れている。また、主ソース線ＭＳＬ（図１６では、ＭＳ
Ｌ１およびＭＳＬ２に分割）に対し、選択トランジスタ
Ｓ１２を介して副ソース線ＳＳＬ１が接続され、選択ト
ランジスタＳ２２を介して副ソース線ＳＳＬ２が接続さ
れている。

【００６９】そして、副ビット線ＳＢＬ１と副ソース線
ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ
が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳ
Ｌ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並
列接続されている。この互いに並列に接続されたｎ個の
メモリトランジスタと、２つの選択トランジスタ（Ｓ１
１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリ
セルアレイを構成する単位ブロックが構成される。

【００７０】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，Ｓ２１，…は選択線ＳＧ１に
より制御され、選択トランジスタＳ１２，Ｓ２２，…は
選択線ＳＧ２により制御される。

【００７１】この微細ＮＯＲ型セルアレイ１１０では、
図１６に示すように、半導体基板１１１の表面にｐウエ
ル１１２が形成されている。ｐウエル１１２は、トレン
チに絶縁物を埋め込んでなり、平行ストライプ状に配置
された素子分離絶縁層１１３によりワード線方向に絶縁
分離されている。

【００７２】素子分離絶縁層１１２により分離された各
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形
成されている。これら副ビット線ＳＢＬおよび副ソース
線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されて
いる。このワード線は、後述するように、トンネル絶縁
膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲ
ート電極とを積層させて構成されている。副ビット線Ｓ
ＢＬと副ソース線ＳＳＬとの間のｐウエル部分１１２ａ
と、各ワード線との交差部分がメモリトランジスタのチ
ャネル形成領域となり、そのチャネル形成領域に接する
副ビット線部分がドレイン、副ソース線部分がソースと
して機能する。

【００７３】ワード線の上部および側壁は、図３の場合
と同様、オフセット絶縁層およびサイドウォール絶縁層
（本例では、通常の層間絶縁層でも可）により覆われて
いる。これら絶縁層には、所定間隔で副ビット線ＳＢＬ
に達するビットコンタクト・プラグＢＣと、副ソース線
ＳＳＬに達するソースコンタクト・プラグＳＣとが形成
されている。これらのプラグＢＣ，ＳＣは、たとえば、
ビット線方向のメモリトランジスタが１２８個程度ごと
に設けられている。また、絶縁層上を、ビットコンタク
ト・プラグＢＣ上に接触する主ビット線ＭＢＬ１，ＢＬ
２，…と、ソースコンタクト・プラグＳＣ上に接触する
主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行ストラ
イプ状に形成されている。

【００７４】この微細ＮＯＲ型セルアレイ１１０は、ビ
ット線およびソース線が階層化され、メモリセルごとに
ビットコンタクト・プラグＢＣおよびソースコンタクト
・プラグＳＣを形成する必要がない。したがって、コン
タクト抵抗自体のバラツキは基本的にない。ビットコン
タクト・プラグＢＣおよびソースコンタクト・プラグＳ
Ｃは、たとえば、１２８個のメモリセルごとに設けられ
るが、このプラグ形成を自己整合的に行わないときは、
オフセット絶縁層およびサイドウォール絶縁層は必要な
い。すなわち、通常の層間絶縁膜を厚く堆積してメモリ
トランジスタを埋め込む工程のみで足りる。このよう
に、本例では、更に工程を簡略化できる利点がある。

【００７５】また、副配線（副ビット線，副ソース線）
を不純物領域で構成した疑似コンタクトレス構造として
無駄な空間が殆どないことから、各層の形成をウエハプ
ロセス限界の最小線幅Ｆで行った場合、８Ｆ² に近い非
常に小さいセル面積で製造できる。さらに、ビット線と
ソース線が階層化されており、選択トランジスタＳ１１
又はＳ２１が非選択の単位ブロックにおける並列メイン
トランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２か
ら切り離すため、主ビット線の容量が著しく低減され、
高速化、低消費電力化に有利である。また、選択トラン
ジスタＳ１２またはＳ２２の働きで、副ソース線を主ソ
ース線から切り離して、低容量化することができる。な
お、更なる高速化のためには、副ビット線ＳＢＬ１，Ｓ
ＢＬ２または副ソース線ＳＳＬ１，ＳＳＬ２はシリサイ
ドを張り付けた不純物領域で形成し、主ビット線ＭＢＬ
１，ＭＢＬ２はメタル配線を用いるとよい。

【００７６】第１実施形態と同様にして、消去電圧を最
適化して消去電界を増大させることにより、消去時間を
短くして高速化することができた。また、書き込み−消
去、消去−書き込み−消去、または書き込み−消去−書
き込み−消去の消去オペレーションにより、メモリセル
アレイまたはブロック一括消去時に、消去状態のしきい
値電圧を極めて精度よく収束させて、非選択セルからの
リーク電流増大など過剰消去による不利益を解消でき
た。

【００７７】第４実施形態本実施形態は、メモリトランジスタの電荷蓄積手段とし
てゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以
下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶
を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶
型という）に関する。

【００７８】図１７は、このＳｉナノ結晶型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリが、先の第１実施形態と
異なるのは、本実施形態のゲート絶縁膜３０が、窒化膜
１２とトップ絶縁膜１４に代えて、トンネル絶縁膜１０
上の電荷蓄積手段としてのＳｉナノ結晶３２と、その上
の酸化膜３４とが、ゲート電極８との間に形成されてい
ることである。その他の構成、即ち半導体基板１、チャ
ネル形成領域１ａ、ソース領域２、ドレイン領域４、ト
ンネル絶縁膜１０、ゲート電極８は、第１実施形態と同
様である。

【００７９】Ｓｉナノ結晶３２は、そのサイズ（直径）
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜３４で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるトンネル絶縁膜１０は、電荷蓄積手段（Ｓｉナノ
結晶３２）が基板側に近いこととの関係で、第１実施形
態よりやや厚く、使用用途に応じて２．６ｎｍから５．
０ｎｍまでの範囲内で適宜選択できる。ここでは、３．
５ｎｍ程度の膜厚とした。

【００８０】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶ
Ｄ法でトンネル酸化膜１０の上に、複数のＳｉナノ結晶
３２を形成する。また、Ｓｉナノ結晶３２を埋め込むよ
うに、酸化膜３４を、例えば７ｎｍほどＬＰ−ＣＶＤに
より成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣ
ＳとＮ₂ Ｏの混合ガス、基板温度が例えば７００℃とす
る。このときＳｉナノ結晶３２は酸化膜３４に埋め込ま
れ、酸化膜３４表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後、ゲート電極８を成膜し、ゲート積層
膜を一括してパターンニングする工程を経て、当該Ｓｉ
ナノ結晶型メモリトランジスタを完成させる。

【００８１】このように形成されたＳｉナノ結晶３２
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
３２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶３２を更に小さくして、これに単一電子を保持させ
てもよい。

【００８２】このような構成のＳｉナノ結晶型不揮発性
メモリについて、ランドキストのバックトンネリングモ
デルによりデータ保持特性を検討した。データ保持特性
を向上させるためには、トラップレベルを深くして、電
荷重心と半導体基板１との距離を大きくすることが重要
となる。そこで、ランドキストモデルを物理モデルに用
いたシミュレーションにより、トラップレベル３. １ｅ
Ｖの場合のデータ保持を検討した。この結果、トラップ
レベル３. １ｅＶの深いキャリアトラップを用いること
により、電荷蓄積手段からチャネル形成領域１ａまでの
距離が３. ５ｎｍと比較的に近い場合でも良好なデータ
保持を示すことが分かった。

【００８３】第１実施形態と同様にして、消去電圧を最
適化して消去電界を増大させることにより、消去時間を
短くして高速化することができた。また、書き込み−消
去、消去−書き込み−消去、または書き込み−消去−書
き込み−消去の消去オペレーションにより、メモリセル
アレイまたはブロック一括消去時に、消去状態のしきい
値電圧を極めて精度よく収束させて、非選択セルからの
リーク電流増大など過剰消去による不利益を解消でき
た。

【００８４】第５実施形態本実施形態は、メモリトランジスタの電荷蓄積手段とし
て絶縁膜中に埋め込まれ互いに分離した多数の微細分割
型フローティングゲートを用いた不揮発性半導体記憶装
置（以下、微細分割ＦＧ型という）に関する。

【００８５】図１８は、この微細分割ＦＧ型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と
異なるのは、メモリトランジスタがＳＯＩ基板に形成さ
れていることと、本実施形態のゲート絶縁膜４０が、窒
化膜１２とトップ絶縁膜１４に代えて、トンネル絶縁膜
１０上の電荷蓄積手段としての微細分割型フローティン
グゲート４２と、その上の酸化膜４４とが、ゲート電極
８との間に形成されていることである。その他の構成の
うち、トンネル絶縁膜１０、ゲート電極８は、第１実施
形態と同様である。この微細分割フローティングゲート
４２は、先の第３実施形態のＳｉナノ結晶３２とともに
本発明でいう“小粒径導電体”の具体例に該当する。

【００８６】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図１８に示
したＳＯＩ基板は、半導体基板４６、分離酸化膜４８お
よびシリコン層５０とから構成され、シリコン層５０内
に、チャネル形成領域５０ａ，ソース領域２およびドレ
イン領域４が設けられている。なお、半導体基板４６に
代えて、ガラス基板、プラスチック基板、サファイア基
板等を用いてもよい。

【００８７】微細分割フローティングゲート４２は、通
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるト
ンネル絶縁膜１０は、第１実施形態よりやや厚いが、通
常のＦＧ型に比べると格段に薄く形成され、使用用途に
応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選
択できる。ここでは、３．０ｎｍの膜厚とした。

【００８８】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した
後、例えばＬＰ−ＣＶＤ法で、トンネル絶縁膜１０の上
にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。こ
のＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの
混合ガス、基板温度が例えば６５０℃とする。つぎに、
例えば電子ビーム露光法を用いて、ポリシリコン膜を直
径が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート４２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート４２を埋め込むかたち
で、酸化膜４４を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ₂ Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート４２は酸
化膜４４に埋め込まれ、酸化膜４４表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ゲート電極
８を成膜し、ゲート積層膜を一括してパターンニングす
る工程を経て、当該微細分割ＦＧ型メモリトランジスタ
を完成させる。

【００８９】このようにＳＯＩ基板を用い、フローティ
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。第１実施形態と同様にして、
消去電圧を最適化して消去電界を増大させることによ
り、消去時間を短くして高速化することができた。ま
た、書き込み−消去、消去−書き込み−消去、または書
き込み−消去−書き込み−消去の消去オペレーションに
より、メモリセルアレイまたはブロック一括消去時に、
消去状態のしきい値電圧を極めて精度よく収束させて、
非選択セルからのリーク電流増大など過剰消去による不
利益を解消できた。

【００９０】変形例以上述べてきた第１〜第５実施形態において、種々の変
形が可能である。

【００９１】とくに図示しないがＤＩＮＯＲ型、いわゆ
るＨｉＣＲ型と称されソース線を隣接する２つのソース
領域で共有した分離ソース型のセルアレイから構成され
る微細ＮＯＲ型セルであっても、本発明が適用できる。

【００９２】本発明における“平面的に離散化された電
荷蓄積手段”は、窒化膜バルクのキャリアトラップおよ
び酸化膜と窒化膜界面付近に形成されたキャリアトラッ
プを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxid
e) 膜なるＭＮＯＳ型であっても本発明が適用できる。

【００９３】本発明は、スタンドアロン型の不揮発性メ
モリのほか、ロジック回路と同一基板上に集積化したエ
ンベデッド型の不揮発性メモリに対しても適用可能であ
る。なお、第５実施形態のようにＳＯＩ基板を用いるこ
とは、第１〜第４実施形態のメモリトランジスタ構造に
重複して適用可能である。

【００９４】

【発明の効果】本発明に係る不揮発性半導体記憶装置の
消去方法によれば、１回の消去オペレーションとして、
書き込み−消去のオペレーション、消去後の書き込み−
消去を少なくとも１回含むオペレーション、または書き
込み−消去を複数回含むオペレーションを採用できる。
これによって、消去状態のしきい値電圧を所望値に容易
に収束させ、たとえばＮＯＲ型セルにおける非選択セル
からのリーク電流など、過剰消去による不利益を解消で
きる。

【００９５】また、消去電圧および消去時間の設定につ
いては、消去時間の短縮とともに負側に拡大する範囲内
に消去電圧を設定できることから、消去電圧の高電圧
化、消去時間の短縮化が容易となる。これによって、た
とえば従来より１桁以上高速にメモリトランジスタを消
去することができる。このような高電圧、短時間消去方
法を、上記１回の消去オペレーションで複数の消去ステ
ップを有する場合に適用することにより、消去しきい値
電圧の収束性を向上させてもなお、トータルの消去時間
を従来より格段に短くできる。この複数回の消去ステッ
プを有するオペレーション方法では、変曲点電圧を絶対
値で越える消去電圧を用いた消去を含ませると、さらな
る高速な消去が可能となる。

【００９６】本発明に係る不揮発性半導体記憶装置で
は、上記した高電圧、短時間消去方法の適用が容易な、
メモリトランジスタのゲート絶縁膜仕様を有しているこ
とから、高速化が図りやすい。

【図面の簡単な説明】

【図１】本発明の実施形態に係るソース分離ＮＯＲ型の
不揮発性半導体メモリの概略構成を示す図である。

【図２】本発明の第１実施形態に係る具体的なセル配置
パターンの一例として、自己整合技術を用いた微細ＮＯ
Ｒ型セルアレイの概略平面図である。

【図３】本発明の第１実施形態に係る図２のセルアレイ
でＡ−Ａ’線に沿った断面側から見た鳥瞰図である。

【図４】本発明の第１実施形態に係るＭＯＮＯＳ型メモ
リトランジスタの素子構造を示す断面図である。

【図５】本発明の第１実施形態係るｎＭＯＳメモリトラ
ンジスタにおいて、メモリヒステリシス特性を示すグラ
フである。

【図６】本発明の第１実施形態係るｎＭＯＳメモリトラ
ンジスタにおいて、その消去過程、すなわちゲート電極
に負電圧を印加したときにＯＮＯ膜を流れる電子電流と
ホール電流をそれぞれ測定した際の測定結果を重ねて示
すグラフである。

【図７】本発明の第１実施形態係るｎＭＯＳメモリトラ
ンジスタにおいて、そのメモリヒステリシス曲線の測定
時間（電荷注入時間）依存性を示すグラフである。

【図８】本発明の第１実施形態係るｎＭＯＳメモリトラ
ンジスタにおいて、その消去特性を示すグラフである。

【図９】本発明の第１実施形態係るｎＭＯＳメモリトラ
ンジスタにおいて、消去電圧−９Ｖで消去時間９ｍｓｅ
ｃの場合のデータ書換え特性を示すグラフである。

【図１０】本発明の第１実施形態係るｎＭＯＳメモリト
ランジスタにおいて、データ書換え１０万回後のリード
ディスターブ特性を示すグラフである。

【図１１】本発明の第２実施形態係るｎＭＯＳメモリト
ランジスタにおいて、書き込み−消去（Ｗ−Ｅ）、消去
−書き込み−消去（Ｅ−Ｗ−Ｅ）、書き込み−消去−書
き込み−消去（Ｗ−Ｅ−Ｗ−Ｅ）の消去オペレーション
でのしきい値電圧の推移を、従来の消去オペレーション
と比較して示すグラフである。

【図１２】本発明の第２実施形態係る図１１の消去しき
い値電圧付近を拡大して示すグラフである。

【図１３】本発明の第２実施形態に係る消去オペレーシ
ョンの態様を示す図である。

【図１４】本発明の第３実施形態に係る分離ソース線Ｎ
ＯＲ型メモリセルアレイの回路構成を示す回路図であ
る。

【図１５】本発明の第３実施形態に係る分離ソース線Ｎ
ＯＲ型メモリセルアレイにおいて、そのパターン例を示
す平面図である。

【図１６】本発明の第３実施形態に係る分離ソース線Ｎ
ＯＲ型メモリセルアレイにおいて、図１５のＢ−Ｂ’線
に沿った断面側から見た鳥瞰図である。

【図１７】本発明の第４実施形態に係るＳｉナノ結晶型
メモリトランジスタの素子構造を示す断面図である。

【図１８】本発明の第５実施形態に係る微細分割ＦＧ型
メモリトランジスタの素子構造を示す断面図である。

【符号の説明】

１，４６，１０１，１１１…半導体基板、１ａ，５０ａ
…チャネル形成領域、２，Ｓ…ソース領域、４，Ｄ…ド
レイン領域、６，３０，４０…ゲート絶縁膜、８…ゲー
ト電極、１０…トンネル絶縁膜、１２…窒化膜、１４…
トップ絶縁膜、３２…Ｓｉナノ結晶、３４，４４…酸化
膜、４２…微細分割型フローティングゲート、４８…分
離酸化膜、５０…シリコン層、９０，１００，１１０…
微細ＮＯＲ型メモリセルアレイ、１０２，１１３…素子
分離絶縁層、１１２…ｐウエル、Ｍ１１〜Ｍ２２…メモ
リトランジスタ、Ｓ１１，ＳＴ０等…選択トランジス
タ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、Ｓ
ＢＬ…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソ
ース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード
線、ＢＣ…ビットコンタクト・プラグ、ＳＣ…ソースコ
ンタクト・プラグ。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA04 AA07 AB01 AE05 5F001 AA14 AA19 AB04 AC01 AD12 AD41 AD51 AD52 AE02 AE03 AE08 AF05 AF06 AF07 AF10 AG07 5F083 EP18 EP22 EP33 EP34 EP77 ER11 ER14 ER19 ER30 GA17 GA30 JA04 JA35 JA39 KA06 KA12 LA12 LA20 MA03 MA06 MA19 MA20

Claims

【特許請求の範囲】

【請求項１】半導体の表面部分にチャネル形成領域を挟
んで形成されたソース領域およびドレイン領域と、当該
チャネル形成領域上に設けられ内部に平面的に離散化さ
れた電荷蓄積手段を含むゲート絶縁膜と、当該ゲート絶
縁膜上のゲート電極とを備えたメモリトランジスタを有
する不揮発性半導体記憶装置の消去方法であって、上記メモリトランジスタに対する消去時のオペレーショ
ンとして、書き込みと消去を複数回繰り返す不揮発性半
導体記憶装置の消去方法。
【請求項２】半導体の表面部分にチャネル形成領域を挟
んで形成されたソース領域およびドレイン領域と、当該
チャネル形成領域上に設けられ内部に平面的に離散化さ
れた電荷蓄積手段を含むゲート絶縁膜と、当該ゲート絶
縁膜上のゲート電極とを備えたメモリトランジスタを有
する不揮発性半導体記憶装置の消去方法であって、上記メモリトランジスタに対する消去時のオペレーショ
ンとして、一度消去を行った後に、書き込みと消去を少
なくとも１回行う不揮発性半導体記憶装置の消去方法。
【請求項３】半導体の表面部分にチャネル形成領域を挟
んで形成されたソース領域およびドレイン領域と、当該
チャネル形成領域上に設けられ内部に平面的に離散化さ
れた電荷蓄積手段を含むゲート絶縁膜と、当該ゲート絶
縁膜上のゲート電極とを備えたメモリトランジスタを有
する不揮発性半導体記憶装置の消去方法であって、上記メモリトランジスタに対する消去時のオペレーショ
ンとして、書き込み後に消去を行う不揮発性半導体記憶
装置の消去方法。
【請求項４】前記メモリトランジスタがビット方向とワ
ード方向に複数配置され、複数のワード線と、当該複数のワード線と電気的に絶縁
された状態でそれぞれ交差するビット方向の複数の共通
線とを更に有し、上記複数のワード線それぞれに上記ゲート電極が複数接
続され、上記複数の共通線それぞれに上記ソース領域またはドレ
イン領域が複数結合されている請求項１に記載の不揮発
性半導体記憶装置の消去方法。
【請求項５】上記ゲート電極をワード方向で共通に接続
するワード線と、上記ソース領域をビット方向で共通に接続するソース線
と、上記ドレイン領域をビット方向で共通に接続するビット
線とを有する請求項４に記載の不揮発性半導体記憶装置
の消去方法。
【請求項６】上記ソース線が、上記ソース領域をビット
方向で共通に接続する副ソース線と、当該副ソース線を
ビット方向で共通に接続する主ソース線とから構成さ
れ、上記ビット線が、上記ドレイン領域をビット方向で共通
に接続する副ビット線と、当該副ビット線をビット方向
で共通に接続する主ビット線とから構成されている請求
項５に記載の不揮発性半導体記憶装置の消去方法。
【請求項７】上記電荷蓄積手段は、少なくとも上記チャ
ネル形成領域と対向する面内で平面的に離散化されてい
る請求項１に記載の不揮発性半導体記憶装置の消去方
法。
【請求項８】上記電荷蓄積手段は、すくなくとも外部と
の間で電荷の移動がない場合に、上記チャネル形成領域
に対向する面全体としての導電性を持たない請求項１に
記載の不揮発性半導体記憶装置の消去方法。
【請求項９】上記ゲート絶縁膜は、上記チャネル形成領
域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含
む請求項８に記載の不揮発性半導体記憶装置の消去方
法。
【請求項１０】上記ゲート絶縁膜は、上記チャネル形成
領域上のトンネル絶縁膜と、上記電荷蓄積手段としてトンネル絶縁膜上に形成され互
いに絶縁された小粒径導電体とを含む請求項８に記載の
不揮発性半導体記憶装置の消去方法。
【請求項１１】上記小粒径導電体の粒径が１０ナノメー
タ以下である請求項１０に記載の不揮発性半導体記憶装
置の消去方法。
【請求項１２】半導体の表面部分にチャネル形成領域を
挟んで形成されたソース領域およびドレイン領域と、当
該チャネル形成領域上に設けられ内部に平面的に離散化
された電荷蓄積手段を含むゲート絶縁膜と、当該ゲート
絶縁膜上のゲート電極とを備えたメモリトランジスタを
有する不揮発性半導体記憶装置の消去方法であって、上記メモリトランジスタの印加電圧に対するしきい値電
圧変化のヒステリシス曲線において消去側で極値をとる
変曲点の電圧の絶対値が電圧印加時間の短縮にともなっ
て大きくなる現象に対応して、消去電圧および／または
消去時間を設定し、当該消去電圧および／または消去時間を用いて、上記メ
モリトランジスタの消去を行う不揮発性半導体記憶装置
の消去方法。
【請求項１３】上記変曲点の電圧を絶対値で越えない範
囲に消去電圧を設定し、設定した消去電圧および対応する消去時間を用いて、上
記メモリトランジスタの消去を行う請求項１２に記載の
不揮発性半導体記憶装置の消去方法。
【請求項１４】上記消去電圧は、上記変曲点の電圧と同
じか、または、当該変曲点の電圧と、上記電荷蓄積手段
を飽和させるのに必要な電界を生じさせる最小の電圧と
の間に設定される請求項１３に記載の不揮発性半導体記
憶装置の消去方法。
【請求項１５】半導体の表面部分にチャネル形成領域を
挟んで形成されたソース領域およびドレイン領域と、当
該チャネル形成領域上に設けられ内部に平面的に離散化
された電荷蓄積手段を含むゲート絶縁膜と、当該ゲート
絶縁膜上のゲート電極とを備えたメモリトランジスタを
有する不揮発性半導体記憶装置の消去方法であって、上記メモリトランジスタの印加電圧に対するしきい値電
圧変化のヒステリシス曲線において消去側で極値をとる
変曲点の電圧と同じか、または、当該変曲点の電圧と、
上記電荷蓄積手段を飽和させるのに必要な電界を生じさ
せる最小の電圧との間に消去電圧を設定し、当該消去電圧を用いて、上記メモリトランジスタの消去
を行う不揮発性半導体記憶装置の消去方法。
【請求項１６】半導体の表面部分にチャネル形成領域を
挟んで形成されたソース領域およびドレイン領域と、当
該チャネル形成領域上に設けられ内部に平面的に離散化
された電荷蓄積手段を含むゲート絶縁膜と、当該ゲート
絶縁膜上のゲート電極とを備えたメモリトランジスタを
有する不揮発性半導体記憶装置の消去方法であって、上記メモリトランジスタに対する１回の消去オペレーシ
ョンでは、当該メモリトランジスタの印加電圧に対する
しきい値電圧変化のヒステリシス曲線において消去側で
極値をとる変曲点の電圧と絶対値で同じか、より小さい
消去電圧を用いた消去を含む複数の消去を、消去電圧お
よび消去時間を変えて行う不揮発性半導体記憶装置の消
去方法。
【請求項１７】上記１回の消去オペレーション内で、消
去と書き込みを複数回繰り返す請求項１６に記載の不揮
発性半導体記憶装置の消去方法。
【請求項１８】上記１回の消去オペレーション内で、一
度消去した後に、書き込みと消去を少なくとも１回行う
請求項１６に記載の不揮発性半導体記憶装置の消去方
法。
【請求項１９】上記１回の消去オペレーション内で、書
き込み後に消去を行う請求項１６に記載の不揮発性半導
体記憶装置の消去方法。
【請求項２０】上記１回の消去オペレーション内に、上
記変曲点の電圧より絶対値で大きな消去電圧を用いた消
去を含む請求項１６に記載の不揮発性半導体記憶装置の
消去方法。
【請求項２１】上記消去電圧と消去時間は、上記変曲点
の電圧が電圧印加時間の短縮にともなって負側にシフト
する現象に応じて設定する請求項１６に記載の不揮発性
半導体記憶装置の消去方法。
【請求項２２】前記メモリトランジスタがビット方向と
ワード方向に複数配置され、複数のワード線と、当該複数のワード線と電気的に絶縁
された状態でそれぞれ交差するビット方向の複数の共通
線とを更に有し、上記複数のワード線それぞれに上記ゲート電極が複数接
続され、上記複数の共通線それぞれに上記ソース領域またはドレ
イン領域が複数結合されている請求項１２に記載の不揮
発性半導体記憶装置の消去方法。
【請求項２３】上記ゲート電極をワード方向で共通に接
続するワード線と、上記ソース領域をビット方向で共通に接続するソース線
と、上記ドレイン領域をビット方向で共通に接続するビット
線とを有する請求項２２に記載の不揮発性半導体記憶装
置の消去方法。
【請求項２４】上記ソース線が、上記ソース領域をビッ
ト方向で共通に接続する副ソース線と、当該副ソース線
をビット方向で共通に接続する主ソース線とから構成さ
れ、上記ビット線が、上記ドレイン領域をビット方向で共通
に接続する副ビット線と、当該副ビット線をビット方向
で共通に接続する主ビット線とから構成されている請求
項２３に記載の不揮発性半導体記憶装置の消去方法。
【請求項２５】上記電荷蓄積手段は、少なくとも上記チ
ャネル形成領域と対向する面内で平面的に離散化されて
いる請求項１２に記載の不揮発性半導体記憶装置の消去
方法。
【請求項２６】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項１
２に記載の不揮発性半導体記憶装置の消去方法。
【請求項２７】上記ゲート絶縁膜は、上記チャネル形成
領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含
む請求項２６に記載の不揮発性半導体記憶装置の消去方
法。
【請求項２８】上記ゲート絶縁膜は、上記チャネル形成
領域上のトンネル絶縁膜と、上記電荷蓄積手段としてトンネル絶縁膜上に形成され互
いに絶縁された小粒径導電体とを含む請求項２６に記載
の不揮発性半導体記憶装置の消去方法。
【請求項２９】上記小粒径導電体の粒径が１０ナノメー
タ以下である請求項２８に記載の不揮発性半導体記憶装
置の消去方法。
【請求項３０】半導体の表面部分にチャネル形成領域を
挟んで形成されたソース領域およびドレイン領域と、当
該チャネル形成領域上に順に積層されたトンネル絶縁
膜、窒化膜およびトップ絶縁膜から構成され当該積層膜
内に平面的に離散化された電荷蓄積手段を含むゲート絶
縁膜と、当該ゲート絶縁膜上のゲート電極とを備えたメ
モリトランジスタを有する不揮発性半導体記憶装置であ
って、上記ゲート絶縁膜の酸化膜換算膜厚が１０ｎｍ以下とな
り、かつ、上記メモリトランジスタの消去時のしきい値
電圧変化が上記チャネル形成領域側から注入されるホー
ル電流と上記ゲート電極側から注入される電子電流との
再結合プロセスで律則されるように、上記トンネル絶縁
膜および上記トップ絶縁膜の膜厚が設定されている不揮
発性半導体記憶装置。
【請求項３１】上記トンネル絶縁膜の厚さが２．５ｎｍ
以上で、かつ、上記トンネル絶縁膜に対するトップ絶縁膜の膜厚比が
１．４以上である請求項３０に記載の不揮発性半導体記
憶装置。
【請求項３２】前記メモリトランジスタがビット方向と
ワード方向に複数配置され、複数のワード線と、当該複数のワード線と電気的に絶縁
された状態でそれぞれ交差するビット方向の複数の共通
線とを更に有し、上記複数のワード線それぞれに上記ゲート電極が複数接
続され、上記複数の共通線それぞれに上記ソース領域またはドレ
イン領域が複数結合されている請求項３０に記載の不揮
発性半導体記憶装置。
【請求項３３】上記ゲート電極をワード方向で共通に接
続するワード線と、上記ソース領域をビット方向で共通に接続するソース線
と、上記ドレイン領域をビット方向で共通に接続するビット
線とを有する請求項３２に記載の不揮発性半導体記憶装
置。
【請求項３４】上記ソース線が、上記ソース領域をビッ
ト方向で共通に接続する副ソース線と、当該副ソース線
をビット方向で共通に接続する主ソース線とから構成さ
れ、上記ビット線が、上記ドレイン領域をビット方向で共通
に接続する副ビット線と、当該副ビット線をビット方向
で共通に接続する主ビット線とから構成されている請求
項３３に記載の不揮発性半導体記憶装置。
【請求項３５】上記電荷蓄積手段は、少なくとも上記チ
ャネル形成領域と対向する面内で平面的に離散化されて
いる請求項３０に記載の不揮発性半導体記憶装置。
【請求項３６】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項３
０に記載の不揮発性半導体記憶装置。
【請求項３７】上記ゲート絶縁膜は、上記チャネル形成
領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒
化膜または酸化窒化膜とを含む請求項３６に記載の不揮
発性半導体記憶装置。
【請求項３８】上記ゲート絶縁膜は、上記チャネル形成
領域上のトンネル絶縁膜と、上記電荷蓄積手段としてトンネル絶縁膜上に形成され互
いに絶縁された小粒径導電体とを含む請求項３６に記載
の不揮発性半導体記憶装置。
【請求項３９】上記小粒径導電体の粒径が１０ナノメー
タ以下である請求項３８に記載の不揮発性半導体記憶装
置。